CN103700398B - 一种静态随机存储单元 - Google Patents
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Abstract
本发明公开了一种静态随机存储单元，包括交叉互锁的第一反相器与第二反相器，以及第一、第二传输门晶体管。第一传输门晶体管源/漏极耦接第二反相器的输入端，漏/源极耦接第一位线，栅极耦接字线；第二传输门晶体管源/漏极耦接第一反相器的输入端，漏/源极耦接第二位线，栅极耦接字线。其中，下拉晶体管的驱动能力大于传输门晶体管，上拉晶体管的驱动能力小于传输门晶体管；传输门晶体管为PMOS FinFET。本发明充分利用先进FinFET工艺中PMOS驱动能力可能超过NMOS的特性，有效提高静态随机存储单元的读写稳定性。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种静态随机存储单元。
背景技术
半导体工艺发展到22nm以下时，FinFET结构的MOS器件将逐步替代平面体硅MOS器件，以拟制短沟道效应。目前，以16/14nm工艺代为主流的工厂都将采用FinFET器件工艺。从器件的性能提升上看，22nm工艺代的FinFET工艺PMOS通过嵌入式SiGe来实现迁移率的提升，使得其驱动电流已经与NMOS比较接近。而在未来，更先进的FinFET工艺中，PMOS也比较容易实现Ge沟道等工艺技术实现迁移率和驱动电流的快速提升。而NMOS通过类似的方法实现驱动电流提升的工艺条件还不是太成熟。未来，更先进的FinFET工艺（14nm、10nm或7nm工艺代）可能出现PMOS驱动电流大于NMOS的情况。这会给电路设计带来一些变化。
在静态随机存储设计中，目前业界最常见SRAM单元结构为六管SRAM单元，如图1所示，它由6个晶体管组成。其中NMOS FINFET晶体管NPD1和PMOS晶体管PPU1构成第一反相器INV1，NMOS FINFET晶体管NPD2和PMOS晶体管PPU2构成第二反相器INV2。两个反相器交叉互锁，即第一反相器INV1的输出端Q与第二反相器INV2的输入端S2(即NMOS FINFET晶体管NPD2和PMOS晶体管PPU2的栅极)相连，INV2的输出端与INV1的输入端S1（即NMOS FINFET晶体管NPD1和PMOS晶体管PPU1的栅极）相连。第一反相器INV1的输出端Q通过第一传输门晶体管NPG1与位线BL相连，第二反相器INV2的输出端通过第二传输门晶体管NPG2与位线相连，而两个传输门晶体管均为NMOS管，其栅极均由字线WL控制，当字线WL为高电位“1”时，传输门晶体管导通，SRAM单元进入读写状态。通常我们将反相器中的PMOS称为PU管，反相器中的NMOS管为PD管，而传输门晶体管为PG管。
为保证SRAM单元有一个稳定的读、写工作状态。PD、PG和PU管的驱动电流关系为:PD>PG>PU。在传统半导体工艺中，同样尺寸的NMOS会比PMOS具有大得多的驱动能力，因此都是以NMOS作为PD和PG管，而已PMOS作为PU管。然而，如前所述在先进的FinFET工艺中，可能出现PMOS FinFET驱动电流大于NMOS FinFET电流的情形，如果仍然以NMOS为PD和PG管，PMOS为PU管，则为了保证驱动电流关系PD>PG>PU，势必造成PD和PG采用更大宽长比的器件，则需要比较大的SRAM单元面积来实现。
发明内容
本发明的主要目的在于提供一种新的六管SRAM结构，该结构与传统结构相似，但是SRAM单元的晶体管器件采用鳍式场效应管来实现，针对FinFET工艺PMOS驱动能力超过NMOS的情形，可以有效提升SRAM的读写稳定性，有效减小SRAM单元面积，并降低成本。
为达成所述目的，本发明提供一种静态随机存储单元，包括第一反相器与第二反相器，第一传输门晶体管与第二传输门晶体管。所述第一反相器的输出端与所述第二反相器的输入端相连，所述第一反相器的输入端与所述第二反相器的输出端相连，每一所述反相器包括一上拉晶体管及一下拉晶体管。所述第一传输门晶体管的源/漏极耦接所述第二反相器的输入端，漏/源极耦接第一位线，栅极耦接字线；所述第二传输门晶体管的源/漏极耦接所述第一反相器的输入端，漏/源极耦接第二位线，栅极耦接所述字线。所述下拉晶体管的驱动能力大于所述传输门晶体管，所述上拉晶体管的驱动能力小于所述传输门晶体管，且所述传输门晶体管为PMOS FinFET。
根据本发明的静态随机存储单元，所述上拉晶体管为NMOS FinFET晶体管，所述下拉晶体管为PMOS FinFET晶体管。所述第一反相器包括第一PMOS FinFET晶体管与第一NMOSFinFET晶体管；所述第一PMOS FinFET晶体管的源极接电源；所述第一NMOS FinFET晶体管的源极接地；所述第一PMOS FinFET晶体管的漏极与所述第一NMOS FinFET晶体管的漏极耦接作为所述第一反相器的输出端；所述第一PMOS FinFET晶体管的栅极与所述第一NMOSFinFET晶体管的栅极耦接作为所述第一反相器的输入端，耦接第二PMOS FinFET传输门晶体管的源/漏极。所述第二反相器包括第二PMOS FinFET晶体管与第二NMOS FinFET晶体管；所述第二PMOS FinFET晶体管的源极接电源；所述第二NMOS FinFET晶体管的源极接地；所述第二PMOS FinFET晶体管的漏极与所述第二NMOS FinFET晶体管的漏极耦接作为所述第二反相器的输出端；所述第二PMOS FinFET晶体管的栅极与所述第二NMOS FinFET晶体管的栅极耦接作为所述第二反相器的输入端，耦接第一PMOS FinFET传输门晶体管的源/漏极。
根据本发明的静态随机存储单元，所述下拉晶体管，上拉晶体管及传输门晶体管的驱动能力通过FinFET晶体管的鳍部个数及栅长调节。
根据本发明的静态随机存储单元，所述上拉晶体管的鳍部个数为1，传输门晶体管的鳍部个数为1，下拉晶体管的鳍部个数为2。
根据本发明的静态随机存储单元，所述下拉晶体管的栅极长度小于所述上拉晶体管的栅极长度。
根据本发明的静态随机存储单元，当所述字线为低电位时，所述静态随机存储单元为读或写操作状态；当所述字线为高电位时，所述静态随机存储单元为数据存储保持状态。
本发明的优点在于利用PMOS FinFET晶体管的电流驱动能力超过NMOS FinFET晶体管对FinFET SRAM进行设计，使得较为容易实现SRAM单元中PD晶体管驱动能力大于PG晶体管以及PG晶体管驱动能力大于PU晶体管的读写稳定性条件，从而提升稳定性、简化SRAM电路设计，同时也可以减小SRAM单元的面积。
附图说明
图1为现有技术的六管SRAM单元的电路图。
图2为本发明一实施例六管SRAM单元的电路图。
图3为本发明一实施例SRAM单元的读操作状态的示意图。
图4为本发明一实施例SRAM单元的写操作状态的示意图。
具体实施方式
为能够更了解本发明的技术内容，特举例优选的具体实施例说明如下。
请参考图2，其显示本发明一实施例的静态随机存储SRAM单元的结构示意图。
本发明的静态随机存储单元包括交叉互锁的第一反相器INV1和第二反相器INV2，以及PMOS传输门晶体管PPG1、PPG2。其中第一反相器包括第一上拉晶体管和第一下拉晶体管，第二反相器包括第二上拉晶体管和第二下拉晶体管。其中，下拉晶体管的驱动能力大于传输门晶体管PPG1、PPG2，上拉晶体管的驱动能力小于传输门晶体管PPG1、PPG2，以确保SRAM单元有一个稳定的读、写工作状态。在本发明中，PMOS传输门晶体管PPG1、PPG2均为PMOS FinFET晶体管，传输门晶体管PPG1的源极或漏极耦接第二反相器INV1输入端S2，漏极或源极耦接位线BL，栅极耦接字线WL。PMOS传输门晶体管PPG2的源极或漏极耦接第一反相器INV2输入端S1，漏极或源极耦接位线栅极耦接字线WL。由于PMOS传输门晶体管通过FinFET工艺形成，其驱动能力显著提高。
进一步的，上拉晶体管和下拉晶体管也均通过FinFET工艺形成。其中第一上拉晶体管为NMOS FinFET（N-FinFET）晶体管NPU1，第一下拉晶体管为PMOS FinFET（P-FinFET）晶体管PPD1，第二上拉晶体管为N-FinFET晶体管NPU2，第二下拉晶体管为P-FinFET晶体管PPD2。
N-FinFET管NPU1和P-FinFET管PPD1的漏极连接在一起作为第一反相器INV1的输出端Q。N-FinFET管NPU2和P-FinFET管PPD2的漏极连接在一起作为第二反相器INV2的输出端P-FinFET晶体管PPD1的栅极与N-FinFET晶体管NPU1的栅极连接在一起作为第一反相器INV1的输入端S1。P-FinFET晶体管PPD2的栅极与N-FinFET晶体管NPU2的栅极连接在一起作为第二反相器INV2的输入端S2。同时第一反相器INV1的输入端S1与第二反相器INV2的输出端相连，第二反相器INV2的输入端S2与第一反相器INV1的输出端Q相连。两个反相器的P-FinFET晶体管PPD1、PPD2的源极与电源VDD相连，N-FinFET晶体管NPU1、NPU2的源极与地VSS相连。
通过FinFET工艺，同样尺寸的PMOS会比NMOS具有更大的驱动能力，而在一定尺寸范围内，器件的驱动电流又与器件尺寸成正比，因此为了确保下拉晶体管PPD、传输晶体管PPG和上拉晶体管NPU的驱动电流关系满足PPD>PPG>NPU，需要对各个晶体管的器件尺寸加以设计。本实施例中，器件尺寸用栅宽比栅长W/L来表征，由于FinFET的栅宽由鳍部Fin的个数决定，因此可根据鳍部个数以及栅长来满足上述驱动电流的要求。
具体来说，假定通过FinFET工艺，PMOS FinFET的驱动能力是NMOS FinFET的1.2倍，同时为满足稳定性要求PPD的驱动电流大于等于PPG的1.5倍，PPG的驱动电流大于等于NPU的1.5倍。为此，在进行器件尺寸设计时，将NPU和PPG都选择单鳍部FinFET器件而将PPD选择为双鳍部FinFET器件，如此可使得面积最小化。此外，由于驱动电流与栅长成反比，为使得PPD的驱动能力最大NPU驱动能力最小，将PPD和PPG的栅长选最小栅长lmin，将NPU的栅长设为最小栅长lmin的1.3倍。按上面的设计要求，NPU和PPG的栅宽相同，PPG在相同尺寸下驱动能力为NPU的1.2倍，且NPU的栅长为PPG的1.3倍，因此PPG的驱动能力为NPU的1.56倍，满足上述条件。PPU的栅宽为PPG的2倍，栅长和相同尺寸下的驱动能力均相同，因此PPU的驱动能力为PPG的2倍，同样满足上述要求。SRAM能够实现稳定读写。而若通过FinFET工艺形成传统的以NMOS为PD和PG管，PMOS为PU管的SRAM，则在相同假定条件下，由于相同尺寸下PMOSFinFET的驱动能力是NMOS FinFET的1.2倍，则PU管的栅长至少为最小栅长lmin的1.8倍，如下表所示：
可见在同样的要求下，PU管的尺寸可以显著减小从而本实施例的SRAM单元占用的面积更小。当然在其他实施例中，也可通过其他鳍部个数和栅长的调节配合满足各管驱动能力的要求。
以下对本发明SRAM的具体工作方式进行详细说明。
图3所示为本发明一实施例SRAM单元进行读取操作的示意图。P-FinFET传输门晶体管PPG1和PPG2的栅极由字线WL控制，WL=“0”，P-FinFET传输门晶体管的栅极电压为低电位时其导通，SRAM单元开启进行读写操作；当WL=“1”，P-FinFET传输门晶体管的栅极电压为高电位时，SRAM单元关闭。为方便说明假定SRAM单元存储的是“1”，也就是在第一反相器INV1的Q端为高电位“1”。在字线WL置“1”时，将位线BL和置于低电位，SRAM单元处于数据存储保持状态。将字线WL置“0”时开始读出操作，此时P-FinFET下拉晶体管PPD1通过传输门晶体管PPG1向位线BL灌电流。P-FinFET晶体管PPD1越大，则电流越大，位线BL的电位会上升，当上升到一定电压时，SRAM电路将读出SRAM单元存储的是“1”。
图4是本发明SRAM单元进行写入操作的示意图。同样为了方便说明，假定SRAM单元存储的是“1”，也就是在反相器INV1的Q端为高电位“1”。如果要将SRAM单元写“0”，根据写入要求，在字线WL=“1”时，将位线BL置于低电位“0”，而将位线置于高电位“1”。而后字线WL置“0”时开始写入操作，此时传输晶体管PPG2向N-FinFET上拉晶体管NPU1的漏端（也就是INV2的端）灌入电流，PPG2越大则电流越大，端的电位会上升，上升到一定电压时，SRAM单元存储的是“0”，即写“0”成功。
综上，本发明的SRAM单元采用PMOS FinFET晶体管作为传输门晶体管，与传统SRAM单元相比，进行读写操作时只需将字线WL置于低电位“0”，对SRAM电路的改动需求比较小。进一步的，基于FinFET工艺中PMOS电流驱动能力高于NMOS，本发明更易满足SRAM单元读写操作的稳定性要求，同时也有利于SRAM单元占用面积的减小。
Claims (5)
1.一种静态随机存储单元，其特征在于，包括：
第一反相器与第二反相器，所述第一反相器的输出端与所述第二反相器的输入端相连，所述第一反相器的输入端与所述第二反相器的输出端相连，每一所述反相器包括一上拉晶体管及一下拉晶体管；以及
第一传输门晶体管与第二传输门晶体管，所述第一传输门晶体管的源/漏极耦接所述第二反相器的输入端，漏/源极耦接第一位线，栅极耦接字线；所述第二传输门晶体管的源/漏极耦接所述第一反相器的输入端，漏/源极耦接第二位线，栅极耦接所述字线；其中，所述传输门晶体管为PMOS FinFET，所述上拉晶体管为NMOS FinFET晶体管，所述下拉晶体管为PMOS FinFET晶体管；所述下拉晶体管的驱动能力大于所述传输门晶体管，所述上拉晶体管的驱动能力小于所述传输门晶体管；
所述第一反相器包括第一PMOS FinFET晶体管与第一NMOS FinFET晶体管；所述第一PMOS FinFET晶体管的源极接电源；所述第一NMOS FinFET晶体管的源极接地；所述第一PMOS FinFET晶体管的漏极与所述第一NMOS FinFET晶体管的漏极耦接作为所述第一反相器的输出端；所述第一PMOS FinFET晶体管的栅极与所述第一NMOS FinFET晶体管的栅极耦接作为所述第一反相器的输入端，耦接第二传输门晶体管的源/漏极；所述第二反相器包括第二PMOS FinFET晶体管与第二NMOS FinFET晶体管；所述第二PMOS FinFET晶体管的源极接电源；所述第二NMOS FinFET晶体管的源极接地；所述第二PMOS FinFET晶体管的漏极与所述第二NMOS FinFET晶体管的漏极耦接作为所述第二反相器的输出端；所述第二PMOSFinFET晶体管的栅极与所述第二NMOS FinFET晶体管的栅极耦接作为所述第二反相器的输入端，耦接第一传输门晶体管的源/漏极。
2.根据权利要求1所述的静态随机存储单元，其特征在于，所述下拉晶体管，上拉晶体管及传输门晶体管的驱动能力通过FinFET晶体管的鳍部个数及栅长调节。
3.根据权利要求2所述的静态随机存储单元，其特征在于，所述上拉晶体管的鳍部个数为1，传输门晶体管的鳍部个数为1，下拉晶体管的鳍部个数为2。
4.根据权利要求3所述的静态随机存储单元，其特征在于，所述下拉晶体管的栅极长度小于所述上拉晶体管的栅极长度。
5.根据权利要求1所述的静态随机存储单元，其特征在于，当所述字线为低电位时，所述静态随机存储单元为读或写操作状态；当所述字线为高电位时，所述静态随机存储单元为数据存储保持状态。
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