CN108701481B - 极化栅极堆叠sram - Google Patents

极化栅极堆叠sram Download PDF

Info

Publication number
CN108701481B
CN108701481B CN201680083053.1A CN201680083053A CN108701481B CN 108701481 B CN108701481 B CN 108701481B CN 201680083053 A CN201680083053 A CN 201680083053A CN 108701481 B CN108701481 B CN 108701481B
Authority
CN
China
Prior art keywords
transistor
pull
inverter
layer
polarization
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201680083053.1A
Other languages
English (en)
Other versions
CN108701481A (zh
Inventor
D.H.莫里斯
U.E.阿夫齐
I.A.扬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taihao Research Co ltd
Original Assignee
Taihao Research Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taihao Research Co ltd filed Critical Taihao Research Co ltd
Publication of CN108701481A publication Critical patent/CN108701481A/zh
Application granted granted Critical
Publication of CN108701481B publication Critical patent/CN108701481B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一个实施例提供了一种设备。所述设备包含：包括第一上拉晶体管和第一下拉晶体管的第一反相器；被交叉耦合到所述第一反相器的第二反相器，所述第二反相器包括第二上拉晶体管和第二下拉晶体管；被耦合到所述第一反相器的第一访问晶体管；以及耦合到所述第二反相器的第二访问晶体管。每个反相器的一个晶体管的栅电极包括极化层。

Description

极化栅极堆叠SRAM
技术领域
本公开涉及SRAM （静态随机存取存储器），具体涉及极化栅极堆叠（polarizationgate stack）SRAM。
背景技术
静态随机存取存储器（SRAM）存储器单元（memory cell）包含多个晶体管。随着技术进步，可以减小晶体管的尺寸以便减小对应存储器单元和相关联的存储器阵列的尺寸。减小晶体管的尺寸可导致晶体管操作特性中增加的变化及操作裕度（margin）中对应的减少，例如可导致读干扰。
附图说明
所要求权利的主题的特征和优点通过与其一致的实施例的以下详细描述将会显而易见，其描述应该参考附图而被考虑，其中:
图1示出了与本公开的一实施例一致的SRAM （静态随机存取存储器）存储器单元；
图2示出了与本公开的另一个实施例一致的另一个SRAM存储器单元；
图3示出了与本公开的若干实施例一致的晶体管结构；
图4示出了与本公开的若干实施例一致的另一个晶体管结构；以及
图5示出了与本公开的若干实施例一致的系统的功能性框图。
尽管以下“具体实施方式”将对说明性的实施例做出参考而进行，但是它们的许多备选、修改和变化将对于本领域那些技术人员是显而易见的。
具体实施方式
一般来说，此公开与极化栅极堆叠SRAM （静态随机存取存储器）存储器单元有关。极化栅极堆叠SRAM存储器单元包含一对交叉耦合的反相器（inverter）。第一反相器包含第一上拉晶体管和第一下拉晶体管并且第二反相器包含第二上拉晶体管和第二下拉晶体管。极化栅极堆叠SRAM存储器单元进一步包含被耦合到第一反相器的第一访问晶体管（accesstransistor）和被耦合到第二反相器的第二访问晶体管。每个反相器的一个晶体管的栅极堆叠包含极化层。所述极化层可包含铁电材料和/或纳米晶体。
一种设备、方法和/或系统被配置成当相关联的晶体管被关断时利用晶体管的栅极堆叠中的极化层来减小泄漏电流并且在读操作期间增加读电流。在一实施例中，访问晶体管可以是NMOS（n沟道金属氧化物半导体场效应晶体管（MOSFET））晶体管并且在下拉晶体管的栅极堆叠中可含有极化层。在另一个实施例中，访问晶体管可以是PMOS（p沟道MOSFET）晶体管并且在上拉晶体管的栅极堆叠中可含有极化层。
极化层的极化配置成在读操作期间增强栅极偏置（bias）并因此增加相关联的晶体管的驱动电流。增加驱动电流可减小读干扰的可能性并增强读操作的速度。极化层的极化进一步配置成当对应的晶体管被关断时增加有效阈值电压并且因此当相关联的晶体管被关断时减少泄漏电流。极化层（即，铁电材料和/或纳米晶体）可通过电场的施加而被极化，例如，作为施加电压（applied voltage）的结果。极化可通过向极化层施加相反极性的电压而被反转。有利地，施加电压对应于被配置成在SRAM存储器单元的操作期间将相关联的晶体管接通或关断的偏置和/或电源电压。
图1示出了与本公开的一实施例一致的SRAM （静态随机存取存储器）存储器单元100。在一些实施例中，SRAM存储器单元100包含六个晶体管（6T）。在一些实施例中，SRAM存储器单元100包含八个晶体管（8T）。SRAM存储器单元100包含两个NMOS访问晶体管AX11、AX21，两个PMOS上拉晶体管PU11、PU21和两个NMOS下拉晶体管PD11、PD21。SRAM存储器单元100可进一步包含读访问晶体管M1和M2。因此，6T SRAM存储器单元和8T SRAM存储器单元两者都包含晶体管AX11、AX12、PU11、PU21、PD11和PD21，并且8T SRAM存储器单元进一步包含晶体管M1和M2。
例如，晶体管AX11、AX12、PU11、PU21、PD11和PD21 （以及晶体管M1和M2，如果存在的话）可以是finFET和/或纳米线，即，非平面，MOSFET。晶体管可以具有相对薄的体厚度（body thickness），例如在5到10纳米（nm）的范围中。一个或更多晶体管可以是相对低掺杂的，例如，小于1.0e18掺杂原子每立方厘米（cm3）的掺杂原子的浓度。
上拉晶体管PU11、PU21被耦合到电源电压Vdd并且下拉晶体管PD11、PD21被耦合到地。第一反相器102包含被耦合到第一下拉晶体管PD11的第一上拉晶体管PU11。第二反相器104包含被耦合到第二下拉晶体管PD21的第二上拉晶体管PU21。第一数据节点Q（即，第一反相器102的输出）被耦合到第一上拉晶体管PU11和第一下拉晶体管PD11的漏极。第二数据节点Qb （即，第二反相器104的输出）被耦合到第二上拉晶体管PU21和第二下拉晶体管PD21的漏极。
访问晶体管AX11、AX21配置成控制对SRAM存储器单元100的访问。每个访问晶体管AX11、AX21的相应栅电极被耦合到字线（WL），第一访问晶体管AX11的漏电极被耦合到第一位线（BL）并且第二访问晶体管AX21的漏电极被耦合到第二位线（BLB）。第一访问晶体管AX11的源电极被耦合到第一数据节点Q（即，输出节点）并且第二访问晶体管AX21的源电极被耦合到第二数据节点Qb（即，反相输出节点）。在包含读访问晶体管M1、M2（即，8T SRAM）的实施例中，访问晶体管AX11、AX12可被用于写访问，并且读访问晶体管M1、M2可提供读访问。读访问晶体管M1、M2可以是MOSFET并且被耦合到第二数据节点Qb、读字线RWL及读位线RBL（即，读电路120）。
在操作中，SRAM存储器单元100可通过例如处理器，通过将适当的控制输入耦合到被配置成接通访问晶体管AX11和AX2或读访问晶体管M2的字线WL和/或RWL从而被选择用于存储器访问操作。通过施加跨位线对（pair）BL、BLB的差分电压和/或读跨位线对BL、BLB的差分电压（或对读位线RBL进行读），数据可于是被存储到SRAM存储器单元100和/或从SRAM存储器单元100被读。SRAM存储器单元100配置成只要交叉耦合的反相器（即，晶体管PU11、PD11、PU21和PU21）保持供电就维持存储的数据。
SRAM存储器单元100可存储逻辑一或逻辑零。例如，当SRAM存储器单元100存储逻辑零时，上拉晶体管PU11和下拉晶体管PD21被关断，并且下拉晶体管PD11和上拉晶体管PU21被接通。相反，当SRAM存储器单元100存储逻辑一时，上拉晶体管PU11和下拉晶体管PD21被接通，并且下拉晶体管PD11和上拉晶体管PU21被关断。
下拉晶体管PD11、PD21每个都包含栅极堆叠110、112。每个栅极堆叠110、112可包含栅电极（即，栅极金属层）、栅极氧化物层和极化层111、113。每个极化层111、113可含有铁电材料和/或纳米晶体。例如，铁电材料可包含但不限于，BaTiO3（钡钛氧化物）、PbTiO3（铅钛氧化物）、Pb(Zr0.2Ti0.8)O3（铅锆钛氧化物）、BiFe0.95Ru0.05O3（铋铁钌氧化物）、HfOx（铪氧化物）和/或HfZrOx（铪锆氧化物）。在另一个示例中，纳米晶体可以包含但不限于，Si（硅）、Ge（锗）、Si/Ge、Al（铝）、W（钨）和/或TiN（钛氮化物）。
在一些实施例中，访问晶体管AX11、AX21可每个都包含相应访问晶体管AX11、AX21栅极堆叠中的极化层121、123。在访问晶体管AX11、AX21中包含极化层121、123被配置以促进制造成本减小。例如，访问晶体管AX11、AX21可部分地与下拉晶体管PD11、PD21在共同工艺中被制作，从而促进制造成本减小。
极化层111、113位于每个下拉晶体管PD11、PD21的栅电极和沟道之间。在一实施例中，极化层111、113可被夹在每个栅极堆叠110、112的栅极氧化物层和栅极金属层之间。在另一个实施例中，极化层111、113可被夹在每个下拉晶体管PD11、PD21的栅极氧化物层和相应沟道之间。每个极化层111、113可通过施加跨相应极化层111、113的电压而被极化，如本文中所述。
图1进一步示出了处于导通（ON）状态中的示例下拉晶体管150和处于截止（OFF）状态中的示例下拉晶体管160。下拉晶体管150、160对应于SRAM存储器单元100的下拉晶体管PD11、PD21并被提供以示出操作。下拉晶体管150、160包含对应于SRAM存储器单元100的极化栅极堆叠110、112的极化栅极堆叠152。极化栅极堆叠152包含极化层153，如本文中所述。极化层153对应于SRAM存储器单元100的极化层111、113。
例如，当SRAM存储器单元100存储逻辑零时，接通下拉晶体管PD11的偏置电压（例如，Vdd）可以将极化层111极化以使得极化层111的对应极化是从下拉晶体管PD11的栅电极到沟道。类似地，当SRAM存储器单元100存储逻辑一时，接通下拉晶体管PD21的偏置电压（Vdd）可以将极化层113极化以使得极化层113的对应极化是从下拉晶体管PD21的栅电极到沟道。
对于导通状态中的下拉晶体管（例如，下拉晶体管PD11或PD21）的极化由下拉晶体管150上的箭头（即，从栅电极到沟道）所示出。极化可导致跨极化层153并因此跨极化栅极堆叠152的电压Vp，其中由箭头头部附近的加号来指示相对更加正的节点（more positivenode）。因此，在导通状态中，极化层153的极化定向可提供与栅极电压串联的附加电压（Vg=电源电压Vdd）。附加电压配置成向相关联的下拉晶体管提供附加偏置，如本文中所述。
当每个下拉晶体管PD11、PD21被关断时，它们的相应栅电极可被耦合到地并且对应于电源电压Vdd的漏极源极电压可以跨它们的相应漏极-源极电极。这可促使极化层111、113以从沟道到栅电极的正极化方向进行复极化（repolarize）。对于截止状态中的下拉晶体管（例如，下拉晶体管PD11或PD21）的极化由下拉晶体管160上的箭头所示出。极化可导致跨极化层153并因此跨极化栅极堆叠152的电压Vp，其中由加号来指示相对更加正的节点。因此，在截止状态中，极化层153的极化定向可提供与栅极电压串联的负电压（Vg=0伏（V））。附加电压配置成向相关联的下拉晶体管的沟道提供负电压（即，-Vp），如本文中所述。
下拉晶体管PD11、PD21可以是finFET或纳米线晶体管，如本文中所述。因此，极化切换（polarization switching）与源极和漏极电压相关，如本文中所述。晶体管体电势（body potential）可不影响被施加到极化层的电场并且因此可不影响极化切换。换言之，栅极尺度（例如，栅极长度）的大小相对小以使得极化切换特性取决于源极和漏极电压而非体电压。有利地，极化层的极化切换可以由在相关联的SRAM存储器单元100的存储器访问操作期间被施加到晶体管的电压所控制。换言之，不是施加被配置成将极化层极化或复极化的极化电压，而是响应于被施加以从相关联的SRAM存储器单元100读或向其写的电压，极化层可被极化或复极化。
泄漏电流与由沟道所看到（see）的电压Vc相关，其是栅极电压Vg和跨极化层的电压Vp的串联组合。减少组合电压可以减少泄漏电流。例如，如果极化层111、113的正极化方向是从沟道到栅电极，则当相应下拉晶体管PD11、P21被关断时，由于极化层111、113的极化，每个沟道可能经受负组合电压。负组合电压于是可减小下拉晶体管PD11、PD21的泄露电流。换言之，配置成维持SRAM存储器单元100的状态的被施加到交叉耦合的反相器的电能的一部分可将极化层111、113极化。当下拉晶体管PD11、PD21截止时，极化层111、113于是可有效地负偏置它们的栅极并且从而减小相关联的泄露电流。
当访问晶体管AX11、AX21和相应的下拉晶体管PD11、PD21被接通时，读路径可以在相应的下拉晶体管PD11、PD12对应的数据节点Q、Qb和对应的访问晶体管AX11、AX21之间存在。通过读路径的电流的大小可影响读操作的持续时间。例如，通过访问晶体管AX11、AX21的相对低的电流可导致相对慢的读性能，即，相对较长的读操作持续时间。相反，如果通过访问晶体管AX11、AX21的读电流高于通过下拉晶体管PD11、PD21的对应电流，则读干扰事件可能发生（即，在读操作期间SRAM存储器单元100的状态的非故意改变）。
极化层111、113的极化可减小读干扰的可能性。极化层111、113的极化可增加下拉晶体管PD11、PD21的驱动电流。例如，当SRAM存储器单元100存储逻辑零时，在读操作期间，电流可经由访问晶体管AX11从第一下拉晶体管PD11流到第一位线BL。极化层111的极化可有助于第一下拉晶体管PD11的偏置（即，Vg+Vp）并且允许第一下拉晶体管PD11为相同的漏极源极偏置来引起（source）相对更多电流。类似地，当SRAM存储器单元100存储逻辑一时，在读操作期间，电流可经由第二访问晶体管AX21从第二下拉晶体管PD21流到第二位线BLB。极化层113的极化可有助于第二下拉晶体管PD21的偏置并且允许第二下拉晶体管PD21引起相对更多电流。因此，读干扰的可能性可被减小并且读操作的速度可被增强。换言之，增强的电流流动可以促进更快的读操作。
写操作可能不会被极化层111、113的添加所直接影响。间接地，极化层111、113的添加可促进改进的写操作。例如，写速度可通过减少电源电压Vdd而增加。减少电源电压Vdd可能有害地影响读裕度并且从而增加读干扰的可能性。极化层111、113可以通过例如添加与栅极电压串联的极化电压（如本文中所述）从而减轻此类有害效应。因此，电源电压Vdd可以在写操作期间被减少并且极化层111、113可减轻读操作期间减小的电源电压的效应，如本文中所述。
图2示出了与本公开的一个实施例一致的另一个SRAM存储器单元200。SRAM存储器单元200具有如图1的SRAM存储器单元100的相同配置，除了访问晶体管AX12、AX22是PMOS而不是NMOS并且铁电材料被包含在上拉晶体管PU12、PU22的极化层211、213中。类似于图1的下拉晶体管PD11、PD21，上拉晶体管PU12、PU22可以是finFET或纳米线晶体管。
上拉晶体管PU12、PU22每个都包含栅极堆叠210、212。每个栅极堆叠210、212可包含栅电极（即，栅金属层）、栅氧化物层和极化层211、213。每个极化层211、213可含有铁电材料和/或纳米晶体，如本文中所述。极化层211、213位于每个上拉晶体管PU12、PU22的栅电极和沟道之间。在一实施例中，极化层211、213可被夹在每个栅极堆叠210、212的栅极氧化物层和金属层之间。在另一个实施例中，极化层211、213可被夹在每个上拉晶体管PU12、PU22的栅极氧化物层和相应沟道之间。每个极化层211、213可通过施加跨相应极化层211、213的电压而被极化，如本文中所述。
在一些实施例中，访问晶体管AX12、AX22可每个都包含相应访问晶体管AX12、AX22栅极堆叠中的极化层221、223。在访问晶体管AX12、AX22中包含极化层221、223被配置以促进制造成本减小。例如，访问晶体管AX12、AX22可部分地与上拉晶体管PD12、PD22在共同工艺中被制作，从而促进制造成本减小。
图2进一步示出了处于导通状态中的示例上拉晶体管250和处于截止状态中的示例上拉晶体管260。上拉晶体管250、260对应于SRAM存储器单元200的上拉晶体管PU12、PU22并被提供以示出操作。上拉晶体管250、260包含对应于SRAM存储器单元200的极化栅极堆叠210、212的极化栅极堆叠252。极化栅极堆叠252包含极化层253，如本文中所述。极化层253对应于SRAM存储器单元200的极化层211、213。
例如，当SRAM存储器单元200存储逻辑零时，接通上拉晶体管PU22的施加电压（即，Vg=0V，Vd=Vs=Vdd）可以以从PU22的沟道到栅电极的正极化方向将极化层213极化。换言之，Vgs = Vgd = -Vdd。关断上拉晶体管PU12的施加电压（即，Vg=Vd=Vdd，Vs=0V）可以以从PU12的栅电极到沟道的正极化方向将层212极化。
对于导通状态中的上拉晶体管（例如，上拉晶体管PU12或PU22）的极化由上拉晶体管250上的箭头（即，从沟道到栅电极）所示出。极化可导致跨极化层253和因此极化栅极堆叠252的电压Vp，其中由箭头头部附近的加号来指示相对更加正的节点。因此，在导通状态中，极化层253的极化定向可提供与栅极电压串联的负电压（Vg=0伏（V））。附加电压配置成向相关联的上拉晶体管的沟道提供附加负电压（即，-Vp），如本文中所述。
类似地，当SRAM存储器单元200存储逻辑一时，接通上拉晶体管PU12的施加电压（即，Vg=0V，Vd=Vs=Vdd）可以以从PU12的沟道到栅电极的正极化方向将极化层211极化。换言之，Vgs=Vgd=-Vdd。关断上拉晶体管PU22的施加电压（即，Vg=Vd=Vdd，Vs=0V）可以以从PU22的栅电极到沟道的正极化方向将层213极化。
对于截止状态中的上拉晶体管（例如，上拉晶体管PU12或PU22）的极化由上拉晶体管260上的箭头（即，从栅电极到沟道）所示出。极化可导致跨极化层253和因此极化栅极堆叠252的电压Vp，其中由加号来指示相对正的节点。因此，在截止状态中，极化层253的极化定向可提供与栅极电压串联的正电压（Vg=电源电压Vdd）。附加电压配置成向相关联的上拉晶体管提供附加正电压（即，Vp），如本文中所述。
被极化的极化层211、213可于是操作以减小读干扰的可能性、增加读电流和/或减少泄漏电流，类似于图1的下拉晶体管PD11、PD21的极化层111、113的效应。
在一些实施例中，图1的访问晶体管AX11和AX12或图2的AX12和AX22可包含极化层121和123或者221和223，如本文中所述。这些访问晶体管极化层的极化可随着字线电压的施加而切换（即，从正的栅极到沟道到正的沟道到栅极的改变或者从正的沟道到栅极到正的栅极到沟道的改变）。在一些实施例中，极化切换可以在一段时间（即，延迟）后发生。延迟可以配置为在复极化之前提供增强的读干扰裕度。
在一些实施例中，WL电压可以是相对低的，被配置成抑制访问晶体管栅极堆叠的复极化。在一些实施例中，访问晶体管AX11和AX12或者AX12和AX22栅极-源极电压和栅极-漏极电压可抑制栅极堆叠的复极化。例如，相对低的栅极到漏极电压可抑制栅极堆叠的复极化。在一些实施例中，可以操作访问晶体管以提供被配置为抑制复极化的相对低的栅极到漏极偏置。类似地，在一些实施例中，当SRAM存储器单元（例如，图1的SRAM存储器单元100或图2的SRAM存储器单元200）正存储数据时，可以操作下拉（或上拉）晶体管以具有相对高的栅极到漏极偏置。
图3示出了与本公开的若干实施例一致的包含栅极堆叠301的晶体管结构300。晶体管结构300可对应于图1的下拉晶体管PD11、PD21或图2的上拉晶体管PU12、PU22。在一些实施例中，晶体管结构300可对应于图1的访问晶体管AX11、AX21和/或图2的访问晶体管AX12、AX22。晶体管结构300包含源极302、漏极304和沟道306。晶体管结构300进一步包含栅极堆叠301，栅极堆叠301包含邻近沟道306的第一层310、邻近第一层310的第二层312和邻近第二层312的栅电极314。晶体管结构300可进一步包含隔离物320、322。第一隔离物320邻近源极302和栅极堆叠301并且第二隔离物322邻近漏极304和栅极堆叠301。
在一实施例中，第一层310可对应于极化层，即铁电层和/或纳米晶体层，并且第二层312可包含栅极氧化物。在此实施例中，第一层310可包含铁电材料和/或纳米晶体，如本文中所述。因此，第一层310可对应于图1的层111、113或图2的层211、213。在此实施例中，极化层被夹在栅极氧化物层和沟道306之间。在另一个实施例中，第一层310可包含栅极氧化物并且第二层312可包含极化层。在此实施例中，第二层312可包含铁电材料和/或纳米晶体，如本文中所述。因此，第二层312可对应于图1的层111、113或图2的层211、213。在此实施例中，极化层被夹在栅极氧化物层和栅极金属层（即，栅电极314）之间。
图4示出了与本公开的若干实施例一致的包含栅极堆叠401的晶体管结构400。晶体管结构400可对应于图1或图2中的一个或更多晶体管。晶体管结构400包含源极402、漏极404和沟道406。晶体管结构400进一步包含栅极堆叠401，栅极堆叠401包含邻近沟道406的第一层410、邻近第一层410的第二层412、邻近第二层412的第三层414以及邻近第三层414的栅电极416。晶体管结构400可进一步包含隔离物420、422。第一隔离物420邻近源极402和栅极堆叠401并且第二隔离物422邻近漏极404和栅极堆叠401。
在一实施例中，第一层410可对应于氧化物层，第二层412可包含导电电极（即，浮动栅电极）并且第三层414可对应于铁电层。因此，铁电层414可对应于图1的层111、113或图2的层211、213。在此实施例中，铁电层被夹在栅电极416和浮动栅电极412之间。
因此，SRAM存储器单元，例如SRAM存储器单元100或SRAM存储器单元200，可在每个反相器的一个晶体管的栅极堆叠中包含极化层。极化层可通过相应SRAM存储器单元的数据存储操作而被极化。被极化的极化层可于是操作以减小泄漏电流、增加读电流并减小读干扰的可能性（即，增加读裕度）。
图5示出了与本公开的若干实施例一致的包含存储器阵列的系统500的功能框图。系统500包含处理器502和存储器阵列506。系统500可进一步包含存储器控制器504、存储器508和/或一个或更多外围装置510。系统500可包含但不限于：移动电话，包含但不限于智能电话（例如，iPhone®、基于Android®的电话、Blackberry®、基于Symbian®的电话、基于Palm®的电话、等等）；可穿戴装置（例如，可穿戴计算机、“智能”手表、智能眼镜、智能服装、等等）和/或系统；物联网（IoT）联网的装置，包含但不限于传感器系统（例如，环境、位置、运动、等等）和/或传感器网络（有线和/或无线）；计算系统（例如，服务器、工作站计算机、台式计算机、膝上型计算机、平板计算机（例如，iPad®、GalaxyTab®和诸如此类）、超便携式计算机、超移动计算机、网本计算机和/或子笔记本计算机；等等。
处理器502配置成执行与系统500相关联的操作。处理器502可包含一个或更多处理单元（processing unit）（即，核）。存储器控制器504配置成将处理器502耦合到存储器508并且可配置成管理对存储器508的访问。外围装置510可包含用户接口(例如，小键盘（key pad）、键盘、触摸板、鼠标、显示器、触敏显示器)、一个或更多传感器(例如，加速度计、全球定位系统(GPS)、陀螺仪、等等)、（一个或多个）存储装置(例如，硬盘驱动器、固态驱动器、等等)、等等。
存储器阵列506可含有多个极化栅极堆叠SRAM存储器单元，例如，SRAM存储器单元100和/或200，如本文中所述。在一些实施例中，存储器阵列506和处理器502可以在相同管芯上。在一些实施例中，存储器阵列506可被耦合(例如，被连接)到处理器502。处理器502可配置成向被包含在存储器阵列506中的极化栅极堆叠SRAM存储器单元提供控制输入并捕获输出信号。例如，处理器502可配置成选择和/或取消选择一个或更多极化栅极堆叠SRAM存储器单元并且写(例如，设置和/或重置)和/或读所选择的极化栅极堆叠SRAM存储器单元。
一般来说，此公开涉及极化栅极堆叠SRAM (静态随机存取存储器)存储器单元。极化栅极堆叠SRAM存储器单元包含一对交叉耦合的反相器。第一反相器包含第一上拉晶体管和第一下拉晶体管并且第二反相器包含第二上拉晶体管和第二下拉晶体管。极化栅极堆叠SRAM存储器单元进一步包含被耦合到第一反相器的第一访问晶体管和被耦合到第二反相器的第二访问晶体管。每个反相器的一个晶体管的栅极堆叠包含极化层。极化层可以包含铁电材料和/或纳米晶体。
一种设备、方法和/或系统被配置成当相关联的晶体管被关断时利用晶体管的栅极堆叠中的极化层来减小泄漏电流并且在读操作期间增加读电流。在一实施例中，访问晶体管可以是NMOS晶体管并且在下拉晶体管的栅极堆叠中可含有极化层。在另一个实施例中，访问晶体管可以是PMOS晶体管并且在上拉晶体管的栅极堆叠中可含有极化层。
极化层的极化配置成在读操作期间增强栅极偏置并因此增加相关联的晶体管的驱动电流。增加驱动电流可减小读干扰的可能性。极化层的极化进一步配置成当对应的晶体管被关断时增加有效阈值电压并且因此当相关联的晶体管被关断时减少泄漏电流。
如本文中任何实施例中所使用的，术语“逻辑”可以指配置成执行任何前述操作的应用、软件、固件和/或电路。软件可被实施为非暂态计算机可读存储介质上记录的软件包、代码、指令、指令集和/或数据。固件可被实施为在存储器装置中被硬编码(例如，非易失性)的代码、指令或指令集和/或数据。
如本文中任何实施例中所使用的，“电路”可例如单个地或以任何组合地包括硬连线电路、可编程电路、诸如包括一个或更多单独指令处理核的计算机处理器、状态机电路、和/或存储由可编程电路所执行的指令的固件。逻辑可集体地或单独地被实施为形成较大系统的一部分的电路，例如，集成电路( IC )、专用集成电路( ASIC )、片上系统( SoC )、台式计算机、膝上型计算机、平板计算机、服务器、智能电话、等等。
上述内容提供了示例系统架构和方法，然而，对本公开的修改是可能的。处理器可包含一个或更多处理器核并且可配置成执行系统软件。系统软件可包含例如操作系统。装置存储器可包含I/O存储器缓冲器，其配置成存储将由网络接口所传送或接收的一个或更多数据分组。操作系统(OS)可配置成管理系统资源和控制在例如系统500上运行的任务。例如，OS可使用Microsoft® Windows®、HP-UX®、Linux®、或UNIX®来实现，尽管也可使用其它操作系统。在另一个示例中，OS可使用AndroidTM、iOS、Windows Phone®或BlackBerry®来实现。
存储器508可包含一种或多种的以下类型的存储器：半导体固件存储器、可编程存储器、非易失性存储器、只读存储器、电可编程存储器、随机存取存储器、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、闪速存储器、磁盘存储器和/或光盘存储器。附加地或备选地，系统存储器可包含其它和/或以后开发类型的计算机可读存储器。
本文中所描述的操作的实施例可以在其上已经存储指令的计算机可读存储装置中被实现，所述指令在由一个或更多处理器执行时执行所述方法。处理器可包含例如处理单元和/或可编程电路。存储装置可包含机器可读存储装置，其包含任何类型的有形的、非暂态存储装置，例如任何类型的盘，包含软盘、光盘、紧致盘只读存储器(CD- ROM)、可重写紧致盘(CD-RW)、和磁光盘、半导体装置、诸如只读存储器(ROM)、随机存取存储器(RAM)、诸如动态和静态RAM、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、闪速存储器、磁或光卡，或者合适用于存储电子指令的任何类型的存储装置。
在一些实施例中，硬件描述语言(HDL)可被用于针对本文中所描述的各种逻辑和/或电路来指定（一个或多个）电路和/或逻辑实现。例如，在一个实施例中，硬件描述语言可以遵从或者兼容于极高速集成电路(VHSIC)硬件描述语言(VHDL)，所述语言可以能够实现本文中所描述的一个或更多电路和/或逻辑的半导体制作。VHDL可以遵从或兼容于IEEE标准1076-1987、IEEE标准1076.2、IEEE1076.1、VHDL-2006的IEEE草案3.0、VHDL-2008的IEEE草案4.0和/或IEEE VHDL标准的其它版本和/或其它硬件描述标准。
在一些实施例中，Verilog硬件描述语言(HDL)可被用于为本文中所描述的各种逻辑和/或电路来指定（一个或多个）电路和/或逻辑实现。例如，在一个实施例中，HDL可以遵从或兼容于：IEEE标准62530–2011: SystemVerilog - Unified Hardware Design,Specification, and Verification Language（日期为2011年7月7日）；IEEE Std 1800TM-2012: IEEE Standard for SystemVerilog-Unified Hardware Design, Specification,and Verification Language（发布于2013年2月21日）；IEEE标准1364-2005: IEEEStandard for Verilog Hardware Description Language（日期为2006年4月18日）和/或Verilog HDL和/或SystemVerilog标准的其它版本。
示例
本公开的示例包含诸如与极化栅极堆叠SRAM相关的方法、用于执行所述方法的动作的部件、装置、或设备或系统的主旨，如下所述。
示例1 根据此示例，提供了一种设备。所述设备包含第一反相器、第二反相器、第一访问晶体管、和第二访问晶体管。第一反相器包含第一上拉晶体管和第一下拉晶体管。第二反相器包含第二上拉晶体管和第二下拉晶体管。第二反相器被交叉耦合到第一反相器。第一访问晶体管被耦合到第一反相器。第二访问晶体管被耦合到第二反相器。每个反相器的一个晶体管的栅极堆叠包含极化层。
示例2 此示例包含示例1的要素，其中每个下拉晶体管包含极化层。
示例3 此示例包含示例1的要素，其中每个上拉晶体管包含极化层。
示例4 此示例包含示例1的要素，其中第一访问晶体管和第二访问晶体管每个都包含极化层。
示例5 此示例包含根据示例1到4中任一示例的要素，其中极化层包括铁电材料，所述铁电材料选自包含以下项的组：BaTiO3(钡钛氧化物)、PbTiO3(铅钛氧化物)、Pb(Zr0.2Ti0.8)O3(铅锆钛氧化物)、BiFe0.95Ru0.05O3(铋铁钌氧化物)、HfOx(铪氧化物)和/或HfZrOx(铪锆氧化物)。
示例6 此示例包含根据示例1到4中任一示例的要素，其中极化层被夹在每个栅极堆叠的栅极氧化物层和栅极金属层之间。
示例7 此示例包含根据示例1到4中任一示例的要素，其中极化层被夹在每个栅极堆叠的栅极氧化物层和包含极化层的每个晶体管的相应沟道之间。
示例8 此示例包含根据示例1到4中任一示例的要素，其中极化层包含纳米晶体材料，所述纳米晶体材料选自包括以下项的组：Si(硅)、Ge(锗)、Si/Ge、Al(铝)、W(钨)和/或TiN(钛氮化物)。
示例9 此示例包含根据示例1到4中任一示例的要素，其中极化层被夹在每个栅极堆叠的栅电极和浮动栅电极之间。
示例10 此示例包含根据示例1到4中任一示例的要素，进一步包含被耦合到第二反相器的第一读晶体管和被耦合到第一读晶体管、读字线、和读位线的第二读晶体管。
示例11 此示例包含根据示例1到4中任一示例的要素，其中每个晶体管是非平面的。
示例12 此示例包含根据示例1到4中任一示例的要素，其中每个极化层要在相关联的晶体管被关断时减小泄漏电流并且在读操作期间增加读电流。
示例13 根据此示例，提供了一种存储器阵列。所述存储器阵列包含多个SRAM (静态随机存取存储器)存储器单元。每个存储器单元包含第一反相器、第二反相器、第一访问晶体管、和第二访问晶体管。第一反相器包含第一上拉晶体管和第一下拉晶体管。第二反相器包含第二上拉晶体管和第二下拉晶体管。第二反相器被交叉耦合到第一反相器。第一访问晶体管被耦合到第一反相器。第二访问晶体管被耦合到第二反相器。每个反相器的一个晶体管的栅极堆叠包含极化层。
示例14 此示例包含示例13的要素，其中每个下拉晶体管包含极化层。
示例15 此示例包含示例13的要素，其中每个上拉晶体管包含极化层。
示例16 此示例包含示例13的要素，其中第一访问晶体管和第二访问晶体管每个都包含极化层。
示例17 此示例包含根据示例13到16中任一示例的要素，其中极化层包括铁电材料，所述铁电材料选自包含以下项的组：BaTiO3(钡钛氧化物)、PbTiO3(铅钛氧化物)、Pb(Zr0.2Ti0.8)O3(铅锆钛氧化物)、BiFe0.95Ru0.05O3(铋铁钌氧化物)、HfOx(铪氧化物)和/或HfZrOx(铪锆氧化物)。
示例18 此示例包含根据示例13到16中任一示例的要素，其中极化层被夹在每个栅极堆叠的栅极氧化物层和栅极金属层之间。
示例19 此示例包含根据示例13到16中任一示例的要素，其中极化层被夹在每个栅极堆叠的栅极氧化物层和包含极化层的每个晶体管的相应沟道之间。
示例20 此示例包含根据示例13到16中任一示例的要素，其中极化层包含纳米晶体材料，所述纳米晶体材料选自包括以下项的组：Si(硅)、Ge(锗)、Si/Ge、Al(铝)、W(钨)和/或TiN(钛氮化物)。
示例21 此示例包含根据示例13到16中任一示例的要素，其中极化层被夹在每个栅极堆叠的栅电极和浮动栅电极之间。
示例22 此示例包含根据示例13到16中任一示例的要素，进一步包含被耦合到第二反相器的第一读晶体管和被耦合到第一读晶体管、读字线和读位线的第二读晶体管。
示例23 此示例包含根据示例13到16中任一示例的要素，其中每个晶体管是非平面的。
示例24 此示例包含根据示例13到16中任一示例的要素，其中每个极化层要在相关联的晶体管被关断时减小泄漏电流并且在读操作期间增加读电流。
示例25 根据此示例，提供了一种系统。所述系统包含处理器和存储器阵列。处理器包含至少一个核。存储器阵列包含多个静态随机存取存储器( SRAM )存储器单元。每个SRAM存储器单元包含第一反相器、第二反相器、第一访问晶体管、和第二访问晶体管。第一反相器包含第一上拉晶体管和第一下拉晶体管。第二反相器包含第二上拉晶体管和第二下拉晶体管。第二反相器被交叉耦合到第一反相器。第一访问晶体管被耦合到第一反相器。第二访问晶体管被耦合到第二反相器。每个反相器的一个晶体管的栅极堆叠包含极化层。
示例26 此示例包含示例25的要素，其中每个下拉晶体管包含极化层。
示例27 此示例包含示例25的要素，其中每个上拉晶体管包含极化层。
示例28 此示例包含示例25的要素，其中第一访问晶体管和第二访问晶体管每个都包含极化层。
示例29 此示例包含根据示例25到28中任一示例的要素，其中极化层包括铁电材料，所述铁电材料选自包含以下项的组：BaTiO3(钡钛氧化物)、PbTiO3(铅钛氧化物)、Pb(Zr0.2Ti0.8)O3(铅锆钛氧化物)、BiFe0.95Ru0.05O3(铋铁钌氧化物)、HfOx(铪氧化物)和/或HfZrOx(铪锆氧化物)。
示例30 此示例包含根据示例25到28中任一示例的要素，其中极化层被夹在每个栅极堆叠的栅极氧化物层和栅极金属层之间。
示例31 此示例包含根据示例25到28中任一示例的要素，其中极化层被夹在每个栅极堆叠的栅极氧化物层和包含极化层的每个晶体管的相应沟道之间。
示例32 此示例包含根据示例25到28中任一示例的要素，其中极化层包含纳米晶体材料，所述纳米晶体材料选自包括以下项的组：Si(硅)、Ge(锗)、Si/Ge、Al(铝)、W(钨)和/或TiN(钛氮化物)。
示例33 此示例包含根据示例25到28中任一示例的要素，其中极化层被夹在每个栅极堆叠的栅电极和浮动栅电极之间。
示例34 此示例包含根据示例25到28中任一示例的要素，进一步包含被耦合到第二反相器的第一读晶体管和被耦合到第一读晶体管、读字线和读位线的第二读晶体管。
示例35 此示例包含根据示例25到28中任一示例的要素，其中每个晶体管是非平面的。
示例36 此示例包含根据示例25到28中任一示例的要素，其中每个极化层要在相关联的晶体管被关断时减小泄漏电流并且在读操作期间增加读电流。
本文中已经被采用的术语和表述被用作描述而非限制的术语，并且在使用此类术语和表述时，不存在排除所示出和所描述的特征(或其部分)的任何等同物的意图，并且认识到在权利要求的范畴内各种修改是可能的。因此，权利要求旨在覆盖所有此类等同物。
本文中已经描述了各种特征、方面、和实施例。所述特征、方面、和实施例易于与彼此组合并且易于变化和修改，如本领域那些技术人员将理解的。因此，本公开应被认为涵盖此类组合、变化、和修改。

Claims (19)

1.一种设备，包括:
第一反相器，所述第一反相器包括第一上拉晶体管和第一下拉晶体管；
第二反相器，所述第二反相器被交叉耦合到所述第一反相器，所述第二反相器包括第二上拉晶体管和第二下拉晶体管；
第一访问晶体管，所述第一访问晶体管被耦合到所述第一反相器；以及
第二访问晶体管，所述第二访问晶体管被耦合到所述第二反相器，
每个反相器的一个晶体管的栅极堆叠，所述栅极堆叠包括极化层，
其中所述极化层被夹在每个栅极堆叠的栅极氧化物层和包括所述极化层的每个晶体管的相应沟道之间并与之接触。
2.权利要求1所述的设备，其中每个下拉晶体管包括所述极化层。
3.权利要求1所述的设备，其中每个上拉晶体管包括所述极化层。
4.权利要求1所述的设备，其中所述第一访问晶体管和所述第二访问晶体管每个都包括极化层。
5.根据权利要求1至4中任一项所述的设备，其中所述极化层包括铁电材料，所述铁电材料选自包括以下项的组：BaTiO3(钡钛氧化物)、PbTiO3(铅钛氧化物)、Pb(Zr0.2Ti0.8)O3(铅锆钛氧化物)、BiFe0.95Ru0.05O3(铋铁钌氧化物)、HfOx(铪氧化物)和/或HfZrOx(铪锆氧化物)。
6.根据权利要求1至4中任一项所述的设备，其中所述极化层包括纳米晶体材料，所述纳米晶体材料选自包括以下项的组：Si(硅)、Ge(锗)、Si/Ge、Al(铝)、W(钨)和/或TiN(钛氮化物)。
7.一种存储器阵列，包括:
多个SRAM(静态随机存取存储器)存储器单元，每个存储器单元包括：
第一反相器，所述第一反相器包括第一上拉晶体管和第一下拉晶体管，
第二反相器，所述第二反相器被交叉耦合到所述第一反相器，所述第二反相器包括第二上拉晶体管和第二下拉晶体管，
第一访问晶体管，所述第一访问晶体管被耦合到所述第一反相器，
第二访问晶体管，所述第二访问晶体管被耦合到所述第二反相器，每个反相器的一个晶体管的栅极堆叠，所述栅极堆叠包括极化层，其中所述极化层被夹在每个栅极堆叠的栅极氧化物层和包括所述极化层的每个晶体管的相应沟道之间并与之接触。
8.权利要求7所述的存储器阵列，其中每个下拉晶体管包括所述极化层。
9.权利要求7所述的存储器阵列，其中每个上拉晶体管包括所述极化层。
10.权利要求7所述的存储器阵列，其中所述第一访问晶体管和所述第二访问晶体管每个都包括极化层。
11.根据权利要求7至10中任一项所述的存储器阵列，其中所述极化层包括铁电材料，所述铁电材料选自包括以下项的组：BaTiO3(钡钛氧化物)、PbTiO3(铅钛氧化物)、Pb(Zr0.2Ti0.8)O3(铅锆钛氧化物)、BiFe0.95Ru0.05O3(铋铁钌氧化物)、HfOx(铪氧化物)和/或HfZrOx(铪锆氧化物)。
12.根据权利要求7至10中任一项所述的存储器阵列，其中所述极化层包括纳米晶体材料，所述纳米晶体材料选自包括以下项的组：Si(硅)、Ge(锗)、Si/Ge、Al(铝)、W(钨)和/或TiN(钛氮化物)。
13.一种系统，包括:
处理器，所述处理器包括至少一个核；以及
存储器阵列，所述存储器阵列包括多个静态随机存取存储器(SRAM)存储器单元，每个SRAM存储器单元包括:
第一反相器，所述第一反相器包括第一上拉晶体管和第一下拉晶体管，
第二反相器，所述第二反相器被交叉耦合到所述第一反相器，所述第二反相器包括第二上拉晶体管和第二下拉晶体管，
第一访问晶体管，所述第一访问晶体管被耦合到所述第一反相器，
第二访问晶体管，所述第二访问晶体管被耦合到所述第二反相器，每个反相器的一个晶体管的栅极堆叠，所述栅极堆叠包括极化层，其中所述极化层被夹在每个栅极堆叠的栅极氧化物层和包括所述极化层的每个晶体管的相应沟道之间并与之接触。
14.权利要求13所述的系统，其中每个下拉晶体管包括所述极化层。
15.权利要求13所述的系统，其中每个上拉晶体管包括所述极化层。
16.权利要求13所述的系统，其中所述第一访问晶体管和所述第二访问晶体管每个都包括极化层。
17.根据权利要求13至16中任一项所述的系统，其中所述极化层包括铁电材料，所述铁电材料选自包括以下项的组：BaTiO3(钡钛氧化物)、PbTiO3(铅钛氧化物)、Pb(Zr0.2Ti0.8)O3(铅锆钛氧化物)、BiFe0.95Ru0.05O3(铋铁钌氧化物)、HfOx(铪氧化物)和/或HfZrOx(铪锆氧化物)。
18.根据权利要求13至16中任一项所述的系统，其中所述极化层包括纳米晶体材料，所述纳米晶体材料选自包括以下项的组：Si(硅)、Ge(锗)、Si/Ge、Al(铝)、W(钨)和/或TiN(钛氮化物)。
19.一种SRAM存储器单元，包括:
第一反相器，所述第一反相器具有第一上拉晶体管和第一下拉晶体管；其中所述第一下拉晶体管包括具有铁电材料的第一栅极堆叠；
耦合到所述第一反相器的第一访问晶体管，其中所述第一访问晶体管包括具有铁电材料的第二栅极堆叠；
第二反相器，所述第二反相器具有第二上拉晶体管和第二下拉晶体管；以及
耦合到所述第二反相器的第二访问晶体管，
其中所述铁电材料被夹在每个栅极堆叠的栅极氧化物层和包括所述铁电材料的每个晶体管的相应沟道之间并与之接触。
CN201680083053.1A 2016-04-01 2016-04-01 极化栅极堆叠sram Active CN108701481B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2016/025606 WO2017171846A1 (en) 2016-04-01 2016-04-01 Polarization gate stack sram

Publications (2)

Publication Number Publication Date
CN108701481A CN108701481A (zh) 2018-10-23
CN108701481B true CN108701481B (zh) 2023-05-30

Family

ID=59966255

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680083053.1A Active CN108701481B (zh) 2016-04-01 2016-04-01 极化栅极堆叠sram

Country Status (5)

Country Link
US (3) US10559349B2 (zh)
KR (1) KR20180127332A (zh)
CN (1) CN108701481B (zh)
DE (1) DE112016006672T5 (zh)
WO (1) WO2017171846A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180127332A (ko) * 2016-04-01 2018-11-28 인텔 코포레이션 분극 게이트 스택 sram
US10483267B2 (en) 2017-06-30 2019-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Eight-transistor static random-access memory, layout thereof, and method for manufacturing the same
WO2019211697A1 (ja) * 2018-05-02 2019-11-07 株式会社半導体エネルギー研究所 半導体装置
CN110428858B (zh) * 2019-07-11 2021-09-24 清华大学 基于具有滞回特性器件的静态存储器
US11955155B2 (en) * 2021-02-09 2024-04-09 Uif (University Industry Foundation), Yonsei University Nonvolatile memory device and latch including the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103700398A (zh) * 2013-12-30 2014-04-02 上海集成电路研发中心有限公司 一种静态随机存储单元

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6498362B1 (en) * 1999-08-26 2002-12-24 Micron Technology, Inc. Weak ferroelectric transistor
JP2002109875A (ja) * 2000-09-29 2002-04-12 Nec Corp 強誘電体容量を用いたシャドーｒａｍセル及び不揮発性メモリ装置並びにその制御方法
US7186380B2 (en) * 2002-07-01 2007-03-06 Hewlett-Packard Development Company, L.P. Transistor and sensors made from molecular materials with electric dipoles
US6996000B2 (en) * 2003-10-07 2006-02-07 Symetrix Corporation Non-volatile ferroelectric SRAM
US7489164B2 (en) * 2004-05-17 2009-02-10 Raminda Udaya Madurawe Multi-port memory devices
KR100682218B1 (ko) * 2005-05-30 2007-02-12 주식회사 하이닉스반도체 비휘발성 반도체 메모리 장치
KR100682173B1 (ko) 2005-05-30 2007-02-12 주식회사 하이닉스반도체 비휘발성 반도체 메모리 장치
US9331209B2 (en) * 2008-01-09 2016-05-03 Faquir C Jain Nonvolatile memory and three-state FETs using cladded quantum dot gate structure
JP5670848B2 (ja) * 2011-09-15 2015-02-18 株式会社東芝 二重フローティングゲート構造を有するトランジスタを備えた不揮発性メモリ
US9653164B2 (en) * 2015-03-13 2017-05-16 Nxp Usa, Inc. Method for integrating non-volatile memory cells with static random access memory cells and logic transistors
KR20180127332A (ko) * 2016-04-01 2018-11-28 인텔 코포레이션 분극 게이트 스택 sram

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103700398A (zh) * 2013-12-30 2014-04-02 上海集成电路研发中心有限公司 一种静态随机存储单元

Also Published As

Publication number Publication date
DE112016006672T5 (de) 2018-12-13
KR20180127332A (ko) 2018-11-28
WO2017171846A1 (en) 2017-10-05
US10832761B2 (en) 2020-11-10
US20190027211A1 (en) 2019-01-24
CN108701481A (zh) 2018-10-23
US11232832B2 (en) 2022-01-25
US20200118616A1 (en) 2020-04-16
US10559349B2 (en) 2020-02-11
US20210020233A1 (en) 2021-01-21

Similar Documents

Publication Publication Date Title
US11232832B2 (en) Polarization gate stack SRAM
Dutta et al. Performance evaluation of 7-nm node negative capacitance FinFET-based SRAM
US10475514B2 (en) Nonvolatile digital computing with ferroelectric FET
US10878889B2 (en) High retention time memory element with dual gate devices
JP5496651B2 (ja) 動的メモリ・セル構造体
US20100061169A1 (en) Semiconductor integrated circuit device
CN111316423A (zh) 半导体装置及动态逻辑电路
Lorenzo et al. A novel 9T SRAM architecture for low leakage and high performance
Jooq et al. A new design paradigm for auto-nonvolatile ternary SRAMs using ferroelectric CNTFETs: From device to array architecture
US20180121212A1 (en) Low power memory systems
Li et al. Nonvolatile memory and computing using emerging ferroelectric transistors
US20190334010A1 (en) Transistor with dynamic threshold voltage for low-leakage standby and high speed active mode
Maeda et al. A 20ns-write 45ns-read and 10 14-cycle endurance memory module composed of 60nm crystalline oxide semiconductor transistors
Ishizu et al. Embedded oxide semiconductor memories: A key enabler for low-power ULSI
Morsali et al. NVLCFF: an energy-efficient magnetic nonvolatile level converter flip-flop for ultra-low-power design
Hanyu et al. Challenge of MOS/MTJ-hybrid nonvolatile logic-in-memory architecture in dark-silicon era
CN107924920B (zh) 用于传送信号以操作静态随机存取存储器的架构
US9940993B2 (en) Storage bitcell with isolation
WO2017052621A1 (en) Memory cell with asymmetric conduction to reduce write minimum operating voltage (wvmin) and power consumption
Mishra et al. Analysis of RSNM and WSNM of 6T SRAM cell using ultra thin body FD-SOI MOSFET
Mohan et al. Stability investigation for 1R-2W and 2R-2W Register File SRAM bit cell using FinFET in subthreshold region
Gautam et al. Performance comparison of 6T SRAM cell using bulk MOSFET and double gate (DG) MOSFET
Toyotaka et al. A 3-D Bank Memory System for Low Power Neural Network Processing Achieved by Instant Context Switching and Extended Power Gating Time
US10839893B2 (en) Memory cell with charge trap transistors and method thereof capable of storing data by trapping or detrapping charges
Koushik et al. Aging degradation impact on the stability of 6T-SRAM bit-cell

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20221019

Address after: Irish Dublin

Applicant after: Taihao Research Co.,Ltd.

Address before: California, USA

Applicant before: INTEL Corp.

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant