KR100682173B1 - 비휘발성 반도체 메모리 장치 - Google Patents

비휘발성 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 파워 오프 상태에서 파워 온 되어 시스템의 초기 상태를 이전 상태로 설정하기 위한 별도의 시스템 설정 과정이 필요 없어 고성능의 시스템을 구성할 수 있는 기술을 개시한다. 이를 위해, 비휘발성 반도체 메모리 장치는 입력된 데이터를 저장하는 다수의 비휘발성 셀을 포함하여 저장 노드를 풀업 하는 풀업 구동부와, 저장 노드를 풀다운 하는 풀다운 구동부와, 워드라인에 인가된 전압에 따라 비트 라인과 상기 저장 노드 사이에서 선택적으로 데이터를 입출력하는 데이터 입출력부를 포함하여 구성된 다수의 데이터 레지스터를 포함하는 것을 특징으로 한다.

Description

비휘발성 반도체 메모리 장치{Nonvolatile semiconductor memory device}
도 1은 종래 기술에 따른 SRAM의 데이터 레지스터를 나타낸 회로도이다.
도 2는 본 발명에 따른 비휘발성 SRAM의 데이터 레지스터(10)를 나타낸 회로도이다.
도 3a 및 도 3b는 도 2에 도시된 PMOS 트랜지스터 PT11을 나타낸 단면도이다.
도 4a 및 도 4b는 도 3a에 도시된 PMOS 트랜지스터 PT11의 소거(erase) 방법을 나타낸 단면도이다.
도 5a 및 도 5b는 도 3a에 도시된 PMOS 트랜지스터 PT11의 프로그램(program) 방법을 나타낸 단면도이다.
도 6은 본 발명에 따른 비휘발성 SRAM을 나타낸 상세 블록도이다.
도 7은 도 6에 도시된 SRAM의 소거 방법을 나타낸 개념도이다.
도 8은 도 6에 도시된 SRAM의 프로그램 방법을 나타낸 개념도이다.
도 9는 도 6에 도시된 SRAM의 동작을 나타낸 순서도이다.
도 10은 도 6에 도시된 SRAM의 소거 동작을 나타낸 타이밍도이다.
도 11은 도 6에 도시된 SRAM의 프로그램 동작을 나타낸 타이밍도이다.
도 12는 본 발명의 파워 온 리셋 모드 시 리콜(recall) 동작을 나타낸 타이 밍도이다.
본 발명은 비휘발성 데이터 레지스터로 구성되는 비휘발성 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 파워 오프 상태에서 파워 온 되어 시스템의 초기 상태를 이전 상태로 설정하기 위한 별도의 시스템 설정 과정이 필요 없어 고성능의 시스템을 구성할 수 있는 기술에 관한 것이다.
도 1은 종래 기술에 따른 SRAM의 데이터 레지스터를 나타낸 회로도이다. 여기서, 데이터 레지스터가 다수 개 연결되어 SRAM(Static Random Access Memory)를 구성한다.
데이터 레지스터는 풀업 구동부(2), 풀다운 구동부(4) 및 데이터 입출력부(6)를 포함한다.
풀업 구동부(2)는 게이트가 크로스 커플드 연결된 래치 구조의 PMOS 트랜지스터들 PT1, PT2를 포함한다.
풀다운 구동부(4)는 게이트가 크로스 커플드 연결된 래치 구조의 NMOS 트랜지스터들 NT1, NT2를 포함한다.
데이터 입출력부(6)는 워드라인 WL에 인가된 전압에 따라 비트 라인 BL, /BL과 선택적으로 데이터를 입출력하는 두 개의 스위치들 NT3, NT4를 포함한다. 여기서, 스위치들 NT3, NT4는 게이트가 워드라인 WL에 접속된 NMOS 트랜지스터들 NT3, NT4로 구성된다.
이와 같이 구성된 종래 기술에 따른 SRAM의 레지스터의 동작을 설명하면 다음과 같다.
라이트 동작의 경우, 비트 라인 BL에 하이 레벨 데이터가 실리고, 워드라인 WL에 구동 전압 Vpp이 인가되면, 데이터 입출력부(4)의 스위치들 NT3, NT4가 턴 온 된다. 이때, 비트 라인 /BL은 로우 레벨로 설정된다.
풀업 구동부(2)의 제 1 PMOS 트랜지스터 PT1은 턴 온 되고, 제 2 PMOS 트랜지스터 T2는 턴 오프 된다.
또한, 풀다운 구동부(4)의 제 1 NMOS 트랜지스터 NT1은 턴 오프 되고, 제 2 NMOS 트랜지스터 NT2는 턴 온 된다.
이때, 워드라인 WL에 인가된 구동 전압 Vpp을 차단하면, 하이 레벨 데이터가 풀업 구동부(2) 및 풀다운 구동부(4)에 의해 래치된다.
한편, 리드 동작의 경우, 워드라인 WL에 구동 전압 Vpp이 인가되면, 데이터 입출력부(6)의 스위치들 NT3, NT4가 턴 온 된다.
하이 레벨 데이터가 저장된 경우를 예를 들어 설명하면, 풀업 구동부(2)의 제1 PMOS 트랜지스터 PT1이 턴 온 되어 비트 라인 BL에 하이 레벨 데이터가 실린다. 이때, 풀다운 구동부(4)의 제 2 NMOS 트랜지스터 NT1이 턴 온 되어 비트 라인 /BL은 로우 레벨로 설정된다.
여기서는 하이 레벨 데이터가 저장되거나 리드 되는 경우를 예를 들어 설명하였지만, 로우 레벨 데이터의 경우도 상기한 동작과 동일한 동작에 의해 저장 또 는 리드 동작이 수행된다.
그러나 종래 기술에 따른 데이터 레지스터는 휘발성으로 전원이 차단되는 경우 저장된 데이터를 잃어버리게 된다.
본 발명이 이루고자 하는 기술적 과제는 파워 온 시 별도의 시스템 설정 과정이 필요 없이 초기 상태를 이전 상태로 설정하여 고성능의 시스템을 구성하는 것이다.
상기한 기술적 과제를 달성하기 위한 본 발명에 의한 비휘발성 반도체 메모리 장치는, 제어단자가 크로스 커플드 연결된 래치 구조의 비휘발성 셀을 포함하여 외부로부터 입력된 데이터를 비휘발성 셀에 저장하는 다수의 데이터 레지스터; 다수의 데이터 레지스터에 저장된 데이터를 외부로 전송하거나 외부로부터 입력된 데이터를 다수의 데이터 레지스터에 전송하는 비트라인; 비트 라인에 실린 데이터를 감지 및 증폭하는 다수의 센스앰프; 및 외부로부터 입력된 데이터를 반대 극성으로 비트 라인에 전송하는 다수의 라이트 구동부를 포함하는 것을 특징으로 한다.
본 발명은 다수의 데이터 레지스터를 포함하는 비휘발성 반도체 메모리 장치에 있어서, 다수의 데이터 레지스터 각각은, 제어단자가 크로스 커플드 연결된 래치 구조의 비휘발성 셀을 포함하여 비트라인을 통해 외부로부터 입력된 데이터를 비휘발성 셀에 저장하고 저장 노드를 풀업 하는 풀업 구동부; 제어단자가 크로스 커플드 연결되어 저장 노드를 풀다운 하는 풀다운 구동부; 및 워드라인에 인가된 전압에 따라 비트 라인과 저장 노드 사이에서 선택적으로 데이터를 입출력하는 데이터 입출력부를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시되고 당업자에게 본 발명의 사상이 충분히 전달되기 위해 제공되는 것이다. 또한, 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.
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도 2는 본 발명에 따른 비휘발성 SRAM의 데이터 레지스터(10)를 나타낸 회로도이다. 여기서, 다수의 데이터 레지스터(10)가 연결되어 비휘발성 SRAM을 구성한다.
데이터 레지스터(10)는 풀업 구동부(12), 풀다운 구동부(14) 및 데이터 입출력부(16)를 포함한다.
풀업 구동부(12)는 게이트가 입출력 단자 SN, /SN에 크로스 커플드 연결된 래치 구조의 비휘발성 PMOS 트랜지스터들 PT11, PT12를 포함한다. 여기서, 비휘발성 PMOS 트랜지스터들 PT11, PT12는 비휘발성 소자로 구성된다.
풀다운 구동부(14)는 게이트가 입출력 단자 SN, /SN에 크로스 커플드 연결된 래치 구조의 NMOS 트랜지스터들 NT11, NT12를 포함한다.
데이터 입출력부(16)는 워드라인 WL에 인가된 전압에 따라 비트 라인 BL, /BL과 입출력 단자 SN, /SN 사이에서 선택적으로 데이터를 입출력하는 두 개의 스위치들 NT13, NT14를 포함한다. 여기서, 스위치들 NT13, NT14는 게이트가 워드라인 WL에 접속된 NMOS 트랜지스터들 NT13, NT14로 구성된다.
도 3a 및 도 3b는 도 2에 도시된 PMOS 트랜지스터 PT11을 나타낸 단면도이다.
먼저, 도 3a는 PMOS 트랜지스터 PT11이 플로우트 게이트(float gate)를 갖는 경우를 나타낸 단면도이다.
PMOS 트랜지스터 PT11은 P-형 기판(P-type substrate)(18) 내에 형성된 N-형 웰(N-type well)(20) 내에 형성된다. 여기서, N-형 웰 영역(20)에는 N-type 단자(34)를 통해 일정 바이어스 VNWELL가 인가된다.
PMOS 트랜지스터 PT11은 드레인(drain)과 소스(source)를 형성하는 P-type 영역(22, 24), 드레인(22)과 소스(24) 사이의 채널 영역 상부에 제 1 산화막(26), 플로우트 게이트(28), 제 2 산화막(30) 및 게이트(32)가 순차적으로 형성된다. 여기서, 드레인(22)은 입출력 단자 SN, /SN에 연결되고, 소스(24)에는 전원전압 PWR이 인가된다.
도 3b는 PMOS 트랜지스터 PT11이 차지 트랩 인슐레이터(charge trap insulator)를 갖는 경우를 나타낸 단면도이다.
PMOS 트랜지스터 PT11은 P-형 기판(P-type substrate)(18) 내에 형성된 N-형 웰(N-type well)(20) 내에 형성된다. 여기서, N-형 웰 영역(20)에는 N-type 단자(34)를 통해 일정 바이어스 VNWELL가 인가된다.
PMOS 트랜지스터 PT11은 드레인(drain)과 소스(source)를 형성하는 P-type 영역(22, 24), 드레인(22)과 소스(24) 사이의 채널 영역 상부에 제 1 산화막(26), 차지 트랩 인슐레이터(36), 제 2 산화막(30) 및 게이트(32)가 순차적으로 형성된다. 여기서, 드레인(22)은 입출력 단자 SN, /SN에 연결되고, 소스(24)에는 전원전압 PWR이 인가된다.
도 4a 및 도 4b는 도 3a에 도시된 PMOS 트랜지스터 PT11의 소거(erase) 방법을 나타낸 단면도이다. 여기서, 도 4a는 소거 동작을 나타낸 단면도이고 도 4b는 소거 동작 이후의 상태를 나타낸 단면도이다.
도 4a를 참조하면, 소거 동작에서는 N-형 웰(20)에 양의 전압 +V을 인가하고 게이트(32)에 접지전압 GND을 인가한다. 따라서, 플로우트 게이트(28)의 전자가 채널 영역으로 방출된다.
도 4b를 참조하면, 채널이 오프 상태인 것을 알 수 있다.
도 5a 및 도 5b는 도 3a에 도시된 PMOS 트랜지스터 PT11의 프로그램(program) 방법을 나타낸 단면도이다. 여기서, 도 5a는 프로그램 동작을 나타낸 단면도이고, 도 5b는 프로그램 동작 이후의 상태를 나타낸 단면도이다.
도 5a를 참조하면, 프로그램 동작에서는 N-형 웰(20)에 접지전압 GND를 인가하고, 게이트(32)에 양의 전압 +V을 인가한다. 따라서, 플로우트 게이트(28)에 채널 영역의 전자가 유입된다.
도 5b를 참조하면, 채널이 온 상태인 것을 알 수 있다.
도 6은 본 발명에 따른 비휘발성 SRAM을 나타낸 상세 블록도이다.
비휘발성 SRAM은 다수의 데이터 레지스터(10), 다수의 센스앰프(38) 및 다수의 라이트 구동부(40)를 포함한다.
다수의 데이터 레지스터(10)는 다수의 워드라인 WL_0~WLm 및 다수의 비트 라인 BL_0, /BL_0~BL_n, /BL_n에 각각 접속된다. 여기서, 데이터 레지스터(10)의 상세 구성은 도 2 및 그와 관련된 설명과 동일하기 때문에 여기서는 이의 상세한 설명은 생략한다.
다수의 센스앰프(38)는 비트 라인 BL_0, /BL_0~BL_n, /BL_n에 각각 접속된다.
다수의 라이트 구동부(40)는 입력된 데이터와 반대 극성이 입력되도록 비트 라인 BL_0, /BL_0~BL_n, /BL_n에 각각 접속된다.
즉, 입력 데이터가 하이 레벨인 경우 비트 라인 BL_0~BL_n에 하이 레벨 데이터가 입력되는 것이 아니라 반대 극성인 로우 레벨의 데이터가 입력된다.
왜냐하면, 입력된 어드레스와 반대 극성의 데이터를 데이터 레지스터(10)에 프로그램해야 리콜(recall) 시에 정상적인 데이터가 데이터 레지스터(10)에 설정된다.
따라서, 리콜 시 비트 라인 BL_0~BL_n에 하이 레벨 데이터가 실리고 비트 라인 바 /BL_0~/BL_n에 로우 레벨 데이터가 실려 센스앰프(38)의 출력이 하이 레벨이 되어 입력 데이터와 출력 데이터가 동일하게 된다.
도 7은 도 6에 도시된 SRAM의 소거 방법을 나타낸 개념도이다.
모든 워드라인 WL_0~WL-m을 온 시킨 후 데이터 레지스터(10)의 N-웰(20)에 소거 전압인 양의 전압 +V를 인가하고, 나머지 전극에는 접지전압 GND을 인가한다.
도 8은 도 6에 도시된 SRAM의 프로그램 방법을 나타낸 개념도이다.
선택된 워드라인 WL_0을 온 시킨 후 데이터 레지스터(10)의 N-웰(20)에 접지전압 GND을 인가하고 반대 극성의 데이터 DATA, /DATA가 각각의 셀에 인가되도록 비트 라인 BL, /BL에 접지전압 GND과 양의 전압 +V을 인가한다.
도 9는 도 6에 도시된 SRAM의 동작을 나타낸 순서도이다.
먼저, 모든 데이터 레지스터들(10)을 소거한 후(S1), 각각 레지스터에 반대 극성의 데이터를 프로그램한다(S2).
프로그램이 완료된 후 리콜 동작을 수행하여(S3) 데이터 레지스터(10)의 정상 극성의 데이터를 복구한다.
도 10은 도 6에 도시된 SRAM의 소거 동작을 나타낸 타이밍도이다.
먼저, t1 구간에서는 모든 인가전압이 접지전압 GND로 설정된다.
t2 구간에서 N-웰(20)에 양의 전압 +V을 인가하고, 모든 워드라인 WL_0~WL-m에 선택전압 Vs을 인가하여 온 시킨다.
t3 구간에서 모든 인가전압이 접지전압 GND으로 다시 설정되어 소거 동작이 완료된다.
도 11은 도 6에 도시된 SRAM의 프로그램 동작을 나타낸 타이밍도이다. 여기서는 로우 레벨의 데이터 DATA를 프로그램하는 경우를 예를 들어 설명한다.
먼저, t1 구간에서 전원 PWR은 플로우트(float) 상태로 설정하고, 전원 PWR을 제외한 모든 인가전압이 접지전압 GND로 설정된다.
t2 구간에서 N-웰(20)에 양의 전압 +V을 인가하고, 선택된 워드라인 WL_0에 양의 전압 +V을 인가하고 나머지 워드라인 WL_1~WL_m은 접지전압 GND을 유지한다.
비트 라인 BL에 반대 극성의 데이터 /DATA에 해당하는 양의 전압 +V을 인가하고, 비트 라인 바 /BL에 정상 극성의 데이터 DATA에 해당하는 접지전압 GND을 인가한다. 이때, 전원은 플로우트 상태를 유지한다.
t3 구간에서 전원 PWR은 플로우트 상태를 유지하고, 전원 PWR을 제외한 모든 인가전압은 접지전압 GND로 다시 설정되어 프로그램 동작이 완료된다.
도 12는 본 발명의 파워 온 리셋 모드 시 리콜(recall) 동작을 나타낸 타이밍도이다.
t0 구간에서 파워 온 시 전원전압 VCC이 서서히 증가한다.
t1 구간에서 전원전압 VCC이 충분히 상승하여 리셋 신호 RESET가 발생하면 전원 PWR, N-웰(20)에 인가되는 전압 VNWELL, 및 비트 라인 BL, /BL을 하이 레벨로 설정하고, 모든 워드라인 WL_0~WL_m은 로우 레벨 상태를 유지하여 풀업 구동부(12)의 프로그램 상태에 의해 데이터 레지스터(10) 상태가 복구된다.
이상에서 살펴본 바와 같이, 본 발명에 따른 파워 온 시 별도의 시스템 설정 과정이 필요 없이 초기 상태를 이전 상태로 설정하여 고성능의 시스템을 구성할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정, 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다.

Claims (18)

  1. 제어단자가 크로스 커플드 연결된 래치 구조의 비휘발성 셀을 포함하여 외부로부터 입력된 데이터를 상기 비휘발성 셀에 저장하는 다수의 데이터 레지스터;
    상기 다수의 데이터 레지스터에 저장된 데이터를 외부로 전송하거나 외부로부터 입력된 상기 데이터를 상기 다수의 데이터 레지스터에 전송하는 비트라인;
    상기 비트 라인에 실린 데이터를 감지 및 증폭하는 다수의 센스앰프; 및
    상기 외부로부터 입력된 데이터를 반대 극성으로 상기 비트 라인에 전송하는 다수의 라이트 구동부를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 다수의 데이터 레지스터 각각은
    상기 다수의 비휘발성 셀을 포함하여 저장 노드를 풀업 하는 풀업 구동부;
    상기 저장 노드를 풀다운 하는 풀다운 구동부; 및
    워드라인에 인가된 전압에 따라 상기 비트 라인과 상기 저장 노드 사이에서 선택적으로 데이터를 입출력하는 데이터 입출력부를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  3. 다수의 데이터 레지스터를 포함하는 비휘발성 반도체 메모리 장치에 있어서,
    상기 다수의 데이터 레지스터 각각은
    제어단자가 크로스 커플드 연결된 래치 구조의 비휘발성 셀을 포함하여 비트라인을 통해 외부로부터 입력된 데이터를 상기 비휘발성 셀에 저장하고 저장 노드를 풀업 하는 풀업 구동부;
    제어단자가 크로스 커플드 연결되어 상기 저장 노드를 풀다운 하는 풀다운 구동부; 및
    워드라인에 인가된 전압에 따라 상기 비트 라인과 상기 저장 노드 사이에서 선택적으로 데이터를 입출력하는 데이터 입출력부를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 비휘발성 셀은 기판상에 형성된 웰 내에 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  5. 제 4 항에 있어서, 상기 비휘발성 셀은
    상기 웰 내에 형성된 드레인 영역;
    상기 웰 내에 형성된 소스 영역;
    상기 드레인 영역 및 상기 소스 영역 사이에 형성된 채널 영역 상부에 형성된 플로우트 게이트; 및
    상기 플로우트 게이트 상부에 형성된 제어 게이트를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 비휘발성 셀은
    상기 채널 영역과 상기 플로우트 게이트 사이에 형성된 제 1 절연층; 및
    상기 플로우트 게이트와 상기 제어 게이트 사이에 형성된 제 2 절연층을 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 비휘발성 셀은 상기 웰에 웰 바이어스를 인가하는 확산 영역을 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  8. 제 4 항에 있어서, 상기 비휘발성 셀은
    상기 웰 내에 형성된 드레인 영역;
    상기 웰 내에 형성된 소스 영역;
    상기 드레인 영역 및 상기 소스 영역 사이에 형성된 채널 영역 상부에 형성된 차지 트랩 인슐레이터; 및
    상기 차지 트랩 인슐레이터 상부에 형성된 제어 게이트를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  9. 제 8 항에 있어서, 상기 비휘발성 셀은
    상기 채널 영역과 상기 차지 트랩 인슐레이터 사이에 형성된 제 1 절연층; 및
    상기 차지 트랩 인슐레이터와 상기 제어 게이트 사이에 형성된 제 2 절연층을 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 비휘발성 셀은 상기 웰에 웰 바이어스를 인가하는 확산 영역을 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  11. 제 3 항에 있어서,
    비트 라인에 실린 데이터를 감지 및 증폭하는 다수의 센스앰프; 및
    외부로부터 입력된 데이터의 반대 극성으로 상기 비트 라인에 전송하는 다수의 라이트 구동부를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 데이터 레지스터는 상기 웰에 양의 전압을 인가하고, 모든 워드라인에 선택 전압을 인가하고, 비트 라인에 접지전압을 인가하고, 전원을 모두 접지전압으로 설정하여 소거되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 데이터 레지스터는 상기 웰에 접지전압을 인가하고, 선택된 워드라인에 선택전압을 인가하고, 전원은 플로우트 상태로 설정하여 비트 라인에 실린 데이터의 반대 극성에 의해 프로그램되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  14. 제 5 항에 있어서,
    상기 비휘발성 셀은 제어 게이트가 상기 저장 단자에 크로스 커플드 연결된 래치 구조의 다수의 PMOS 트랜지스터들을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  15. 제 5 항에 있어서,
    상기 풀다운 구동부는 게이트가 상기 저장 단자에 크로스 커플드 연결된 래치 구조의 다수의 NMOS 트랜지스터들을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  16. 제 5 항에 있어서,
    상기 데이터 입출력부는 상기 워드라인에 인가된 전압에 따라 상기 비트 라인과 상기 저장 노드 사이에서 선택적으로 데이터를 입출력하는 다수의 스위치 수단을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 스위치 수단은 게이트가 상기 워드라인에 접속된 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  18. 제 3 항에 있어서,
    상기 데이터 레지스터는 파워 온 시 상기 저장 노드가 저장된 데이터 레벨을 갖고, 상기 풀업 구동부의 프로그램 상태에 의해 레지스터 상태가 복구되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
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