KR20100040424A - 불휘발성 메모리 장치 및 그를 이용한 비트라인 프리차지 방법 - Google Patents

불휘발성 메모리 장치 및 그를 이용한 비트라인 프리차지 방법 Download PDF

Info

Publication number
KR20100040424A
KR20100040424A KR1020080099518A KR20080099518A KR20100040424A KR 20100040424 A KR20100040424 A KR 20100040424A KR 1020080099518 A KR1020080099518 A KR 1020080099518A KR 20080099518 A KR20080099518 A KR 20080099518A KR 20100040424 A KR20100040424 A KR 20100040424A
Authority
KR
South Korea
Prior art keywords
bit line
voltage
control signal
memory device
level
Prior art date
Application number
KR1020080099518A
Other languages
English (en)
Inventor
김상환
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080099518A priority Critical patent/KR20100040424A/ko
Publication of KR20100040424A publication Critical patent/KR20100040424A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention

Abstract

본원 발명의 불휘발성 메모리 장치는 비트라인을 감지노드와 선택적으로 접속시키는 비트라인 선택부와, 제1 로직 레벨의 제2 제어신호에 의해 상기 비트라인 선택부에 제1 전압레벨의 제1 제어신호를 전달하는 스위칭소자와, 제2 로직 레벨의 상기 제2 제어신호에 의해 상기 비트라인 선택부에 상기 제1 전압보다 큰 제5 전압을 공급하는 풀업소자를 포함한다.
또한 본원 발명의 불휘발성 메모리 장치의 비트라인 프리차지 방법은 상기 불휘발성 메모리 장치가 제공되는 단계와, 페이지 버퍼의 감지노드를 하이레벨로 프리차지시키는 단계와, 비트라인 선택부에 제5 전압의 비트라인 센싱신호 및 상기 제5 전압보다 낮은 제1 전압의 비트라인 센싱신호를 순차적으로 인가시켜 상기 감지노드와 비트라인을 접속시키는 단계를 포함하는 것을 특징으로 한다.
비트라인 프리차지, 비트라인 선택부

Description

불휘발성 메모리 장치 및 그를 이용한 비트라인 프리차지 방법{Non volatile memory device and method for bit line precharging using thereof}
본원 발명은 개선된 형태의 불휘발성 메모리 장치 및 그를 이용한 불휘발성 메모리 장치의 비트라인 프리차지 방법에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.
상기 불휘발성 메모리 셀은 전기적인 프로그램/소거 동작이 가능한 소자로서 얇은 산화막에 인가되는 강한 전기장에 의해 전자가 이동하면서 셀의 문턱전압을 변화시켜 프로그램 및 소거 동작을 수행한다.
불휘발성 메모리 장치는 통상적으로 데이터가 저장되는 셀들이 매트릭스 형태로 구성된 메모리 셀 어레이, 상기 메모리 셀 어레이의 특정 셀들에 대하여 메모리를 기입하거나 특정 셀에 저장되었던 메모리를 독출하는 페이지 버퍼를 포함한다. 상기 페이지 버퍼는 특정 메모리 셀과 접속된 비트라인 쌍, 메모리 셀 어레이에 기록할 데이터를 임시저장하거나, 메모리 셀 어레이로부터 특정 셀의 데이터를 독출하여 임시 저장하는 레지스터, 특정 비트라인 또는 특정 레지스터의 전압 레벨을 감지하는 감지노드, 상기 특정 비트라인과 감지노드의 접속여부를 제어하는 비트라인 선택부를 포함한다.
이와 같은 불휘발성 메모리 장치의 각종 동작에는 비트라인을 하이레벨로 프리차지 시키는 동작이 여러 번 수행된다. 예를 들면, 프로그램 동작, 독출 동작, 검증 동작등의 한 부분으로서 비트라인 프리차지 동작을 수행하게 된다. 따라서 이러한 비트라인 프리차지 동작에 소요되는 시간을 단축시킬 필요가 있다.
전술한 문제점에 따라 본원 발명이 해결하고자 하는 과제는 비트라인 프리차지동작의 초기 구간 동안 상대적으로 높은 전압을 비트라인 선택부에 전달할 수 있는 불휘발성 메모리 장치를 제공하는 것이다.
또한 상기 불휘발성 메모리 장치를 이용하여 비트라인 프리차지 동작에 소요되는 시간을 최소화할 수 있는 비트라인 프리차지 방법을 제공하는 것이다.
전술한 과제를 해결하기 위한 본원 발명의 불휘발성 메모리 장치는 비트라인을 감지노드와 선택적으로 접속시키는 비트라인 선택부와, 제1 로직 레벨의 제2 제어신호에 의해 상기 비트라인 선택부에 제1 전압레벨의 제1 제어신호를 전달하는 스위칭소자와, 제2 로직 레벨의 상기 제2 제어신호에 의해 상기 비트라인 선택부에 상기 제1 전압보다 큰 제5 전압을 공급하는 풀업소자를 포함한다.
또한 본원 발명의 불휘발성 메모리 장치의 비트라인 프리차지 방법은 상기 불휘발성 메모리 장치가 제공되는 단계와, 페이지 버퍼의 감지노드를 하이레벨로 프리차지시키는 단계와, 비트라인 선택부에 제5 전압의 비트라인 센싱신호 및 상기 제5 전압보다 낮은 제1 전압의 비트라인 센싱신호를 순차적으로 인가시켜 상기 감지노드와 비트라인을 접속시키는 단계를 포함하는 것을 특징으로 한다.
또한 본원 발명의 불휘발성 메모리 장치의 비트라인 프리차지 방법은 페이지 버퍼의 감지노드를 하이레벨로 프리차지시키는 단계와, 비트라인 선택부에 제5 전압의 비트라인 센싱신호 및 상기 제5 전압보다 낮은 제1 전압의 비트라인 센싱신호를 순차적으로 인가시켜 상기 감지노드와 비트라인을 접속시키는 단계를 포함하는 것을 특징으로 한다.
전술한 본원 발명의 과제 해결 수단에 따라 비트라인 프리차지 동작의 초기 구간동안 비트라인 선택부에 높은 전압을 인가할 수 있어, 빠른시간 내에 비트라인 전압이 하이레벨로 상승하게 된다. 그에 따라 비트라인 프리차지 동작에 소요되는 시간을 단축시킬 수 있다.
이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 통상적으로 사용되는 불휘발성 메모리 장치의 구성을 도시한 회로도이다.
상기 불휘발성 메모리 장치(100)는 다수의 메모리 셀을 포함하는 메모리 셀 어레이(110)와, 상기 메모리 셀과 접속되어 특정 데이터를 프로그램하거나 상기 메모리 셀에 저장된 데이터를 독출하는 페이지 버퍼(120)를 포함한다.
상기 메모리 셀 어레이(110)는 데이타를 저장하는 메모리 셀들과, 상기 메모리 셀들을 선택하여 활성화하는 워드 라인들과, 상기 메모리 셀의 데이타를 입출력할 수 있는 비트 라인들을 포함하며, 상기 복수개의 워드 라인들 및 복수개의 비트 라인들이 메트릭스 형태로 배열된 구조이다.
상기 페이지 버퍼(120)는 비트라인을 감지노드와 선택적으로 접속시키는 비트라인 선택부(130), 감지노드에 하이레벨의 전원 전압을 인가하는 감지노드 프리차지부(140), 상기 데이터 래치부에 저장된 데이터를 감지노드에 인가하는 데이터 전송부(150), 특정 셀에 프로그램시킬 데이터를 임시 저장하거나 특정 셀로부터 독출한 데이터를 임시 저장하는 데이터 래치부(160), 상기 데이터 래치부에 저장시킬 데이터를 입력하는 데이터 설정부(170), 상기 감지노드의 레벨에 따라 데이터 래치부의 노드에 접지전압을 인가시키는 감지노드 센싱부(180)를 포함한다.
상기 비트라인 선택부(130)는 비트라인 선택신호(BSL)에 응답하여 상기 비트라인(BL)과 감지노드(SO)를 접속시키는 NMOS 트랜지스터(N130)를 포함한다.
상기 감지노드 프리차지부(140)는 프리차지신호(Prechb)에 응답하여 상기 감지노드(SO)에 하이레벨 전압(VDD)을 인가한다. 이를 위해, 상기 전원전압단자(VDD)와 감지노드 사이에 접속된 PMOS 트랜지스터(P140)를 포함한다. 따라서 로우 레벨의 프리차지 신호에 응답하여 상기 감지노드(SO)에 하이레벨의 전원전압을 인가한다.
상기 데이터 전송부(150)는 상기 데이터 래치부(160)의 제1 노드(Q)에 저장된 데이터를 선택적으로 감지노드에 인가시킨다. 이를 위해, 데이터 전송신호(TRAN)에 따라 상기 제1 노드(Q)와 감지노드를 선택적으로 접속시키는 데이터 전송 트랜지스터(N180)를 포함한다.
상기 데이터 래치부(160)는 특정 셀에 프로그램시킬 데이터를 임시 저장하거나 특정 셀로부터 독출한 데이터를 임시 저장한다. 이를 위해, 제1 인버터(IV162)의 출력단자를 제2 인버터(IV164)의 입력단자에 접속시키고, 제2 인버터(IV164)의 출력단자를 제1 인버터(IV162)의 입력단자에 접속시켜 구성한다. 이때, 제1 인버터(IV162)의 출력단자와 제2 인버터(IV164)의 입력단자가 접속되는 노드를 제1 노드(Q)라 하고, 제2 인버터(IV164)의 출력단자와 제1 인버터(IV162)의 입력단자가 접속되는 노드를 제2 노드(Qb)라 한다.
상기 데이터 설정부(170)는 상기 데이터 래치부(160)의 제1 노드(Q)에 접지전압을 인가시키는 제1 데이터 설정 트랜지스터(N172)와, 제2 노드(Qb)에 접지전압을 인가시키는 제2 데이터 설정 트랜지스터(N174)를 포함한다. 상기 제1 데이터 설정 트랜지스터(N172)는 상기 감지노드 센싱부(180)와 제1 노드(Q) 사이에 접속되며, 제1 데이터 설정 신호(RESET)에 응답하여 상기 감지노드 센싱부(170)가 전달하는 접지전압을 상기 제1 노드(Q)에 인가시킨다. 또한, 상기 제2 데이터 설정 트랜지스터(N174)는 상기 감지노드 센싱부(180)와 제2 노드(Qb) 사이에 접속되며, 제2 데이터 설정 신호(SET)에 응답하여 상기 감지노드 센싱부(170)가 전달하는 접지전압을 상기 제2 노드(Qb)에 인가시킨다.
상기 감지노드 센싱부(180)는 감지노드의 전압레벨에 따라 접지전압을 상기 데이터 설정부(170)에 인가시킨다. 이를 위해, 상기 데이터 설정부(170)와 접지단자 사이에 접속된 NMOS 트랜지스터(N180)를 포함한다. 따라서 감지노드의 전압레벨에 따라 접지전압을 상기 데이터 설정부(170)에 인가한다. 감지노드의 전압레벨이 하이레벨인 경우에 한하여, 접지전압을 상기 데이터 설정부(170)에 인가시키게 된다. 이때, 하이레벨의 제1 데이터 설정 신호(RESET)가 인가되면, 상기 제1 노드(Q)에 접지전압이 인가되는바, 이는 제1 노드에 로우 레벨 데이터가 인가된 것으로 본다. 그러나 하이레벨의 제2 데이터 설정 신호(SET)가 인가되면, 상기 제2 노드(Qb)에 접지전압이 인가되는바, 이는 제1 노드에 하이 레벨 데이터가 인가된 것으로 본다.
이와 같은 구성의 불휘발성 메모리 장치에서의 독출 동작 또는 검증 동작에 대하여 살펴보기로 한다.
먼저 감지노드 프리차지부(140)를 이용하여 감지노드(SO)에 전원전압(VDD)을 인가한다. 다음으로 제1 전압(V1+Vth, Vth는 N130의 문턱전압)의 비트라인 선택신호(BSL)를 인가하여 비트라인을 제2 전압레벨(V1)로 프리차지시킨다.
판독하고자 하는 메모리 셀의 게이트에는 기준전압을 인가하고, 나머지 셀의 게이트에는 패스전압을 인가하여 나머지 셀들을 모두 턴온시킨다. 이때 상기 비트라인 선택신호(BSL)의 인가를 중단하여 비트라인과 감지노드의 접속을 차단시키면, 판독하고자 하는 메모리 셀의 문턱전압 상태에 따라 비트라인의 전압레벨이 변화된다. 즉, 판독하고자 하는 메모리 셀의 문턱전압이 기준전압보다 크면 해당 셀 이 턴오프 되어 비트라인의 전압 레벨은 하이레벨을 유지한다. 그러나 판독하고자 하는 메모리 셀의 문턱전압이 기준전압보다 작으면 해당 셀이 턴온되어 접지상태의 공통소스라인을 통해 비트라인의 전압은 디스차지 된다.
다음으로 제3 전압(V2+Vth, V2<V1)의 비트라인 선택신호(BSL)를 인가하여, 비트라인의 전압 레벨에 따라 감지노드의 전압레벨이 결정되도록 한다. 만약 비트라인의 전압 레벨이 로우레벨 상태라면 상기 제3 전압의 인가에 따라 NMOS 트랜지스터(N130)가 턴온되어, 감지노드(SO)도 로우레벨로 디스차지 된다(상기 동작 직전 감지노드는 하이레벨의 플로팅 상태). 그러나 비트라인의 전압 레벨이 하이레벨 상태라면 상기 제2 전압의 인가에도 불구하고 NMOS 트랜지스터(N130)가 턴오프되어, 감지노드(SO)는 하이레벨 상태를 유지하게 된다(상기 동작 직전 감지노드는 하이레벨의 플로팅 상태).
이와 같은 구성에 있어서 상기 제1 전압(V1+Vth)에 의한 비트라인의 프리차지 동작에 소요되는 시간을 최소화하고자 한다.
도 1의 경우 상기 제1 전압(V1+Vth)의 비트라인 선택신호(BSL)를 인가하면, 비트라인의 전압레벨이 상승하며, 비트라인의 전압레벨이 제2 전압(V1) 에 도달하면, 상기 NMOS 트랜지스터(N130)가 턴오프되어, 비트라인의 전압레벨 상승이 중단된다. 이때, 상기 NMOS 트랜지스터(N130)가 공급할 수 있는 최대 전류는 게이트 소스간 전압, 즉 Vgs에 의해 결정된다. 상기 Vgs가 클수록 상기 최대 전류가 증가하므로, 비트라인을 빨리 프리차지시키기 위해서는 상기 Vgs를 증가시킬 필요가 있다.
도 2는 종래 불휘발성 메모리 장치의 구성을 도시한 도면이다.
상기 불휘발성 메모리 장치는 “The flash memory read path: building blocks and critical aspects"(Proceeding of The IEEE, VOL.91, NO. 4, APRIL 2003)"에 개시된 구성이다.
상기 불휘발성 메모리 장치에서는 NMOS 트랜지스터(M4)의 게이트와 비트라인 사이에 인버터(IV210)를 접속시키고 있다. 상기 인버터(IV210)는 CMOS 인버터로서 PMOS 트랜지스터와 NMOS 트랜지스터(미도시됨)를 각각 포함하고 있는바, 각 사이즈를 조절해서 인버터(IV210)의 출력전압의 크기를 제어할 수 있다. 그 결과 최대 Vgs는 전원전압(VDD)까지 가능하며, 비트라인은 제2 전압(V1) 까지 프리차지될 수 있다. 다만 상기와 같은 구성은 전류 소모가 많다는 단점이 있다.
도 3은 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치를 도시한 회로도이다.
상기 불휘발성 메모리 장치(300)는 다수의 메모리 셀을 포함하는 메모리 셀 어레이(310)와, 상기 메모리 셀과 접속되어 특정 데이터를 프로그램하거나 상기 메모리 셀에 저장된 데이터를 독출하는 페이지 버퍼(320)를 포함한다.
상기 페이지 버퍼(320)는 비트라인을 감지노드와 선택적으로 접속시키는 비트라인 선택부(330), 감지노드에 하이레벨의 전원 전압을 인가하는 감지노드 프리차지부(340), 상기 데이터 래치부에 저장된 데이터를 감지노드에 인가하는 데이터 전송부(350), 특정 셀에 프로그램시킬 데이터를 임시 저장하거나 특정 셀로부터 독출한 데이터를 임시 저장하는 데이터 래치부(360), 상기 데이터 래치부에 저장시킬 데이터를 입력하는 데이터 설정부(370), 상기 감지노드의 레벨에 따라 데이터 래치부의 노드에 접지전압을 인가시키는 감지노드 센싱부(380), 상기 비트라인 선택부(330)에 공급되는 제어신호를 생성하는 제어신호 생성부(390)를 포함한다.
상기 제어신호 생성부(390)를 제외한 전체적인 구성은 도 1의 구성과 대응되므로, 상기 제어신호 생성부(390)에 대해서만 설명하기로 한다.
상기 제어신호 생성부(390)는 제2 제어신호(Signal2)에 따라 상기 비트라인 선택부(330)에 상기 제1 전압(V1+Vth)을 전달하는 스위칭소자(N390)와, 상기 제2 제어신호(Signal2)에 따라 상기 비트라인 선택부(330)에 상기 제1 전압(V1+Vth) 보다 큰 제5 전압(Va)을 공급하는 풀업소자(P390)를 포함한다. 이때, 상기 풀업소자(P390)의 일측단자와 스위칭소자(N390)의 일측단자가 접속되는 노드(n1)에 인가되는 전압이 상기 비트라인 선택부(330)에 포함된 NMOS 트랜지스터(N330)의 게이트에 전달된다.
상기 스위칭소자(N390)와 풀업소자(P390)는 상기 제2 제어신호(Signal2)의 레벨에 따라 턴온되는 시점이 달라지도록 구성한다. 바람직하게는 상기 스위칭소자로는 NMOS 트랜지스터(N390)를 사용하고 상기 풀업소자로는 PMOS 트랜지스터(P390)를 사용한다. 그에 따라 상기 제2 제어신호(Signal2)가 하이레벨인 경우 상기 NMOS 트랜지스터(N390)만 턴온되고, 상기 제2 제어신호(Signal2)가 로우레벨인 경우 상 기 PMOS 트랜지스터(P390)만 턴온된다.
도면을 참조하여 상기 제어신호 생성부(390)의 상세 동작을 살펴보기로 한다.
도 4는 본원 발명의 일 실시예에 따른 제어신호 생성부의 동작을 설명하기 위한 도면이다.
(1) P1 구간
본원 발명에서는 비트라인의 프리차지 시간을 감소시키기 위하여 프리차지 동작의 초기구간에는 비트라인 선택부(330)에 상기 제1 전압(V1+Vth) 보다 큰 전압을 인가하고자 한다. 이를 위해 초기 구간에는 로우레벨의 제2 제어신호(Signal2)를 인가한다. 그에 따라 상기 PMOS 트랜지스터(P390)가 턴온되어 제1 노드(n1)에 제5 전압(Va)이 전달된다. 이때 상기 제5 전압(Va)은 제1 전압(V1+Vth) 보다 크므로, 비트라인 선택부(330)에 더 큰 전압이 전달되어, 비트라인 프리차지에 소요되는 시간이 단축될 수 있다.
(2) P2 구간
다음으로, 로우레벨의 제2 제어신호(Signal2)를 인가하여 제1 제어신호(Signal1)가 비트라인 선택부(330)로 전달되도록 한다. 제1 제어신호는 상기 제1 전압(V1+Vth) 레벨로 인가된다. 상기 제1 제어신호(Signal1)는 상기 제2 제어신 호(Signal2)에 따라 비트라인 선택부(330)로의 전달 여부가 결정된다. 즉, 제2 제어신호(Signal2)가 하이레벨 상태로서 상기 NMOS 트랜지스터(N390)가 턴온되는 경우 제1 전압(V1+Vth)레벨의 제1 제어신호가 비트라인 선택부(330)로 전달된다. 이때 하이레벨의 제2 제어신호(Signal2)는 제1 전압(V1+Vth) 레벨과 NMOS 트랜지스터(N390)의 문턱전압의 합보다 커야 한다.
정리하면, 비트라인의 프리차지 구간의 초기에는 제1 전압(V1+Vth) 보다 큰 전압이 인가되도록 하여 비트라인 프리차지에 소요되는 시간을 단축시킨다. 도시된 바와 같이 본 발명에 의할 경우 비트라인 전압이 제2 전압(V1)까지 프리차지되는데 소요되는 시간(t1)이 종래의 방법에서 소요되는 시간(t2) 보다 짧아졌음을 알 수 있다.
도 5는 본원 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 비트라인 프리차지 방법을 도시한 도면이다.
도 3의 제어신호 생성부(390)를 별도로 구비하지 않고 도 1의 불휘발성 메모리 장치의 비트라인 선택부(130)에 인가되는 비트라인 선택신호(BSL)를 제어하여 도 3, 4의 실시예와 같은 효과를 내고자 한다.
즉, 제5 전압(Va)의 비트라인 선택신호(BSL)를 일정시간 인가한뒤 제1 전압(V1+Vth)의 비트라인 선택신호(BSL)를 인가하여 비트라인을 프리차지 시킨다.
도 1은 통상적으로 사용되는 불휘발성 메모리 장치의 구성을 도시한 회로도이다.
도 2는 종래 불휘발성 메모리 장치의 구성을 도시한 도면이다.
도 3은 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치를 도시한 회로도이다.
도 4는 본원 발명의 일 실시예에 따른 제어신호 생성부의 동작을 설명하기 위한 도면이다.
도 5는 본원 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 비트라인 프리차지 방법을 도시한 도면이다.

Claims (8)

  1. 비트라인을 감지노드와 선택적으로 접속시키는 비트라인 선택부와,
    제1 로직 레벨의 제2 제어신호에 의해 상기 비트라인 선택부에 제1 전압레벨의 제1 제어신호를 전달하는 스위칭소자와,
    제2 로직 레벨의 상기 제2 제어신호에 의해 상기 비트라인 선택부에 상기 제1 전압보다 큰 제5 전압을 공급하는 풀업소자를 포함하는 불휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 스위칭소자와 풀업소자는 상기 제2 제어신호의 레벨에 따라 턴온되는 시점이 상반되는 것을 특징으로 하는 불휘발성 메모리 장치.
  3. 제1항에 있어서, 상기 스위칭 소자는 상기 제2 제어신호를 게이트로 입력받고 상기 제1 제어신호를 일측단자로 입력받으며, 타측 단자는 상기 비트라인 선택부와 접속된 NMOS 트랜지스터이고,
    상기 풀업 소자는 상기 제2 제어신호를 게이트로 입력받고 상기 제5 전압을 일측단자로 입력받으며, 타측 단자는 상기 비트라인 선택부와 접속된 PMOS 트랜지스터인 것을 특징으로 하는 불휘발성 메모리 장치.
  4. 제1항에 있어서, 상기 비트라인 선택부는 상기 스위칭 소자의 출력단과 상기 풀업소자의 출력단이 게이트에 접속되는 NMOS 트랜지스터를 포함하는 것을 특징으 로 하는 불휘발성 메모리 장치.
  5. 제1항에 있어서, 비트라인의 프리차지 동작시에 제2 로직레벨의 제2 제어신호에 의해 상기 제5 전압을 상기 비트라인 선택부에 공급한 뒤, 제1 로직레벨의 제2 제어신호에 의해 상기 제1 전압의 제어신호를 상기 비트라인 선택부에 공급하는 것을 특징으로 하는 불휘발성 메모리 장치.
  6. 제1항의 불휘발성 메모리 장치가 제공되는 단계와,
    페이지 버퍼의 감지노드를 하이레벨로 프리차지시키는 단계와,
    비트라인 선택부에 제5 전압의 비트라인 센싱신호 및 상기 제5 전압보다 낮은 제1 전압의 비트라인 센싱신호를 순차적으로 인가시켜 상기 감지노드와 비트라인을 접속시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 비트라인 프리차지 방법.
  7. 제6항에 있어서, 상기 비트라인 선택부에 제5 전압의 비트라인 센싱신호 및 상기 제5 전압보다 낮은 제1 전압의 비트라인 센싱신호를 순차적으로 인가시켜 상기 감지노드와 비트라인을 접속시키는 단계는
    제2 로직레벨의 제2 제어신호에 의해 상기 제5 전압을 상기 비트라인 선택부에 공급하는 단계와,
    제1 로직레벨의 제2 제어신호에 의해 상기 제1 전압의 제어신호를 상기 비트 라인 선택부에 공급하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 비트라인 프리차지 방법.
  8. 페이지 버퍼의 감지노드를 하이레벨로 프리차지시키는 단계와,
    비트라인 선택부에 제5 전압의 비트라인 센싱신호 및 상기 제5 전압보다 낮은 제1 전압의 비트라인 센싱신호를 순차적으로 인가시켜 상기 감지노드와 비트라인을 접속시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 비트라인 프리차지 방법.
KR1020080099518A 2008-10-10 2008-10-10 불휘발성 메모리 장치 및 그를 이용한 비트라인 프리차지 방법 KR20100040424A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080099518A KR20100040424A (ko) 2008-10-10 2008-10-10 불휘발성 메모리 장치 및 그를 이용한 비트라인 프리차지 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080099518A KR20100040424A (ko) 2008-10-10 2008-10-10 불휘발성 메모리 장치 및 그를 이용한 비트라인 프리차지 방법

Publications (1)

Publication Number Publication Date
KR20100040424A true KR20100040424A (ko) 2010-04-20

Family

ID=42216518

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080099518A KR20100040424A (ko) 2008-10-10 2008-10-10 불휘발성 메모리 장치 및 그를 이용한 비트라인 프리차지 방법

Country Status (1)

Country Link
KR (1) KR20100040424A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110134748A (ko) * 2010-06-09 2011-12-15 삼성전자주식회사 플래시 메모리 장치 및 플래시 메모리 장치의 독출 방법
US9685237B2 (en) 2015-10-16 2017-06-20 Samsung Electronics Co., Ltd. Driver circuit charging charge node

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110134748A (ko) * 2010-06-09 2011-12-15 삼성전자주식회사 플래시 메모리 장치 및 플래시 메모리 장치의 독출 방법
US9685237B2 (en) 2015-10-16 2017-06-20 Samsung Electronics Co., Ltd. Driver circuit charging charge node

Similar Documents

Publication Publication Date Title
KR102121951B1 (ko) 반도체 장치 및 그 동작 방법
KR100682173B1 (ko) 비휘발성 반도체 메모리 장치
KR100880320B1 (ko) 플래시 메모리 소자 및 프로그램 방법
US8189392B2 (en) Page buffer circuit
KR101005184B1 (ko) 불휘발성 메모리 장치 및 그 동작 방법
US20130315006A1 (en) Nonvolatile memory device and method of operating the same
CN111199757B (zh) 非易失性存储元件及具数据验证与重写功能的外围电路
KR20150121288A (ko) 고전압 스위치 회로 및 이를 포함하는 비휘발성 메모리
US7872918B2 (en) Nonvolatile memory device and program or erase method using the same
US7952935B2 (en) Nonvolatile memory device and program or verification method using the same
JP2006338789A (ja) 不揮発性半導体記憶装置
US7453725B2 (en) Apparatus for eliminating leakage current of a low Vt device in a column latch
CN210136492U (zh) 电子设备
KR101024152B1 (ko) 불휘발성 메모리 소자의 페이지 버퍼를 이용한 프로그램 검증 방법
KR100816156B1 (ko) 불휘발성 메모리 장치 및 그 프로그램 방법
US7782676B2 (en) Method of operating a nonvolatile memory device
KR20100040424A (ko) 불휘발성 메모리 장치 및 그를 이용한 비트라인 프리차지 방법
US8446764B2 (en) Control voltage generation circuit and non-volatile memory device including the same
KR101069087B1 (ko) 캠셀 메모리 장치
KR100891411B1 (ko) 불휘발성 메모리 장치 및 그 독출 방법
CN101026009A (zh) 页面缓冲器及相关读方法
KR20080090841A (ko) 불휘발성 메모리 장치 및 그 독출 방법
KR100881520B1 (ko) 불휘발성 메모리 장치와 불휘발성 메모리 장치의 데이터 독출 방법 및 프로그램 검증 방법
KR101201887B1 (ko) 데이터 라인 제어회로 및 이를 구비한 반도체 메모리 장치
KR100967005B1 (ko) 불휘발성 메모리 장치의 드레인 선택 라인 전압 공급 장치 및 그 독출/검증 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination