CN111199757B - 非易失性存储元件及具数据验证与重写功能的外围电路 - Google Patents

非易失性存储元件及具数据验证与重写功能的外围电路 Download PDF

Info

Publication number
CN111199757B
CN111199757B CN201910971827.XA CN201910971827A CN111199757B CN 111199757 B CN111199757 B CN 111199757B CN 201910971827 A CN201910971827 A CN 201910971827A CN 111199757 B CN111199757 B CN 111199757B
Authority
CN
China
Prior art keywords
data
node
terminal
terminal connected
control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910971827.XA
Other languages
English (en)
Other versions
CN111199757A (zh
Inventor
简妤珊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
eMemory Technology Inc
Original Assignee
eMemory Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by eMemory Technology Inc filed Critical eMemory Technology Inc
Publication of CN111199757A publication Critical patent/CN111199757A/zh
Application granted granted Critical
Publication of CN111199757B publication Critical patent/CN111199757B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/22—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier

Abstract

一种非易失性存储元件，包括：存储单元阵列、Y解码器、编程寄存器、感测放大器、验证电路与路径控制电路。存储单元阵列包括第一存储单元，连接至位线。Y解码器包括第一解码元件，连接于该位线与数据线之间。编程寄存器连接至该数据线，并产生控制电压至该第一存储单元。感测放大器连接至该数据线，并产生读取数据。验证电路连接至该感测放大器与该数据线，并产生重写数据。路径控制电路连接至该数据线，并接收写入数据与该重写数据。

Description

非易失性存储元件及具数据验证与重写功能的外围电路
技术领域
本发明是有关于一种非易失存储元件及其外围电路，且特别是有关于一种非易失存储元件及具数据验证与重写功能的外围电路。
背景技术
非易失性存储元件(non-volatile memory device)可长时间的保存数据，且储存的数据不会随着电源消失而消失。为了要确保非易失性存储元件中写入数据的正确性，非易失性存储元件需要在进行编程动作完成后，对于写入的数据进行验证动作。如果无法通过验证动作，则非易失性存储元件需要再进行一次编程动作，直到写入数据通过验证动作为止。
美国专利US 9,805,776提出一种存储器元件及其外围电路以及一字节数据的写入方法(memory device,peripheral circuit thereof and single-byte data writemethod thereof)。
而提出一种构造不同的非易失性存储元件及其相关的外围电路即为本发明的目的。
发明内容
本发明提出一种非易失性存储元件，包括：存储单元阵列，包括第一存储单元，连接至位线；Y解码器，包括第一解码元件，连接于该位线与数据线之间；编程寄存器，连接至该数据线，并产生控制电压至该第一存储单元；感测放大器，连接至该数据线，并产生读取数据；验证电路，连接至该感测放大器与该数据线，并产生重写数据；以及路径控制电路，连接至该数据线，并接收写入数据与该重写数据。
为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合附图，作详细说明如下：
附图说明
图1A至图1E为非易失性存储单元的各种运作示意图。
图2为另一非易失性存储单元示意图。
图3为本发明非易失性存储元件。
图4A至图4D为本发明非易失性存储元件于编程动作时的信号传递示意图。
图5A为解码元件与编程寄存器示意图。
图5B为验证电路示意图。
图5C为路径控制电路示意图。
具体实施方式
众所周知，非易失性存储单元(non-volatile memory cell)中包括浮动栅晶体管(floating gate transistor)。于编程动作时，控制电子注入浮动栅极(floating gate)的数量可以决定非易失性存储单元的储存状态。举例来说，未将电子注入浮动栅极时，非易失性存储单元为第一储存状态。以及，将多个电子注入浮动栅极时，非易失性存储单元为第二储存状态。
再者，于读取动作时，根据浮动栅极上电子的数量可以产生不同大小的读取电流。而感测放大器(sense amplifier)可根据读取电流的大小来决定非易失性存储单元的储存状态。举例来说，感测放大器接收读取电流。当读取电流很小时，非易失性存储单元被判定为第一储存状态。以及，当读取电流很大时，非易失性存储单元被判定为第二储存状态。基本上，非易失性存储单元的种类很多，以下介绍两种非易失性存储单元，但本发明并不限定于此。
请参照图1A至图1E其所绘示为非易失性存储单元的各种运作示意图。如图1A所示，非易失性存储单元100包括开关晶体管Msw、浮动栅晶体管Mf、选择晶体管Mse、电容器Ce、电容器Cc。其中，开关晶体管Msw、浮动栅晶体管Mf、选择晶体管Mse为p型晶体管。
开关晶体管Msw、浮动栅晶体管Mf与选择晶体管Mse串接于源极线SL与位线BL之间。开关晶体管Msw的控制端连接于字线WL、选择晶体管Mse的控制端连接于选择栅极线SG。电容器Ce与电容器Cc的一端连接至浮动栅晶体管Mf的浮动栅极，电容器Ce的另一端连接至抹除线EL，电容器Cc的另一端连接至控制线CL。其中，源极线SL与位线BL之间作为编程路径(program path)以及读取路径(read path)。浮动栅极与抹除线EL之间作为抹除路径(erase path)。
如图1A与图1B所示，于编程动作时，动作(activate)字线WL与选择栅极线SG(例如，字线WL与选择栅极线SG接收0V而动作)，使得非易失性存储单元100为选定存储单元。
如图1A所示，当非易失性存储单元100欲编程为第一储存状态时，将第一电压Vdd提供至源极线SL以及位线BL，将编程电压Vpp提供至控制线CL与抹除线EL。其中，编程电压Vpp大于第一电压Vdd，例如编程电压Vpp为12V，第一电压Vdd为5V。
由于源极线SL以及位线BL皆接收第一电压Vdd，所以源极线SL与位线BL的编程路径并未产生编程电流(program current)，并未有任何电子注入浮动栅晶体管Mf的浮动栅极。因此，非易失性存储单元100被编程为第一储存状态。
如图1B所示，当非易失性存储单元100欲编程为第二储存状态时，将第一电压Vdd提供至源极线SL，将接地电压(0V)提供至位线BL，将编程电压Vpp提供至控制线CL与抹除线EL。此时，源极线SL与位线BL的编程路径产生编程电流，使得电子注入浮动栅晶体管Mf的浮动栅极。因此，非易失性存储单元100被编程为第二储存状态。
由图1A与图1B的偏压条件差异可知，当位线BL接收第一电压Vdd时，非易失性存储单元100被编程为第一储存状态。当位线BL接收接地电压(0V)时，非易失性存储单元100被编程为第二储存状态。
如图1C与图1D所示，于读取动作时，动作字线WL与选择栅极线SG，使得非易失性存储单元100为选定存储单元。再者，将读取电压Vr提供至源极线SL，将接地电压(0V)提供至位线BL、控制线CL与抹除线EL。其中，读取电压Vr小于第一电压Vdd，例如读取电压Vr为3.3V。
如图1C所示，非易失性存储单元100为第一储存状态，浮动栅晶体管Mf的浮动栅极中未储存电子，源极线SL与位线BL的读取路径产生非常小几乎为零的读取电流(readcurrent)Ir。
如图1D所示，非易失性存储单元100为第二储存状态，浮动栅晶体管Mf的浮动栅极中储存电子，源极线SL与位线BL的读取路径产生较大的读取电流Ir。
由图1C与图1D的说明可知，于读取动作时，根据位线BL上的读取电流大小即可判断非易失性存储单元100为第一储存状态或者第二储存状态。
举例来说，将感测放大器(sense amplifier)连接至位线BL用以接收读取电流Ir。另外，感测放大器还接收参考电流Iref。当读取电流Ir小于参考电流Iref时，感测放大器即决定非易失性存储单元100为第一储存状态。反之，当读取电流Ir大于参考电流Iref时，感测放大器即决定非易失性存储单元100为第二储存状态。基本上，可利用上述方式来运作的感测放大器的种类非常多，本发明并不限定感测放大器的电路结构。
如图1E所示，于抹除动作时，动作(activate)字线WL与选择栅极线SG，使得非易失性存储单元100为选定存储单元。再者，将接地电压(0V)提供至源极线SL、位线BL、控制线CL，将抹除电压Vee提供至抹除线EL。此时，浮动栅极上的电子即退出浮动栅极，并经由电容器Ce传递至抹除线EL。其中，抹除电压Vee大于第一电压Vdd，例如抹除电压Vee为12V。
上述的非易失性存储单元由p型晶体管所组成。当然，也可以由n型晶体管所组成。请参照图2，其所绘示为另一非易失性存储单元示意图。非易失性存储单元200包括两个开关晶体管Msw1与Msw2、两个浮动栅晶体管Mf1与Mf2、选择晶体管Mse、电容器Ce、电容器Cc。
相较于非易失性存储单元100，非易失性存储单元200的源极线SL与位线BL之间作为读取路径，编程线PL与浮动栅极之间作为编程路径，浮动栅极与抹除线EL之间作为抹除路径。
如图2所示，于编程动作时，动作字线WLr与WLp、选择栅极线SG(例如，字线WLr与WLp、选择栅极线SG接收第一电压Vdd而动作)，使得非易失性存储单元200为选定存储单元。再者，将第一电压Vdd提供至源极线SL、位线BL，将编程电压Vpp提供至控制线CL与抹除线EL。
类似地，将第一电压Vdd提供至编程线PL时，没有电子被注入浮动栅极，使得非易失性存储单元200被编程为第一储存状态。或者，将接地电压(0V)提供至编程线PL时，电子被注入浮动栅极，使得非易失性存储单元200被编程为第二储存状态。
当然，于读取动作时，利用非易失性存储单元200的读取路径，可于位线BL上产生读取电流。另外，于抹除动作时，利用非易失性存储单元200的抹除路径可将电子退出浮动栅极。详细的偏压不再赘述。
由以上的说明可知，于编程动作时，提供第一电压Vdd或者接地电压(0V)至非易失性存储单元的特定线(specific line)，可使得非易失性存储单元被编程为第一储存状态或者第二储存状态。
请参照图3其所绘示为本发明非易失性存储元件。非易失性存储元件300包括存储单元阵列310、Y解码器(Y decoder)320、感测放大器330、验证电路340、路径控制电路350、编程寄存器(program register)360。其中，Y解码器320、感测放大器330、验证电路340、路径控制电路350、编程寄存器360可视为外围电路。
存储单元阵列310包括多个存储单元312、314，每个存储单元312、314的结构可相同于图1A或者图2所示的非易失性存储单元100、200，但不限定于此。再者，存储单元312包括位线BL，存储单元314包括位线BL'。
再者，Y解码器320包括多个解码元件(decoding element)322、324。其中，解码元件322连接至位线BL与数据线DL，解码元件324连接至位线BL'与数据线DL'。于读取动作时，Y解码器320中多个解码元件322、324其中之一会动作，其他解码元件不会动作。举例来说，于读取动作时，解码元件322动作，使得位线BL连接至数据线DL。
再者，感测放大器330连接至数据线DL以及验证电路340，感测放大器330可产生读取数据Dr并传递至验证电路340。
编程寄存器360连接至数据线DL。于编程动作时，编程寄存器360根据数据线DL上的信号产生控制电压Vctrl至存储单元阵列310。
验证电路340连接至感测放大器330以及数据线DL。于验证动作时，验证电路340接收读取数据Dr以及编程寄存器360的回传数据Db，并产生重写数据Drew。
路径控制电路350连接至数据线DL与验证电路340。路径控制电路350可在各种动作中，将写入数据Dw传递至数据线DL，或者将重写数据Drew传递至数据线DL。
另外，非易失性存储元件300中，数据线DL'也会连接至其他对应的感测放大器、验证电路、路径控制电路与编程寄存器，此处不再赘述。
请参照图4A至图4D，其所绘示为本发明非易失性存储元件于编程动作时的信号传递示意图。以下的说明以存储单元312为选定存储单元，并对选定存储单元进行写入程序、读取程序、验证程序与再写入程序时，非易失性存储元件300中的信号传递路径。
如图4A所示，于写入程序时，路径控制电路350将非易失性存储元件300外部的写入数据Dw传递至数据线DL。编程寄存器360接收数据线上DL的写入数据Dw，并暂存于编程寄存器360。再者，编程寄存器360还将写入数据Dw转换成控制电压Vctrl传递至存储单元阵列310中的选定存储单元312。因此，根据控制电压Vctrl，选定存储单元312即被编程为第一储存状态或者第二储存状态。另外，于写入程序时，感测放大器330与验证电路340不动作。
举例来说，当写入数据Dw为"1"时，编程寄存器360储存写入数据Dw，并产生第一电压Vdd的控制电压Vctrl，使得选定存储单元312被编程为第一储存状态。反之，当写入数据Dw为"0"时，编程寄存器360储存写入数据Dw，并产生接地电压(0V)的控制电压Vctrl，使得选定存储单元被编程为第二储存状态。
如图4B所示，于读取程序时，解码元件322将位线BL连接至数据线DL，使得选定存储单元312产生读取电流Ir至感测放大器330。因此，感测放大器330根据读取电流Ir的大小决定选定存储单元312的储存状态。另外，于读取动作时，路径控制电路350、编程寄存器360与验证电路340不动作。
举例来说，当选定存储单元312产生的读取电流Ir小于参考电流时，选定存储单元312被判定为第一储存状态，感测放大器330产生的读取数据Dr为"0"。反之，当选定存储单元312产生的读取电流Ir大于参考电流时，选定存储单元312被判定为第二储存状态，感测放大器330产生的读取数据Dr为"1"。
如图4C所示，于验证程序时，编程寄存器360输出回传数据Db至数据线DL，并传递至验证电路340，使得验证电路340根据回传数据Db以及读取数据Dr来判断选定存储单元312中储存状态正确性。其中，回传数据Db即为写入程序时暂存于编程寄存器360的写入数据Dw。
举例来说，当验证电路340确认选定存储单元312的储存状态正确时，即通过验证动作并结束编程动作。反之，当验证电路340确认选定存储单元312的储存状态错误时，验证电路340产生重写数据Drew。
如图4D所示，于再写入程序时，路径控制电路350将重写数据Drew传递至数据线DL。再者，编程寄存器360接收数据线上DL的重写数据Drew，并暂存于编程寄存器360。再者，编程寄存器360更将重写数据Drew转换成控制电压Vctrl传递至存储单元阵列310中的选定存储单元312。因此，根据控制电压Vctrl，选定存储单元312即再次被编程为第一储存状态或者第二储存状态。
由以上的说明可知，本发明的非易失性存储元件300具有外围电路，外围电路可于编程动作时对选定存储单元进行写入程序、读取程序、验证程序与再写入程序。而外围电路可以重复执行上述的程序直到通过验证程序并完成编程动作为止。换言之，当编程动作完成后，即可确认写入数据Dw正确地写入选定存储单元。
以下介绍解码元件322、编程寄存器360、验证电路340、路径控制电路350的详细结构。
请参照图5A，其所绘示为解码元件与编程寄存器示意图。编程寄存器360包括：开关电路361、363，反相器(inverter)365、367、369以及逻辑电路362。其中，反相器367、369为三态反相器(tri-state inverter)，开关电路361、363为传输栅(transmission gate)。
开关电路361的第一端连接至数据线DL、第二端连接至节点a，二控制端分别受控于互补的二信号YDW、ZYDW。开关电路363的第一端连接至节点a、第二端连接至节点b，二控制端分别受控于互补的二信号ENPGRD、ZENPGRD。反相器365的输入端连接至节点b，输出端连接至节点c。反相器367的输入端连接至节点c，输出端连接至节点b，且反相器367受控于互补的二信号YDW、ZYDW以及互补的二信号ENBLAT、ZENBLAT。反相器369的输入端连接至节点c，输出端连接至节点a，且反相器369受控于互补的二信号LATPB、ZLATPB。逻辑电路362的第一输入端连接至节点c，第二输入端接收预充电信号SLN，输出端产生控制电压Vctrl。其中，逻辑电路362可为或非门(NOR)。
另外，反相器367包括p型晶体管p1～p3以及n型晶体管n1～n3。p型晶体管p1的第一端接收第一电压Vdd，控制端接收信号YDW。p型晶体管p2的第一端接收第一电压Vdd，控制端接收该信号ENBLAT，第二端连接至p型晶体管p1的第二端。p型晶体管p3的第一端连接至p型晶体管p1的第二端，第二端连接至节点b，控制端连接至节点c。n型晶体管n1的第一端连接至接地端，控制端接收信号ZYDW。n型晶体管n2的第一端连接至接地端，控制端接收信号ZENBLAT，第二端连接至n型晶体管n1的第二端。n型晶体管n3的第一端连接至n型晶体管n1的第二端，第二端连接至节点b，控制端连接至节点c。
另外，反相器369包括p型晶体管p4、p5以及n型晶体管n4、n5。n型晶体管n4的第一端连接至接地端，控制端接收信号LATPB。n型晶体管n5的第一端连接至n型晶体管n4的第二端，第二端连接至节点a，控制端连接至节点c。p型晶体管p4的第一端连接至第一电压Vdd，控制端接收信号ZLATPB。p型晶体管p5的第一端连接至p型晶体管p4的第二端，第二端连接至节点a，控制端连接至节点c。
另外，解码元件322包括开关电路329与预充电电路。其中，预充电电路包括晶体管p6。
预充电电路第一端连接至第一电压Vdd，第二端连接至位线BL，控制端接收预充电信号SLN。开关电路329的第一端连接至位线BL、第二端连接至数据线DL，二控制端分别受控于互补的二信号YDR、ZYDR。
请参照图5B，其所绘示为验证电路示意图。验证电路340包括开关电路341，反相器349、343、345以及逻辑电路347。其中，反相器349为三态反相器(tri-state inverter)，且逻辑电路347可为与非门(NAND)。
反相器349的输入端连接至数据线DL，输出端连接至节点d，且反相器349受控于信号LATPB。开关电路341的第一端连接至节点d、第二端连接至节点e，二控制端分别受控于互补的二信号LATPB、ZLATPB。反相器343的输入端连接至节点e，反相器343的输出端连接至反相器345的输入端，反相器345的输出端连接至节点e。逻辑电路347的第一输入端连接至节点e，第二输入端接收读取数据Dr，输出端产生重写数据Drew。
另外，反相器349包括p型晶体管p7以及n型晶体管n6、n7。n型晶体管n6的第一端连接至接地端，控制端接收信号LATPB。n型晶体管n7的第一端连接至n型晶体管n6的第二端，第二端连接至节点d，控制端连接至该数据线DL。p型晶体管p7的第一端连接至第一电压Vdd，第二端连接至节点d，控制端连接至数据线DL。
请参照图5C，其所绘示为路径控制电路示意图。路径控制电路350包括开关电路351、353。
开关电路351的第一端连接至数据线DL、第二端接收写入数据Dw，二控制端分别受控于互补的二信号WRITE、ZWRITE。开关电路353的第一端连接至数据线DL、第二端接收重写数据Drew，二控制端分别受控于互补的二信号REWRITE、REWRITE。
以下搭配图5A至图5C的电路来介绍写入程序、读取程序、验证程序与再写入程序。
首先，于写入程序时，路径控制电路350的开关电路351为连接状态(close state)且开关电路353为打开状态(open state)，写入数据Dw传递至数据线DL。另外，在编程寄存器360中，开关电路361与363为连接状态(close state)，反相器365与367动作，反相器369不动作，所以编程寄存器360接收数据信号DL上的写入数据Dw。由于反相器365与367形成第一锁存器，所以节点b储存写入数据Dw，节点c储存反相的写入数据Dw。再者，预充电信号SLN为逻辑高电平("1")，所以逻辑电路362的控制电压Vctrl即由写入数据Dw的逻辑电平来决定。
举例来说，当写入数据Dw为逻辑高电平("1")时，逻辑电路362产生第一电压Vdd的控制电压Vctrl，使得选定存储单元312被编程为第一储存状态。反之，当写入数据Dw为逻辑低电平("0")时，逻辑电路362产生接地电压(0V)，使得选定存储单元312被编程为第二储存状态。
另外，于写入程序时，感测放大器330、解码元件322与验证电路340不动作。
于读取程序时，感测放大器330动作。再者，解码元件322的开关电路329为连接状态(close state)，使得位线BL连接至数据线DL。因此，选定存储单元312产生的读取电流Ir由位线BL经由数据线DL传递至感测放大器330。再者，感测放大器330根据读取电流Ir的大小决定选定存储单元312的储存状态。
举例来说，当选定存储单元312产生的读取电流Ir小于参考电流时，选定存储单元312被判定为第一储存状态，感测放大器330产生的读取数据Dr为逻辑低电平("0")。反之，当选定存储单元312产生的读取电流Ir大于参考电流时，选定存储单元312被判定为第二储存状态，感测放大器330产生的读取数据Dr为逻辑高电平("1")。
另外，于读取动作时，路径控制电路350、编程寄存器360与验证电路340未动作。
于验证程序时，编程寄存器360的开关电路361与363为连接状态(close state)，反相器365、367、369动作，反相器365与367形成第一锁存器，反相器365与369形成第二锁存器。因此，回传数据Db由编程寄存器360传递至数据线DL。其中，回传数据Db为写入程序时储存于编程寄存器360的写入数据Dw。
再者，在验证电路340中，反相器349、343、345动作，开关电路341为连接状态(close state)，所以回传数据Db由数据线DL传递至验证电路340。由于反相器345与343形成第三锁存器，所以节点e储存反相的回传数据Db。因此，逻辑电路347根据读取数据Dr与反相的回传数据Db来产生重写数据Drew。
举例来说，当读取数据Dr与反相的回传数据Db互补，或者读取数据Dr与反相的回传数据Db皆为逻辑低电平("0")时，逻辑电路347产生逻辑高电平("1")的重写数据Drew。再者，当读取数据Dr与反相的回传数据Db皆为逻辑高电平("1")时，逻辑电路347产生逻辑低电平("0")的重写数据Drew。
于再写入程序时，路径控制电路350的开关电路353为连接状态(close state)且开关电路351为打开状态(open state)，重写数据Drew传递至数据线DL。同理，在编程寄存器360中，开关电路361与363为连接状态(close state)，反相器365与367动作，反相器369不动作，所以写入数据Dw由数据线DL传递至编程寄存器360。由于反相器365与367形成第一锁存器，所以节点b储存重写数据Drew，节点c储存反相的写入数据Drew。再者，预充电信号SLN为逻辑高电平("0")，所以逻辑电路362的控制电压Vctrl即由重写数据Drew的逻辑电平来决定。因此，根据控制电压Vctrl，选定存储单元312即再次被编程为第一储存状态或者第二储存状态。
再者，本发明并未限定于反相器367、369、349的实际电路。在此领域的技术人员可以设计其他功能类似的反相器并实现本发明。同理，本发明也未限定于开关电路329、361、363、341、351、353以及逻辑电路362、347的实际电路。在此领域的技术人员可以设计单一的n型晶体管或单一p型晶体管来作为开关电路，并利用单一控制信号来控制开关电路为连接状态(close state)或者打开状态(open state)。相同地，逻辑电路也可以利用其他的逻辑栅(logic gate)来实现。
由以上的说明可知，本发明提出一种非易失性存储元件及具数据验证与重写功能的外围电路。非易失性存储元件可于编程动作时对选定存储单元进行写入程序、读取程序、验证程序与再写入程序。而外围电路可以重复执行上述的程序直到通过验证程序并完成编程动作为止。换言之，当编程动作完成后，即可确认写入数据Dw正确地写入选定存储单元。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视后附的权利要求所界定者为准。
【符号说明】
100、200：非易失性存储单元
300：非易失性存储元件
310：存储单元阵列
312、314：存储单元
320：Y解码器
322、324：解码单元
329、341、351、353、361、363：开关电路
330：感测放大器
340：验证电路
343、345、349、365、367、369：反相器
347、362：逻辑电路
350：路径控制电路
360：编程寄存器。

Claims (15)

1.一种非易失性存储元件，包括：
存储单元阵列，包括第一存储单元，连接至位线；
Y解码器，包括第一解码元件，连接于该位线与数据线之间；
编程寄存器，连接至该数据线，并产生控制电压至该第一存储单元；
感测放大器，连接至该数据线，并产生读取数据；
验证电路，连接至该感测放大器与该数据线，并产生重写数据；以及
路径控制电路，连接至该数据线，并接收写入数据与该重写数据。
2.如权利要求1所述的非易失性存储元件，其中于写入程序时，该路径控制电路将该写入数据传递至该数据线；该编程寄存器接收并暂存该数据线上的该写入数据，并将该写入数据转换成该控制电压；以及，根据该控制电压，该第一存储单元被编程为第一储存状态或者第二储存状态。
3.如权利要求2所述的非易失性存储元件，其中于读取程序时，该第一解码元件将该位线连接至该数据线；该第一存储单元产生读取电流经由该位线与该数据线至该感测放大器；以及，该感测放大器根据该读取电流的大小产生该读取数据用以指示该第一存储单元为该第一储存状态或者该第二储存状态。
4.如权利要求3所述的非易失性存储元件，其中于验证程序时，该编程寄存器输出回传数据至该数据线；该验证电路接收该读取数据以及该数据线上的该回传数据，且该验证电路根据该回传数据以及该读取数据来产生该重写数据。
5.如权利要求4所述的非易失性存储元件，其中该回传数据相同于该写入数据。
6.如权利要求4所述的非易失性存储元件，其中于再写入程序时，该路径控制电路将该重写数据传递至该数据线；该编程寄存器接收并暂存该数据线上的该重写数据，并将该重写数据转换成该控制电压；以及，根据该控制电压，该第一存储单元被编程为该第一储存状态或者该第二储存状态。
7.如权利要求1所述的非易失性存储元件，其中该第一解码元件包括：
预充电电路，包括第一端连接至第一电压，第二端连接至该位线，控制端接收预充电信号；以及
第一开关元件，包括第一端连接至该位线，第二端连接至该数据线，以及至少一控制端接收第一控制信号。
8.如权利要求7所述的非易失性存储元件，其中该编程寄存器包括：
第二开关电路，包括第一端连接至该数据线，第二端连接至第一节点，以及至少一控制端接收第二控制信号；
第三开关电路，包括第一端连接至该第一节点，第二端连接至第二节点，以及至少一控制端接收第三控制信号；
第一反相器，包括输入端连接至该第二节点，以及输出端连接至第三节点；
第二反相器，包括输入端连接至该第三节点，以及输出端连接至该第二节点；
第三反相器，包括输入端连接至该第三节点，以及输出端连接至该第一节点；以及
第一逻辑电路，包括第一输入端连接至该第三节点，第二输入端接收该预充电信号，以及输出端产生该控制电压。
9.如权利要求8所述的非易失性存储元件，其中该第一逻辑电路包括：或非门，该或非门的第一输入端连接至该第三节点，该或非门的第二输入端接收该预充电信号，以及该或非门的输出端产生该控制电压。
10.如权利要求8所述的非易失性存储元件，其中该第二反相器包括：
第一p型晶体管，具有第一端接收该第一电压，控制端接收该第二控制信号；
第二p型晶体管，具有第一端接收该第一电压，控制端接收第四控制信号，第二端连接至该第一p型晶体管的第二端；
第三p型晶体管，具有第一端连接至该第一p型晶体管的该第二端，第二端连接至该第二节点，控制端连接至该第三节点；
第一n型晶体管，具有第一端连接至接地端，控制端接收反相的该第二控制信号；
第二n型晶体管，具有第一端连接至该接地端，控制端接收反相的该第四控制信号，第二端连接至该第一n型晶体管的第二端；以及
第三n型晶体管，具有第一端连接至该第一n型晶体管的该第二端，第二端连接至该第二节点，控制端连接至该第三节点。
11.如权利要求8所述的非易失性存储元件，其中该第三反相器包括：
第四n型晶体管，具有第一端连接至一接地端，控制端接收第五控制信号；
第五n型晶体管，具有第一端连接至该第四n型晶体管的第二端，第二端连接至该第一节点，控制端连接至该第三节点；
第四p型晶体管，具有第一端连接至该第一电压，控制端接收反相的该第五控制信号；以及
第五p型晶体管，具有第一端连接至该第四p型晶体管的第二端，第二端连接至该第一节点，控制端连接至该第三节点。
12.如权利要求11所述的非易失性存储元件，其中该验证电路包括：
第四反相器，包括输入端连接至该数据线，以及输出端连接至第四节点；
第四开关电路，包括第一端连接至该第四节点，第二端连接至第五节点，以及至少一控制端接收该第五控制信号；
第五反相器，包括输入端连接至该第五节点，以及输出端；
第六反相器，包括输入端连接至第五反相器的该输出端，以及输出端连接至该第五节点；以及
第二逻辑电路，包括第一输入端连接至该第五节点，第二输入端接收该读取数据，以及输出端产生该重写数据。
13.如权利要求12所述的非易失性存储元件，其中该第二逻辑电路包括：与非门，该与非门的第一输入端连接至该第五节点，该与非门的第二输入端接收该读取数据，以及该与非门的输出端产生该重写数据。
14.如权利要求12所述的非易失性存储元件，其中该第四反相器包括：
第六n型晶体管，具有第一端连接至该接地端，控制端接收该第五控制信号；
第七n型晶体管，具有第一端连接至该第六n型晶体管的第二端，第二端连接至该第四节点，控制端连接至该数据线；以及
第六p型晶体管，具有第一端连接至该第一电压，第二端连接至该第四节点，控制端连接至该数据线。
15.如权利要求1所述的非易失性存储元件，其中该路径控制电路包括：
第五开关电路，包括第一端连接至该数据线，第二端接收该写入数据，以及至少一控制端接收第六控制信号；以及
第六开关电路，包括第一端连接至该数据线，第二端接收该重写数据，以及至少一控制端接收第七控制信号。
CN201910971827.XA 2018-11-16 2019-10-14 非易失性存储元件及具数据验证与重写功能的外围电路 Active CN111199757B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862768099P 2018-11-16 2018-11-16
US62/768,099 2018-11-16
US16/553,244 2019-08-28
US16/553,244 US10748607B2 (en) 2018-11-16 2019-08-28 Non-volatile memory device and associated peripheral circuit with data verifying and rewriting functions

Publications (2)

Publication Number Publication Date
CN111199757A CN111199757A (zh) 2020-05-26
CN111199757B true CN111199757B (zh) 2021-08-31

Family

ID=70726482

Family Applications (4)

Application Number Title Priority Date Filing Date
CN201910971827.XA Active CN111199757B (zh) 2018-11-16 2019-10-14 非易失性存储元件及具数据验证与重写功能的外围电路
CN201911049872.6A Active CN111198589B (zh) 2018-11-16 2019-10-31 参考电压产生器及参考电压产生器的操作方法
CN201911049855.2A Active CN111221370B (zh) 2018-11-16 2019-10-31 带隙参考起始电路及参考电压产生器
CN201911102513.2A Active CN111199763B (zh) 2018-11-16 2019-11-12 操作非易失性存储器单元的方法

Family Applications After (3)

Application Number Title Priority Date Filing Date
CN201911049872.6A Active CN111198589B (zh) 2018-11-16 2019-10-31 参考电压产生器及参考电压产生器的操作方法
CN201911049855.2A Active CN111221370B (zh) 2018-11-16 2019-10-31 带隙参考起始电路及参考电压产生器
CN201911102513.2A Active CN111199763B (zh) 2018-11-16 2019-11-12 操作非易失性存储器单元的方法

Country Status (3)

Country Link
US (7) US10748607B2 (zh)
CN (4) CN111199757B (zh)
TW (7) TWI708253B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11393534B2 (en) * 2020-05-28 2022-07-19 Micron Technology, Inc. Adjustment of a starting voltage corresponding to a program operation in a memory sub-system
US11867571B2 (en) * 2021-10-01 2024-01-09 Nxp B.V. Self-turn-on temperature detector circuit
US11972800B2 (en) * 2021-12-16 2024-04-30 Ememory Technology Inc. Non-volatile memory cell and non-volatile memory cell array
US11901004B2 (en) * 2022-04-08 2024-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array, memory structure and operation method of memory array

Family Cites Families (110)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5132936A (en) 1989-12-14 1992-07-21 Cypress Semiconductor Corporation MOS memory circuit with fast access time
KR940009696B1 (ko) 1991-10-08 1994-10-15 현대전자산업주식회사 열 캐리어 방지 회로
FR2728380A1 (fr) * 1994-12-20 1996-06-21 Sgs Thomson Microelectronics Procede d'ecriture de donnees dans une memoire et memoire electriquement programmable correspondante
US6330186B2 (en) * 1996-02-19 2001-12-11 Citizen Watch Co, Ltd. Non-volatile semiconductor memory device having electrically programable memory matrix array
US6115285A (en) * 1996-06-14 2000-09-05 Siemens Aktiengesellschaft Device and method for multi-level charge/storage and reading out
US5867013A (en) * 1997-11-20 1999-02-02 Cypress Semiconductor Corporation Startup circuit for band-gap reference circuit
JP3166838B2 (ja) * 1997-12-16 2001-05-14 日本電気株式会社 プライオリティ・エンコーダ及びプライオリティ・エンコード方法
US6016050A (en) * 1998-07-07 2000-01-18 Analog Devices, Inc. Start-up and bias circuit
US6108241A (en) * 1999-07-01 2000-08-22 Micron Technology, Inc. Leakage detection in flash memory cell
US6400212B1 (en) 1999-07-13 2002-06-04 National Semiconductor Corporation Apparatus and method for reference voltage generator with self-monitoring
US6201435B1 (en) * 1999-08-26 2001-03-13 Taiwan Semiconductor Manufacturing Company Low-power start-up circuit for a reference voltage generator
US6259240B1 (en) * 2000-05-19 2001-07-10 Agere Systems Guardian Corp. Power-up circuit for analog circuit
KR100394757B1 (ko) * 2000-09-21 2003-08-14 가부시끼가이샤 도시바 반도체 장치
US6349056B1 (en) * 2000-12-28 2002-02-19 Sandisk Corporation Method and structure for efficient data verification operation for non-volatile memories
ITRM20010521A1 (it) * 2001-08-30 2003-02-28 Micron Technology Inc Sorgente di bassa tensione di riferimento ad inseguimento a potenza ultra bassa.
JP3678692B2 (ja) 2001-10-26 2005-08-03 沖電気工業株式会社 バンドギャップ基準電圧回路
WO2003049289A1 (en) 2001-12-03 2003-06-12 Broadcom Corporation Hot carrier injection suppression circuit
TW574782B (en) 2002-04-30 2004-02-01 Realtek Semiconductor Corp Fast start-up low-voltage bandgap voltage reference circuit
US6920067B2 (en) 2002-12-25 2005-07-19 Ememory Technology Inc. Integrated circuit embedded with single-poly non-volatile memory
JP4005000B2 (ja) * 2003-07-04 2007-11-07 株式会社東芝 半導体記憶装置及びデータ書き込み方法。
US6879142B2 (en) * 2003-08-20 2005-04-12 Broadcom Corporation Power management unit for use in portable applications
KR100618840B1 (ko) 2004-06-29 2006-09-01 삼성전자주식회사 저 전원전압 플래쉬 메모리장치의 감지회로
US7209392B2 (en) 2004-07-20 2007-04-24 Ememory Technology Inc. Single poly non-volatile memory
JP4712365B2 (ja) * 2004-08-13 2011-06-29 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置および半導体記憶装置
US7388250B2 (en) * 2004-08-13 2008-06-17 United Microelectronics Corp. Non-volatile memory cell and manufacturing method thereof
US7176751B2 (en) * 2004-11-30 2007-02-13 Intel Corporation Voltage reference apparatus, method, and system
US7313019B2 (en) * 2004-12-21 2007-12-25 Intel Corporation Step voltage generation
DE112005003436B4 (de) * 2005-01-27 2017-05-18 Spansion Llc (N.D.Ges.D. Staates Delaware) Halbleiterbauelement, Adressenzuordnungsverfahren und Verifizierungsverfahren
KR100739967B1 (ko) * 2005-05-27 2007-07-16 주식회사 하이닉스반도체 플래시 메모리 장치의 프로그램 방법
US7656710B1 (en) 2005-07-14 2010-02-02 Sau Ching Wong Adaptive operations for nonvolatile memories
JP4822431B2 (ja) * 2005-09-07 2011-11-24 ルネサスエレクトロニクス株式会社 基準電圧発生回路および半導体集積回路並びに半導体集積回路装置
CN1928766A (zh) * 2005-09-07 2007-03-14 株式会社瑞萨科技 参考电压产生电路、半导体集成电路及其装置
US7528017B2 (en) 2005-12-07 2009-05-05 Kovio, Inc. Method of manufacturing complementary diodes
US7755419B2 (en) * 2006-01-17 2010-07-13 Cypress Semiconductor Corporation Low power beta multiplier start-up circuit and method
JP5237116B2 (ja) 2006-01-27 2013-07-17 キロパス テクノロジー インコーポレイテッド 電気的にプログラム可能なヒューズ・ビット
KR100706816B1 (ko) * 2006-03-10 2007-04-12 삼성전자주식회사 프로그램 속도를 향상시킬 수 있는 불휘발성 메모리 장치및 그것의 프로그램 방법
US20090003074A1 (en) * 2006-03-30 2009-01-01 Catalyst Semiconductor, Inc. Scalable Electrically Eraseable And Programmable Memory (EEPROM) Cell Array
JP4808069B2 (ja) 2006-05-01 2011-11-02 富士通セミコンダクター株式会社 基準電圧発生回路
CN100570527C (zh) 2006-06-16 2009-12-16 义隆电子股份有限公司 参考电压产生电路
US7428172B2 (en) 2006-07-17 2008-09-23 Freescale Semiconductor, Inc. Concurrent programming and program verification of floating gate transistor
TWI312616B (en) 2006-08-18 2009-07-21 Elite Semiconductor Esmt Low power reference voltage circuit
JP4455562B2 (ja) * 2006-09-26 2010-04-21 株式会社東芝 半導体装置
US7876637B2 (en) * 2006-11-07 2011-01-25 Renesas Electronics Corporation Semiconductor device and memory
US20080158986A1 (en) 2006-12-29 2008-07-03 Daniel Elmhurst Flash memory and associated methods
US7659705B2 (en) * 2007-03-16 2010-02-09 Smartech Worldwide Limited Low-power start-up circuit for bandgap reference voltage generator
US7679352B2 (en) * 2007-05-30 2010-03-16 Faraday Technology Corp. Bandgap reference circuits
US7697365B2 (en) * 2007-07-13 2010-04-13 Silicon Storage Technology, Inc. Sub volt flash memory system
US7545161B2 (en) 2007-08-02 2009-06-09 International Business Machines Corporation Method and apparatus to measure threshold shifting of a MOSFET device and voltage difference between nodes
KR100891405B1 (ko) * 2007-09-27 2009-04-02 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그 동작 방법
KR101369154B1 (ko) * 2007-12-11 2014-03-04 삼성전자주식회사 과전압 보호 기능을 갖는 션트 레귤레이터 및 이를 구비한반도체 장치
KR100953046B1 (ko) * 2007-12-27 2010-04-14 주식회사 하이닉스반도체 불휘발성 메모리 소자의 동작 방법
JP2009199675A (ja) 2008-02-22 2009-09-03 Seiko Instruments Inc 不揮発性半導体記憶装置
US7826290B2 (en) * 2008-04-11 2010-11-02 Micron Technology, Inc. Apparatus and method for increasing data line noise tolerance
US7592858B1 (en) 2008-04-15 2009-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit and method for a gate control circuit with reduced voltage stress
US7956597B2 (en) * 2008-06-24 2011-06-07 Mediatek Inc. Reference buffer circuits for providing reference voltages
JP5407510B2 (ja) * 2008-08-29 2014-02-05 株式会社リコー 定電圧回路装置
US7983078B2 (en) 2008-09-24 2011-07-19 Sandisk Technologies Inc. Data retention of last word line of non-volatile memory arrays
KR101642465B1 (ko) * 2008-12-12 2016-07-25 삼성전자주식회사 불휘발성 메모리 장치의 액세스 방법
KR20100077271A (ko) * 2008-12-29 2010-07-08 주식회사 동부하이텍 기준전압 발생회로
KR101585958B1 (ko) * 2008-12-29 2016-01-18 주식회사 동부하이텍 기준전압 발생회로
KR101532584B1 (ko) 2009-01-30 2015-06-30 삼성전자주식회사 비휘발성 메모리 장치, 및 그의 프로그램 방법
TWI380154B (en) 2009-04-16 2012-12-21 Vanguard Int Semiconduct Corp Bandgap reference circuits
US7940554B2 (en) * 2009-04-24 2011-05-10 Sandisk 3D Llc Reduced complexity array line drivers for 3D matrix arrays
EP2273339A1 (en) * 2009-07-08 2011-01-12 Dialog Semiconductor GmbH Startup circuit for bandgap voltage reference generators
KR101676816B1 (ko) 2010-02-11 2016-11-18 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
CN102375470B (zh) 2010-08-20 2016-02-03 张伟 一种带隙参照电压电路
US9520772B2 (en) * 2010-11-09 2016-12-13 Tdk-Lambda Corporation Multi-level voltage regulator system
KR101771619B1 (ko) * 2011-02-09 2017-08-28 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 구동 방법
US8878513B2 (en) 2011-02-16 2014-11-04 Mediatek Singapore Pte. Ltd. Regulator providing multiple output voltages with different voltage levels
US8363477B2 (en) * 2011-03-09 2013-01-29 Ememory Technology Inc. Method of setting trim codes for a flash memory and related device
US9189007B2 (en) 2011-03-10 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Power supply regulator
TWI444813B (zh) 2011-03-16 2014-07-11 Himax Tech Ltd 帶隙電路與其啟動電路
KR101298190B1 (ko) * 2011-10-13 2013-08-20 에스케이하이닉스 주식회사 저항성 메모리 장치, 그 레이아웃 구조 및 센싱 회로
CN103117741A (zh) 2011-11-16 2013-05-22 国民技术股份有限公司 一种偏置电流产生电路以及尾电流源电路
JP2013130937A (ja) * 2011-12-20 2013-07-04 Ricoh Co Ltd 定電圧回路及び電子機器
CN103326670B (zh) * 2012-03-22 2017-03-01 联咏科技股份有限公司 输出级电路
JP5942781B2 (ja) * 2012-04-16 2016-06-29 ソニー株式会社 記憶制御装置、メモリシステム、情報処理システム、および、記憶制御方法
US8995202B2 (en) * 2012-05-21 2015-03-31 Freescale Semiconductor, Inc. Test flow to detect a latent leaky bit of a non-volatile memory
US9142315B2 (en) * 2012-07-25 2015-09-22 Freescale Semiconductor, Inc. Methods and systems for adjusting NVM cell bias conditions for read/verify operations to compensate for performance degradation
US8847565B2 (en) * 2012-09-14 2014-09-30 Nxp B.V. Shunt regulator for adverse voltage/circuit conditions
TW201427214A (zh) 2012-12-24 2014-07-01 Infinno Technology Corp 電源供應器之保護電路
CN104768290B (zh) 2012-12-28 2017-06-09 电子科技大学 多路电流源切换装置
CN203135827U (zh) 2012-12-31 2013-08-14 意法半导体研发(深圳)有限公司 一种用于驱动功率晶体管的驱动电路
CN103117080B (zh) 2013-02-01 2017-08-08 上海华虹宏力半导体制造有限公司 读出电路
KR20140104203A (ko) * 2013-02-20 2014-08-28 삼성전자주식회사 기준 전압 생성 회로
US9515152B2 (en) * 2013-06-27 2016-12-06 Globalfoundries Singapore Pte. Ltd. Simple and cost-free MTP structure
JP5667260B1 (ja) * 2013-08-20 2015-02-12 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US9618959B2 (en) 2013-09-12 2017-04-11 Texas Instruments Incorporated Reference generator circuit with dynamically tracking threshold
US9019780B1 (en) * 2013-10-08 2015-04-28 Ememory Technology Inc. Non-volatile memory apparatus and data verification method thereof
TWI479292B (zh) 2013-10-09 2015-04-01 Holtek Semiconductor Inc 電壓穩壓電路及其方法
US11269368B2 (en) 2014-02-18 2022-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Flipped gate voltage reference and method of using
TW201535397A (zh) * 2014-03-10 2015-09-16 Toshiba Kk 半導體記憶裝置及漏電流檢測方法
CN104979000A (zh) 2014-04-09 2015-10-14 力旺电子股份有限公司 感测装置及其数据感测方法
CN203786597U (zh) 2014-04-30 2014-08-20 杭州士兰微电子股份有限公司 低压差线性稳压器
KR20150142503A (ko) * 2014-06-12 2015-12-22 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작방법
US9627088B2 (en) * 2015-02-25 2017-04-18 Ememory Technology Inc. One time programmable non-volatile memory and read sensing method thereof
US9786383B2 (en) * 2015-02-25 2017-10-10 Ememory Technology Inc. One time programmable non-volatile memory and read sensing method thereof
US9502426B1 (en) 2015-07-06 2016-11-22 Ememory Technology Inc. One time programming non-volatile memory cell
US9710010B2 (en) 2015-07-10 2017-07-18 Sk Hynix Memory Solutions Inc. Start-up circuit for bandgap reference
US9548124B1 (en) 2015-10-14 2017-01-17 Sandisk Technologies Llc Word line dependent programming in a memory device
US9720435B2 (en) 2015-12-28 2017-08-01 Adtran, Inc. Reference current source
US9847133B2 (en) 2016-01-19 2017-12-19 Ememory Technology Inc. Memory array capable of performing byte erase operation
US9881693B2 (en) * 2016-02-16 2018-01-30 Micron Technology, Inc. Selectors on interface die for memory device
US9852800B2 (en) 2016-03-07 2017-12-26 Sandisk Technologies Llc Adaptive determination of program parameter using program of erase rate
US10090027B2 (en) 2016-05-25 2018-10-02 Ememory Technology Inc. Memory system with low read power
JP2018156701A (ja) 2017-03-16 2018-10-04 東芝メモリ株式会社 不揮発性半導体記憶装置
US9922992B1 (en) 2017-04-10 2018-03-20 Sandisk Technologies Llc Doping channels of edge cells to provide uniform programming speed and reduce read disturb
TWI672576B (zh) 2017-05-02 2019-09-21 立積電子股份有限公司 帶差參考電路、電壓產生器及其電壓控制方法
US10062448B1 (en) * 2017-11-07 2018-08-28 Texas Instruments Incorporated Zero bias fuse cell
US10510426B2 (en) * 2018-04-27 2019-12-17 Gigadevice Semiconductor (Shanghai) Inc. Programming method, programming apparatus and storage medium for non-volatile memory

Also Published As

Publication number Publication date
TW202038233A (zh) 2020-10-16
CN111198589B (zh) 2021-11-09
US20200160909A1 (en) 2020-05-21
TWI706412B (zh) 2020-10-01
TWI722612B (zh) 2021-03-21
US20200159273A1 (en) 2020-05-21
TW202044254A (zh) 2020-12-01
US20200160925A1 (en) 2020-05-21
US11004505B1 (en) 2021-05-11
CN111199757A (zh) 2020-05-26
US20200160924A1 (en) 2020-05-21
US10783960B2 (en) 2020-09-22
TWI712039B (zh) 2020-12-01
CN111199763A (zh) 2020-05-26
US10916302B2 (en) 2021-02-09
TW202020883A (zh) 2020-06-01
TWI708253B (zh) 2020-10-21
TW202020879A (zh) 2020-06-01
CN111198589A (zh) 2020-05-26
US10803931B2 (en) 2020-10-13
TW202021247A (zh) 2020-06-01
US20210118496A1 (en) 2021-04-22
TWI715270B (zh) 2021-01-01
TW202036565A (zh) 2020-10-01
US11086349B2 (en) 2021-08-10
US20200160907A1 (en) 2020-05-21
US20200159271A1 (en) 2020-05-21
TW202020597A (zh) 2020-06-01
US10847218B2 (en) 2020-11-24
CN111199763B (zh) 2021-12-03
CN111221370B (zh) 2021-11-09
TWI711251B (zh) 2020-11-21
CN111221370A (zh) 2020-06-02
US10748607B2 (en) 2020-08-18
TWI715263B (zh) 2021-01-01

Similar Documents

Publication Publication Date Title
CN111199757B (zh) 非易失性存储元件及具数据验证与重写功能的外围电路
US7061813B2 (en) Page buffer of non-volatile memory device and method of programming and reading non-volatile memory device
JP5150245B2 (ja) 半導体記憶装置
KR101009096B1 (ko) 불휘발성 메모리 소자 및 이의 프로그램 검증 동작 방법
KR100567912B1 (ko) 플래시 메모리 장치의 페이지 버퍼 및 이를 이용한 데이터프로그램 방법
TW483003B (en) Multi-state nonvolatile semiconductor memory device which is capable of regularly maintaining a margin between threshold voltage distributions
US10706928B2 (en) Non-volatile static random access memory architecture having single non-volatile bit per volatile memory bit
US8351273B2 (en) Nonvolatile memory device and method of operating the same
JPH10302489A (ja) 不揮発性半導体記憶装置
KR20010029857A (ko) 비휘발성 반도체 메모리 장치
US7564724B2 (en) Flash memory device
JP2014157650A (ja) 半導体記憶装置
JP2014127220A (ja) 半導体記憶装置
KR100618902B1 (ko) 프로그램 검증 판독 중 열 스캔을 통해 프로그램 시간을단축시킬 수 있는 플래시 메모리 장치의 프로그램 방법
US7031192B1 (en) Non-volatile semiconductor memory and driving method
JP3404712B2 (ja) 不揮発性半導体記憶装置及びその書き込み方法
US20200035293A1 (en) Extended write modes for non-volatile static random access memory architectures having word level switches
JP2012133834A (ja) 不揮発性半導体記憶装置
JP5242603B2 (ja) 半導体記憶装置
CN109801651B (zh) 半导体存储装置以及读出方法
US7782676B2 (en) Method of operating a nonvolatile memory device
WO2006059374A1 (ja) 半導体装置および半導体装置の制御方法
KR101069087B1 (ko) 캠셀 메모리 장치
KR20070109419A (ko) 플래시 메모리 장치의 페이지 버퍼
US7830725B2 (en) Page buffer and programming method of a non-volatile memory device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant