KR100618840B1 - 저 전원전압 플래쉬 메모리장치의 감지회로 - Google Patents

저 전원전압 플래쉬 메모리장치의 감지회로 Download PDF

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Abstract

낮은 전원전압에서 동작할 수 있으며 낮은 전원전압에서도 독출속도를 저하시키지 않고 메모리셀 스트레스를 감소시킬 수 있는 플래쉬 메모리장치의 감지회로가 개시된다. 상기 감지회로는, 제1부하소자, 제1반전회로, 제2부하소자, 제2반전회로, 및 감지증폭기를 구비하는 것을 특징으로 한다. 상기 제1부하소자는 상기 플래쉬 메모리장치내의 매인 셀 어레이의 비트라인에 일단이 연결된다. 상기 제1반전회로는 상기 매인 셀 어레이의 비트라인에 입력단이 연결되고 상기 제1부하소자의 다른 일단에 출력단이 연결된다. 상기 제2부하소자는 상기 플래쉬 메모리장치내의 기준 셀 어레이의 비트라인에 일단이 연결된다. 상기 제2반전회로는 상기 기준 셀 어레이의 비트라인에 입력단이 연결되고 상기 제2부하소자의 다른 일단에 출력단이 연결된다. 상기 감지증폭기는 상기 매인 셀 어레이의 비트라인의 전압과 상기 기준 셀 어레이의 비트라인의 전압을 비교하여 그 결과에 따른 출력신호를 발생한다.

Description

저 전원전압 플래쉬 메모리장치의 감지회로{Sense circuit for low power supply voltage flash memory device}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 제1실시예에 따른 플래쉬 메모리장치의 감지회로를 나타내는 회로도이다.
도 2는 도 1에 도시된 플래쉬 메모리장치의 독출 타이밍도이다.
도 3은 본 발명의 제2실시예에 따른 플래쉬 메모리장치의 감지회로를 나타내는 회로도이다.
본 발명은 플래쉬 메모리장치에 관한 것으로, 특히 플래쉬 메모리장치의 감지(sense) 회로에 관한 것이다.
모바일(Mobile) 시스템과 같은 여러 가지 응응 시스템의 개발에 따라 비휘발성 메모리장치(non-volitile memory device)인 플래쉬 메모리장치의 요구가 증가되고 있다. 특히 최근에는 동작 전원전압이 낮아짐에 따라 1볼트에 가까운 낮은 전원 전압에서 동작할 수 있는 플래쉬 메모리장치의 요구가 증가되고 있다.
일반적으로 플래쉬 메모리장치와 같은 비휘발성 메모리장치에서 독출동작은 매인셀 어레이(Main Cell Array)의 비트라인과 기준셀 어레이(Reference Cell Array)의 비트라인에 일정한 전압을 인가한 다음, 양쪽의 비트라인에 흐르는 두 전류를 비교하여 매인셀 어레이내의 메모리셀에 저장된 데이터를 감지한다. 이때, 두 비트라인의 스윙(Swing) 폭은 독출속도와 메모리셀 스트레스(Stress)에 직접적인 영향을 미친다.
비휘발성 메모리장치에서 독출속도를 향상시키고 메모리셀에 대한 스트레스를 줄이기 위해서는 독출시 두 비트라인의 전압을 소정의 레벨로 클램프(clamp)하여 비트라인 전압의 스윙(Swing)을 줄여 주는 것이 중요하다.
미국특허 US6,233,189에 비휘발성 메모리장치에 사용되는 종래의 비트라인 감지회로들의 예들이 개시되어 있다. 그런데 종래의 감지회로들은 일반적으로 1.6볼트 이상의 전원전압에서 동작하도록 구성되어 있으며 또한 전원전압이 목표전압으로부터 약간 높아지면 비트라인 전압의 스윙이 커져서 독출속도가 저하되고 메모리셀 스트레스가 증가될 수 있는 단점이 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 낮은 전원전압에서 동작할 수 있으며 낮은 전원전압에서도 독출속도를 저하시키지 않고 메모리셀 스트레스를 감소시킬 수 있는 플래쉬 메모리장치의 감지회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 플래쉬 메모리장치의 감지회로는, 제1부하소자, 제1반전회로, 제2부하소자, 제2반전회로, 및 감지증폭기를 구비하는 것을 특징으로 한다.
상기 제1부하소자는 상기 플래쉬 메모리장치내의 매인 셀 어레이의 비트라인에 일단이 연결된다. 상기 제1반전회로는 상기 매인 셀 어레이의 비트라인에 입력단이 연결되고 상기 제1부하소자의 다른 일단에 출력단이 연결된다. 상기 제2부하소자는 상기 플래쉬 메모리장치내의 기준 셀 어레이의 비트라인에 일단이 연결된다. 상기 제2반전회로는 상기 기준 셀 어레이의 비트라인에 입력단이 연결되고 상기 제2부하소자의 다른 일단에 출력단이 연결된다. 상기 감지증폭기는 상기 매인 셀 어레이의 비트라인의 전압과 상기 기준 셀 어레이의 비트라인의 전압을 비교하여 그 결과에 따른 출력신호를 발생한다.
바람직하기로는 상기 제1부하소자는, 상기 제1반전회로의 출력단에 소오스가 연결되고 상기 매인 셀 어레이의 비트라인에 드레인 및 게이트가 공통 연결되는 피모스 트랜지스터로 구성된다.
상기 제1부하소자는, 상기 제1반전회로의 출력단에 드레인 및 게이트가 공통 연결되고 상기 매인 셀 어레이의 비트라인에 소오스가 연결되는 엔모스 트랜지스터로 구성될 수 있다. 또한 상기 제1부하소자는, 상기 제1반전회로의 출력단에 드레인이 연결되고 게이트에 일정한 전압이 인가되고 상기 매인 셀 어레이의 비트라인에 소오스가 연결되는 엔모스 트랜지스터로 구성될 수도 있다.
바람직하기로는 상기 제2부하소자는, 상기 제2반전회로의 출력단에 소오스가 연결되고 상기 기준 셀 어레이의 비트라인에 드레인 및 게이트가 공통 연결되는 피모스 트랜지스터로 구성된다.
상기 제2부하소자는, 상기 제2반전회로의 출력단에 드레인 및 게이트가 공통 연결되고 상기 기준 셀 어레이의 비트라인에 소오스가 연결되는 엔모스 트랜지스터로 구성될 수 있다. 또한 상기 제2부하소자는, 상기 제2반전회로의 출력단에 드레인이 연결되고 게이트에 일정한 전압이 인가되고 상기 기준 셀 어레이의 비트라인에 소오스가 연결되는 엔모스 트랜지스터로 구성될 수도 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 플래쉬 메모리장치의 감지회로는, 감지증폭기, 제1전류미러, 제1반전회로, 제2전류미러, 제2반전회로, 및 제3전류미러를 구비하는 것을 특징으로 한다.
상기 감지증폭기는 입력단을 통해 흐르는 전류를 감지하여 그 결과에 따른 출력신호를 발생한다. 상기 제1전류미러는 상기 플래쉬 메모리장치내의 매인 셀 어레이의 비트라인과 상기 감지증폭기의 입력단에 연결되고, 상기 매인 셀 어레이의 비트라인에 흐르는 전류를 상기 감지증폭기의 입력단으로 미러링(mirroring)한다. 상기 제1반전회로는 상기 매인 셀 어레이의 비트라인에 입력단이 연결되고 상기 제1전류미러의 전원공급단에 출력단이 연결된다. 상기 제2전류미러는 상기 플래쉬 메모리장치내의 기준 셀 어레이의 비트라인에 연결되고, 상기 기준 셀 어레이의 비트라인에 흐르는 전류를 미러링(mirroring)한다. 상기 제2반전회로는 상기 기준 셀 어레이의 비트라인에 입력단이 연결되고 상기 제2전류미러의 전원공급단에 출력단이 연결된다. 상기 제3전류미러는 상기 제2전류미러에 의해 미러된 전류를 다시 상 기 감지증폭기의 입력단으로 미러링한다.
바람직하기로는 상기 제1전류미러는, 상기 제1반전회로의 출력단에 소오스가 연결되고 상기 매인 셀 어레이의 비트라인에 드레인 및 게이트가 공통 연결되는 제1피모스 트랜지스터, 및 상기 제1반전회로의 출력단에 소오스가 연결되고 상기 제1피모스 트랜지스터의 게이트에 게이트가 연결되고 상기 감지증폭기의 입력단에 드레인이 연결되는 제2피모스 트랜지스터를 포함하여 구성된다.
바람직하기로는 상기 제2전류미러는, 상기 제2반전회로의 출력단에 소오스가 연결되고 상기 기준 셀 어레이의 비트라인에 드레인 및 게이트가 공통 연결되는 제1피모스 트랜지스터, 및 상기 제2반전회로의 출력단에 소오스가 연결되고 상기 제1피모스 트랜지스터의 게이트에 게이트가 연결되고 제3전류미러에 드레인이 연결되는 제2피모스 트랜지스터를 포함하여 구성된다.
바람직하기로는 상기 제3전류미러는, 상기 제2전류미러에 드레인과 게이트가 공통 연결되고 기준전압에 소오스가 연결되는 제1엔모스 트랜지스터, 상기 감지증폭기의 입력단에 드레인이 연결되고 상기 제1엔모스 트랜지스터의 게이트에 게이트가 연결되고 상기 기준전압에 소오스가 연결되는 제2엔모스 트랜지스터를 포함하여 구성된다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 제1실시예에 따른 플래쉬 메모리장치의 감지회로를 나타내는 회로도이다.
도 1을 참조하면, 본 발명의 제1실시예에 따른 감지회로(15)는 매인셀 어레이(Main Cell Array)(11)와 기준셀 어레이(Reference Cell Array)(13)에 연결되고 매인셀 어레이(11)의 데이터라인(DL)의 전압레벨과 기준셀 어레이(13)의 데이터라인(RDL)의 전압레벨을 비교함으로써 매인셀 어레이(11)내의 소정의 메모리셀(MC)에 저장된 데이터를 감지한다.
매인셀 어레이(11)는 게이트에 워드라인(WL)이 연결되고 드레인에 비트라인(BL1,BL2)이 연결되는 다수개의 플래쉬 메모리셀들(MC) 및 데이터라인(DL)과 비트라인(BL1,BL2) 사이에 연결되고 칼럼선택신호(COL1,COL2)에 의해 제어되는 다수개의 선택 트랜지스터들(N1)을 포함한다.
기준셀 어레이(13)는 게이트에 기준(reference) 워드라인(RWL)이 연결되는 기준 메모리셀(RMC) 및 데이터라인(RDL)과 기준 메모리셀(RMC)의 드레인 사이에 연결되고 기준 칼럼선택신호(RCOL)에 의해 제어되는 선택 트랜지스터(N2)을 포함한다.
특히 본 발명의 제1실시예에 따른 감지회로(15)는, 제1부하소자(P1), 제1반전회로(IV1), 제2부하소자(P2), 제2반전회로(IV2), 및 감지증폭기(SA)를 구비한다.
제1부하소자(P1)는 매인 셀 어레이(11)의 비트라인, 즉 데이터라인(DL)에 일 단이 연결된다. 제1반전회로(IV1)는 매인 셀 어레이(11)의 데이터라인(DL)에 입력단이 연결되고 제1부하소자(P1)의 다른 일단에 출력단이 연결된다.
제2부하소자(P2)는 기준 셀 어레이(13)의 비트라인, 즉 데이터라인(RDL)에 일단이 연결된다. 제2반전회로(IV2)는 기준 셀 어레이(13)의 데이터라인(RDL)에 입력단이 연결되고 제2부하소자(P2)의 다른 일단에 출력단이 연결된다.
감지증폭기(SA)는 매인 셀 어레이의 데이터라인(DL)에 연결되는 제1입력단과 기준 셀 어레이의 데이터라인(RDL)에 연결되는 제2입력단을 갖는다. 감지증폭기(SA)는 매인 셀 어레이의 데이터라인(DL)의 전압과 기준 셀 어레이의 데이터라인(RDL)의 전압을 비교하여 그 결과에 따른 출력신호(SAOUT)를 발생한다.
여기에서 제1부하소자(P1)는 제1반전회로(IV1)의 출력단에 소오스가 연결되고 매인 셀 어레이의 데이터라인(DL)에 드레인 및 게이트가 공통 연결되는 피모스 트랜지스터로 구성된다. 제1부하소자(P1)는 제1반전회로(IV1)의 출력단에 드레인 및 게이트가 공통 연결되고 매인 셀 어레이의 데이터라인(DL)에 소오스가 연결되는 엔모스 트랜지스터로 구성될 수도 있다. 또한 제1부하소자(P1)는 제1반전회로(IN1)의 출력단에 드레인이 연결되고 게이트에 일정한 전압이 인가되고 매인 셀 어레이의 데이터라인(DL)에 소오스가 연결되는 엔모스 트랜지스터로 구성될 수도 있다.
마찬가지로 제2부하소자(P2)는 제2반전회로(IV2)의 출력단에 소오스가 연결되고 기준 셀 어레이의 데이터라인(RDL)에 드레인 및 게이트가 공통 연결되는 피모스 트랜지스터로 구성된다. 제2부하소자(P2)는 제2반전회로(IV2)의 출력단에 드레인 및 게이트가 공통 연결되고 기준 셀 어레이의 데이터라인(RDL)에 소오스가 연결 되는 엔모스 트랜지스터로 구성될 수도 있다. 또한 제2부하소자(P2)는 제2반전회로(IV2)의 출력단에 드레인이 연결되고 게이트에 일정한 전압이 인가되고 기준 셀 어레이의 데이터라인(RDL)에 소오스가 연결되는 엔모스 트랜지스터로 구성될 수도 있다.
제1반전회로(IV1) 및 제2반전회로(IV2)는 하나의 인버터로 구성되며 여러가지 형태의 논리회로들로 구성될 수도 있다. 감지증폭기(SA)는 전압 감지증폭기 형태(type)이며 한 스테이지 이상의 연산증폭기를 포함하여 구성된다.
상기 제1실시예에 따른 감지회로(15)의 동작을 좀더 자세히 설명하면 다음과 같다. 독출동작이 시작되면 칼럼선택신호(COL1,COL2)중 하나가 인에이블되고 이에 따라 비트라인(BL1,BL2)중 하나가 데이터라인(DL)에 연결된다. 또한 워드라인(WL)이 인에이블된다. 따라서 데이터라인(DL)의 전압레벨은 데이터라인(DL)에 연결되는 비트라인의 전압레벨과 동일해 진다.
이러한 상태에서 제1반전회로(IV1)의 출력 전류가 제1부하소자(P1)를 거쳐 데이터라인(DL) 쪽으로 공급되어 데이터라인(DL)의 전압레벨이 상승하게 된다. 데이터라인(DL)의 전압레벨이 제1반전회로(IV1)의 로직 문턱(logic threshold) 전압을 넘어서게 되면 제1부하소자(P1)를 통해 전달되던 제1반전회로(IV1)의 출력전류는 감소하게 되어 데이터라인(DL)의 전압레벨은 더 이상 소정의 레벨 이상으로 상승되지 않는다.
제2반전회로(IV2)와 제2부하소자(P2)도 각각 제1반전회로(IV1)와 제1부하소자(P1)와 동일하게 동작하며 따라서 기준셀 어레이(13)의 데이터라인(RDL)의 전압 레벨도 더 이상 소정의 레벨 이상으로 상승되지 않는다.
이러한 메모리셀 어레이의 데이터라인(DL) 전압에 대한 클램프(Clamp) 동작은 데이터라인(DL) 전압, 즉 비트라인(BL) 전압의 스윙 폭(Swing width)을 줄여주게 된다. 마찬가지로 기준셀 어레이의 데이터라인(RDL) 전압에 대한 클램프(Clamp) 동작은 데이터라인(RDL) 전압의 스윙 폭(Swing width)을 줄여주게 된다.
그 결과 낮은 전원전압에서도 감지증폭기(SA)가 메모리셀(MC)에 흐르는 전류를 빠르게 감지할 수 있게 되어 독출속도가 향상되고, 또한 메모리셀(MC)에 대한 스트레스도 감소된다. 도 2에 도 1에 도시된 플래쉬 메모리장치의 독출 타이밍도가 도시되어 있다.
도 3은 본 발명의 제2실시예에 따른 플래쉬 메모리장치의 감지회로를 나타내는 회로도이다.
도 3을 참조하면, 본 발명의 제2실시예에 따른 감지회로(35)는 매인셀 어레이(11)와 기준셀 어레이(13)에 연결되고 매인셀 어레이(11)의 데이터라인(DL)에 흐르는 전류와 기준셀 어레이(13)의 데이터라인(RDL)에 흐르는 전류를 비교하여 매인셀 어레이(11)내의 소정의 메모리셀(MC)에 저장된 데이터를 감지한다.
매인셀 어레이(11)와 기준셀 어레이(13)는 도 1에 도시된 제1실시예의 것들과 동일하다.
특히 본 발명의 제2실시예에 따른 감지회로(35)는, 감지증폭기(SA), 제1전류미러(CM1), 제2전류미러(CM2), 제3전류미러(CM3), 제1반전회로(IV3), 및 제2반전회로(IV4)를 구비한다.
감지증폭기(SA)는 입력단을 통해 흐르는 전류를 감지하여 그 결과에 따른 출력신호(SAOUT)를 발생한다. 제1전류미러(CM1)는 매인 셀 어레이(11)의 비트라인, 즉 데이터라인(DL)과 감지증폭기(SA)의 입력단에 연결되고, 매인 셀 어레이(11)의 데이터라인(DL)에 흐르는 전류를 감지증폭기(SA)의 입력단으로 미러링(mirroring)한다. 즉 제1전류미러(CM1)에 의해, 매인 셀 어레이(11)의 데이터라인(DL)에 흐르는 전류와 동일한 전류가 감지증폭기(SA)의 입력단에 흐르게 된다. 제1반전회로(IV3)는 매인 셀 어레이(11)의 데이터라인(DL)에 입력단이 연결되고 제1전류미러(CM1)의 전원공급단(VP1)에 출력단이 연결된다.
제2전류미러(CM2)는 기준 셀 어레이(13)의 비트라인, 즉 데이터라인(RDL)에 연결되고, 기준 셀 어레이(13)의 데이터라인(RDL)에 흐르는 전류를 미러링(mirroring)한다. 즉 제2전류미러(CM2)에 의해, 기준 셀 어레이(13)의 데이터라인(RDL)에 흐르는 전류와 동일한 전류가 미러(mirror)된다. 제2반전회로(IV4)는 기준 셀 어레이(13)의 데이터라인(RDL)에 입력단이 연결되고 제2전류미러(CM2)의 전원공급단(VP2)에 출력단이 연결된다.
제3전류미러(CM3)는 제2전류미러(CM2)에 의해 미러된 전류, 즉 기준 셀 어레이(13)의 데이터라인(RDL)에 흐르는 전류와 동일한 양의 전류를 다시 감지증폭기(SA)의 입력단으로 미러링한다. 따라서 최종적으로 감지증폭기(SA)의 입력단에 흐르는 전류는 매인 셀 어레이(11)의 데이터라인(DL)에 흐르는 전류 및 기준셀 어레이(13)의 데이터라인(RDL)에 흐르는 전류와 동일해 진다. 감지증폭기(SA)는 이 전류를 감지하여 그에 따른 출력전압(SAOUT)을 발생한다.
여기에서 제1전류미러(CM1)는, 제1반전회로(IV3)의 출력단에 소오스가 연결되고 매인 셀 어레이의 데이터라인(DL)에 드레인 및 게이트가 공통 연결되는 피모스 트랜지스터(P11), 및 제1반전회로(IV3)의 출력단에 소오스가 연결되고 피모스 트랜지스터(P11)의 게이트에 게이트가 연결되고 감지증폭기(SA)의 입력단에 드레인이 연결되는 피모스 트랜지스터(P12)를 포함하여 구성된다. 피모스 트랜지스터(P11)는 도 1에 도시된 제1실시예의 제1부하소자(P1)에 해당한다.
제2전류미러(CM2)는, 제2반전회로(IV4)의 출력단에 소오스가 연결되고 기준 셀 어레이(13)의 데이터라인(RDL)에 드레인 및 게이트가 공통 연결되는 피모스 트랜지스터(P21), 및 제2반전회로(IV4)의 출력단에 소오스가 연결되고 피모스 트랜지스터(P21)의 게이트에 게이트가 연결되고 제3전류미러(CM3)에 드레인이 연결되는 피모스 트랜지스터(P22)를 포함하여 구성된다. 피모스 트랜지스터(P21)는 도 1에 도시된 제1실시예의 제2부하소자(P2)에 해당한다.
제3전류미러(CM3)는, 제2전류미러(CM2)에 드레인과 게이트가 공통 연결되고 기준전압에 소오스가 연결되는 엔모스 트랜지스터(N11), 감지증폭기(SA)의 입력단에 드레인이 연결되고 엔모스 트랜지스터(N11)의 게이트에 게이트가 연결되고 상기 기준전압에 소오스가 연결되는 엔모스 트랜지스터(N12)를 포함하여 구성된다.
감지증폭기(SA)는 전류 감지증폭기 형태이며 한 스테이지 이상의 단일 입력 증폭기를 포함하여 구성된다.
상기 제2실시예에 따른 감지회로(35)의 동작은 상기 제1실시예에 따른 감지회로(15)의 동작과 유사하며 좀더 자세히 설명하면 다음과 같다. 제1실시예에서와 마찬가지로 독출동작이 시작되면 칼럼선택신호(COL1,COL2)중 하나가 인에이블되고 이에 따라 비트라인(BL1,BL2)중 하나가 데이터라인(DL)에 연결된다. 또한 워드라인(WL)이 인에이블된다. 따라서 데이터라인(DL)의 전압레벨은 데이터라인(DL)에 연결되는 비트라인의 전압레벨과 동일해 진다.
이러한 상태에서 제1반전회로(IV3)의 출력 전류가 제1전류미러(CM1) 내의 피모스 트랜지스터(P11)를 거쳐 데이터라인(DL) 쪽으로 공급되어 데이터라인(DL)의 전압레벨이 상승하게 된다. 데이터라인(DL)의 전압레벨이 제1반전회로(IV3)의 로직 문턱(logic threshold) 전압을 넘어서게 되면 피모스 트랜지스터(P11)를 통해 전달되던 제1반전회로(IV3)의 출력전류는 감소하게 되어 데이터라인(DL)의 전압레벨은 더 이상 소정의 레벨 이상으로 상승되지 않는다.
제2반전회로(IV4)와 제2전류미러(CM2) 내의 피모스 트랜지스터(P21)도 각각 제1반전회로(IV3)와 제1전류미러(CM1) 내의 피모스 트랜지스터(P11)와 동일하게 동작하며 따라서 기준셀 어레이(13)의 데이터라인(RDL)의 전압레벨도 더 이상 소정의 레벨 이상으로 상승되지 않는다.
이러한 메모리셀 어레이의 데이터라인(DL) 전압에 대한 클램프(Clamp) 동작은 데이터라인(DL) 전압, 즉 비트라인(BL) 전압의 스윙 폭(Swing width)을 줄여주게 된다. 마찬가지로 기준셀 어레이의 데이터라인(RDL) 전압에 대한 클램프(Clamp) 동작은 데이터라인(RDL) 전압의 스윙 폭(Swing width)을 줄여주게 된다. 이에 따라 메모리셀 어레이의 데이터라인(DL)에 흐르는 전류도 소정 값으로 클램프되고 기준셀 어레이의 데이터라인(RDL)에 흐르는 전류도 소정 값으로 클램프된다.
그 결과 낮은 전원전압에서도 감지증폭기(SA)가 메모리셀(MC)에 저장된 데이터를 빠르게 감지할 수 있게 되어 독출속도가 향상되고, 또한 메모리셀(MC)에 대한 스트레스도 감소된다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 플래쉬 메모리장치의 감지회로는 낮은 전원전압에서 동작할 수 있으며 낮은 전원전압에서도 독출속도를 저하시키지 않고 메모리셀 스트레스를 감소시킬 수 있는 장점이 있다.

Claims (14)

  1. 매인 셀 어레이의 비트라인에 일단이 연결되는 제1부하소자;
    상기 매인 셀 어레이의 비트라인에 입력단이 연결되고 상기 제1부하소자의 다른 일단에 출력단이 연결되는 제1반전회로;
    기준 셀 어레이의 비트라인에 일단이 연결되는 제2부하소자;
    상기 기준 셀 어레이의 비트라인에 입력단이 연결되고 상기 제2부하소자의 다른 일단에 출력단이 연결되는 제2반전회로; 및
    상기 매인 셀 어레이의 비트라인의 전압과 상기 기준 셀 어레이의 비트라인의 전압을 비교하여 그 결과에 따른 출력신호를 발생하는 감지증폭기를 구비하고,
    독출동작시 상기 제1반전회로의 출력전류가 상기 제1부하소자를 통해 상기 매인 셀 어레이의 비트라인으로 공급되어 상기 매인 셀 어레이의 비트라인의 전압레벨이 상승되고, 상기 매인 셀 어레이의 비트라인의 전압레벨이 상기 제1반전회로의 로직 문턱전압(logic threshold voltage)을 넘어서게 되면 상기 제1부하소자를 통해 전달되는 상기 제1반전회로의 출력전류는 감소되어 상기 매인 셀 어레이의 비트라인의 전압레벨은 소정의 전압레벨로 클램프(clamp)되는 것을 특징으로 하는 플래쉬 메모리장치의 감지회로.
  2. 제1항에 있어서, 상기 제1부하소자는,
    상기 제1반전회로의 출력단에 소오스가 연결되고 상기 매인 셀 어레이의 비트라인에 드레인 및 게이트가 공통 연결되는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 플래쉬 메모리장치의 감지회로.
  3. 제1항에 있어서, 상기 제1부하소자는,
    상기 제1반전회로의 출력단에 드레인 및 게이트가 공통 연결되고 상기 매인 셀 어레이의 비트라인에 소오스가 연결되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 플래쉬 메모리장치의 감지회로.
  4. 제1항에 있어서, 상기 제1부하소자는,
    상기 제1반전회로의 출력단에 드레인이 연결되고 게이트에 일정한 전압이 인가되고 상기 매인 셀 어레이의 비트라인에 소오스가 연결되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 플래쉬 메모리장치의 감지회로.
  5. 제1항에 있어서, 상기 제2부하소자는,
    상기 제2반전회로의 출력단에 소오스가 연결되고 상기 기준 셀 어레이의 비트라인에 드레인 및 게이트가 공통 연결되는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 플래쉬 메모리장치의 감지회로.
  6. 제1항에 있어서, 상기 제2부하소자는,
    상기 제2반전회로의 출력단에 드레인 및 게이트가 공통 연결되고 상기 기준 셀 어레이의 비트라인에 소오스가 연결되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 플래쉬 메모리장치의 감지회로.
  7. 제1항에 있어서, 상기 제2부하소자는,
    상기 제2반전회로의 출력단에 드레인이 연결되고 게이트에 일정한 전압이 인가되고 상기 기준 셀 어레이의 비트라인에 소오스가 연결되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 플래쉬 메모리장치의 감지회로.
  8. 제1항에 있어서, 상기 감지증폭기는 한 스테이지 이상의 연산증폭기를 포함하는 것을 특징으로 하는 플래쉬 메모리장치의 감지회로.
  9. 입력단을 통해 흐르는 전류를 감지하여 그 결과에 따른 출력신호를 발생하는 감지증폭기;
    매인 셀 어레이의 비트라인과 상기 감지증폭기의 입력단에 연결되고, 상기 매인 셀 어레이의 비트라인에 흐르는 전류를 상기 감지증폭기의 입력단으로 미러링(mirroring)하는 제1전류미러;
    상기 매인 셀 어레이의 비트라인에 입력단이 연결되고 상기 제1전류미러의 전원공급단에 출력단이 연결되는 제1반전회로;
    기준 셀 어레이의 비트라인에 연결되고, 상기 기준 셀 어레이의 비트라인에 흐르는 전류를 미러링(mirroring)하는 제2전류미러;
    상기 기준 셀 어레이의 비트라인에 입력단이 연결되고 상기 제2전류미러의 전원공급단에 출력단이 연결되는 제2반전회로; 및
    상기 제2전류미러에 의해 미러된 전류를 다시 상기 감지증폭기의 입력단으로 미러링하는 제3전류미러를 구비하는 것을 특징으로 하는 플래쉬 메모리장치의 감지회로.
  10. 제9항에 있어서, 상기 제1전류미러는,
    상기 제1반전회로의 출력단에 소오스가 연결되고 상기 매인 셀 어레이의 비트라인에 드레인 및 게이트가 공통 연결되는 제1피모스 트랜지스터; 및
    상기 제1반전회로의 출력단에 소오스가 연결되고 상기 제1피모스 트랜지스터의 게이트에 게이트가 연결되고 상기 감지증폭기의 입력단에 드레인이 연결되는 제2피모스 트랜지스터를 구비하는 것을 특징으로 하는 플래쉬 메모리장치의 감지회 로.
  11. 제9항에 있어서, 상기 제2전류미러는,
    상기 제2반전회로의 출력단에 소오스가 연결되고 상기 기준 셀 어레이의 비트라인에 드레인 및 게이트가 공통 연결되는 제1피모스 트랜지스터; 및
    상기 제2반전회로의 출력단에 소오스가 연결되고 상기 제1피모스 트랜지스터의 게이트에 게이트가 연결되고 제3전류미러에 드레인이 연결되는 제2피모스 트랜지스터를 구비하는 것을 특징으로 하는 플래쉬 메모리장치의 감지회로.
  12. 제9항에 있어서, 상기 제3전류미러는,
    상기 제2전류미러에 드레인과 게이트가 공통 연결되고 기준전압에 소오스가 연결되는 제1엔모스 트랜지스터;
    상기 감지증폭기의 입력단에 드레인이 연결되고 상기 제1엔모스 트랜지스터의 게이트에 게이트가 연결되고 상기 기준전압에 소오스가 연결되는 제2엔모스 트랜지스터를 구비하는 것을 특징으로 하는 플래쉬 메모리장치의 감지회로.
  13. 제9항에 있어서, 상기 감지증폭기는 한 스테이지 이상의 단일 입력 증폭기를 포함하는 것을 특징으로 하는 플래쉬 메모리장치의 감지회로.
  14. 제1항에 있어서, 독출동작시 상기 제2반전회로의 출력전류가 상기 제2부하소자를 통해 상기 기준 셀 어레이의 비트라인으로 공급되어 상기 기준 셀 어레이의 비트라인의 전압레벨이 상승되고, 상기 기준 셀 어레이의 비트라인의 전압레벨이 상기 제2반전회로의 로직 문턱전압(logic threshold voltage)을 넘어서게 되면 상기 제2부하소자를 통해 전달되는 상기 제2반전회로의 출력전류는 감소되어 상기 기준 셀 어레이의 비트라인의 전압레벨은 소정의 전압레벨로 클램프(clamp)되는 것을 특징으로 하는 플래쉬 메모리장치의 감지회로.
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