KR100866623B1 - 저전압에서 동작할 수 있는 비휘발성 메모리 장치의 센스앰프 회로 및 이를 포함하는 비휘발성 메모리 장치 - Google Patents

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Abstract

저전압에서 동작할 수 있는 비휘발성 메모리 장치의 센스 앰프 회로 및 이를 포함하는 비휘발성 메모리 장치가 개시된다. 본 발명에 따른 비휘발성 메모리 장치는 제1메모리 셀에 접속된 제1비트 라인과 제1기준 메모리 셀에 접속된 제2비트 라인을 포함하는 비휘발성 메모리 셀 어레이, 및 상기 제1비트 라인에 흐르는 전류와 상기 제2비트 라인에 흐르는 전류에 기초하여 상기 제1셀에 저장된 데이터를 감지하는 센스 앰프 회로를 구비한다. 상기 센스 앰프 회로는, 비트라인 전압과 제1 기준 전압을 비교하여 제1 비교 신호를 출력하는 제1 비교기, 상기 기준 비트라인 전압과 제2 기준 전압을 비교하여 제2 비교 신호를 출력하는 제2 비교기, 상기 제1 비교 신호에 기초하여 동작하는 제1 부하 트랜지스터, 제2 비교 신호에 기초하여 동작하는 제2 부하 트랜지스터, 및 상기 제1 비교 신호 및 제2 비교 신호에 기초하여 상기 제1 셀에 저장된 데이터를 감지하는 센스 증폭기를 구비한다.
비휘발성 메모리 장치(Nonvolatile Memory Device)

Description

저전압에서 동작할 수 있는 비휘발성 메모리 장치의 센스 앰프 회로 및 이를 포함하는 비휘발성 메모리 장치{Sense Amplifying Circuit and Nonvolatile Memory Device capable of operating with low power supply}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 NOR형 비휘발성 메모리 장치의 블록도이다.
도 2 내지 5는 종래의 비휘발성 메모리 장치의 센스 앰프 회로들을 나타낸다.
도 6은 본 발명의 일 실시 예에 따른 비휘발성 메모리 장치의 센스 앰프 회로를 나타낸다.
도 7은 도 6에 도시된 제1비교기의 구성도이다.
도 8은 본 발명의 다른 실시 예에 따른 비휘발성 메모리 장치의 센스 앰프 회로를 나타낸다.
도 9는 본 발명의 또 다른 실시 예에 따른 비휘발성 메모리 장치의 센스 앰프 회로를 나타낸다.
도 10은 도 6 및 도 8에 도시된 센스 앰프 회로의 동작 타이밍도이다.
본 발명은 비휘발성 메모리 장치(Nonvolatile Memory Device)에 관한 것으로, 보다 상세하게는 비휘발성 메모리 장치의 센스 앰프 회로에 관한 것이다.
비휘발성 메모리 장치에는, 마스크 롬, EEPROM(Electrically Erasable and Programmable Read Only Memory), EPROM(Erasable and Programmable Read Only Memory) 등이 있다. 이 중에서 EEPROM은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시(flash) EEPROM(이하, 플래쉬 메모리 장치)은 기존의 EEPROM에 비해 집적도가 높아 대용량 보조 기억 장치로의 응용에 매우 유리하다. 플래시 메모리 장치에는 크게 낸드형(NAND-type), NOR형, 및 AND형이 있으며, 낸드형 플래시 메모리 장치는 집적도가 높아 데이터 저장용으로, NOR형 플래시 메모리 장치는 데이터 억세스 속도가 빨라 프로그램 코드 저장용으로 많이 사용된다.
도 1은 일반적인 NOR형 비휘발성 메모리 장치(10, 예컨대, NOR형 플래시 메모리 장치)의 블록도이다. 도 1을 참조하면, 상기 비휘발성 메모리 장치(10)는 메모리셀 어레이(15), 제어 회로(20), 소스 라인 드라이버(25), 어드레스 버퍼(30), 로우 디코더(35), 칼럼 디코더(40), 칼럼 게이트(45), 센스 앰프 회로(50), 및 I/O 버퍼(55)를 구비한다.
상기 메모리 셀 어레이(15)는 플로팅 게이트와 컨트롤 게이트를 갖는 MOS 트 랜지스터 구조의 다수의 메모리 셀들의 배열이다. 상기 MOS 트랜지스터의 드레인(drain)은 비트 라인에, 소스(source)는 공통 소스 라인에 각각 연결된다.
예컨대, 상기 플로팅 게이트로 전자들에 주입됨으로써 문턱 전압이 높아질 때 각각의 메모리 셀에 데이터 '0'이 저장될 수 있고, 상기 플로팅 게이트로부터 전자들이 빠져나감으로서 상기 문턱 전압이 낮아질 때 각각의 메모리 셀에 데이터 '1'이 저장될 수 있다. 문턱 전압이 높아진 상태의 메모리 셀을 프로그램된 셀 혹은 오프셀이라 하며, 이에 비해 문턱 전압이 낮은 상태의 메모리 셀을 소거된 셀 혹은 온셀이라 한다.
상기 제어 회로(20)는 외부 제어 신호(Co1)에 기초하여 상기 비휘발성 메모리 장치의 동작 모드에 대응하는 내부 제어 신호(IC)를 발생한다.
상기 소스 라인 드라이버(25)는 상기 내부 제어 신호(IC)에 기초하여 소정의 동작 모드(예컨대, 리드 아웃 모드(read out mode))에 상응하는 상기 메모리 셀들의 공통 소스 라인의 전압을 제어한다. 예컨대 리드 아웃 모드에 상기 소스 라인 드라이버(25)는 상기 공통 소스 라인에 그라운드 전압을 설정한다.
상기 어드레스 버퍼(30)는 외부 어드레스(ADD)를 버퍼링하고, 상기 내부 제어 신호(IC)에 기초하여 내부 어드레스(ADD', 예컨대, 로우 어드레스 및 칼럼 어드레스)를 상기 로우 디코더(35) 및 상기 칼럼 디코더(40)로 출력한다.
상기 로우 디코더(35)는 상기 내부 제어 신호(IC) 및 상기 로우 어드레스에 기초하여, 상기 메모리 셀의 워드 라인(word line)을 선택한다.
상기 칼럼 디코더(40) 및 상기 칼럼 게이트(45)는 상기 내부 제어 신호(IC) 및 상기 칼럼 어드레스에 기초하여, 상기 메모리 셀의 비트 라인(Bit Line)을 선택한다.
상기 센스 앰프 회로(50)는 상기 칼럼 디코더(40) 및 상기 칼럼 게이트(45)에 의해 선택된 상기 메모리 셀의 비트 라인 데이터를 감지하고, 감지된 데이터를 증폭하여 출력한다.
상기 I/O 버퍼(55)는 상기 내부 제어신호(IC)에 응답하여 상기 센스 앰프 회로(50)의 출력을 버퍼링하고 버퍼링된 신호를 I/O 터미널로 출력한다.
최근에 비휘발성 메모리 장치가 고용량화되고 슬림화됨에 따라 저전력에서 동작할 수 있는 비휘발성 메모리 장치의 개발이 요구되고 있다.
비휘발성 메모리에서 리드(Read) 동작 시에 리드 속도 향상, 메모리 셀의 안정적인 전류 확보, 및 상기 메모리 셀의 디스터브(disturb), 즉 데이터 오류를 막기 위해서는 상기 메모리 셀의 비트 라인 전압의 스윙(swing) 폭을 줄여주는 것이 중요하다.
도 2 내지 5는 종래의 비휘발성 메모리 장치의 센스 앰프 회로들을 나타낸다. 상기 종래의 비휘발성 메모리 장치의 센스 앰프 회로는 미국등록 특허 NO. 6,233,189에 "Semiconductor Memory Device"라는 제목으로 게재되어 있다.
도 2 또는 도 3에 도시된 센스 앰프 회로(200 또는 300)는 센스 앰프(210 또는 310)의 부하 트랜지스터(QP1 또는 QP2)와 데이터 라인(DL) 혹은 기준 데이터 라인(RDL) 사이에 연결되어 있는 제1트랜지스터(QN1 또는 QN2)에 의한 비트 라인 전압(VBL)의 클램핑(clamping)이 정상적으로 이루어지기 위해서는 1.2V 이상의 전원 전압(Vcc)이 필요하다. 데이터 라인(DL)은 비트라인(BL0)과 선택적으로 연결되고, 기준 데이터 라인은 기준 비트라인과 선택적으로 연결되는 신호 라인이다. 예컨대, 부하 트랜지스터(QP2), 제1트랜지스터(QN2), 및 기준 데이터 라인(RDL) 각각에 요구되는 전압들(예컨대, Vtp(0.5V), Vdsn(0.2V), 및 VBL(0.5V))을 합한 전압이 1.2가 되므로 상기 전원 전압(Vcc)은 적어도 1.2V의 전압이 요구된다.
따라서 상기 센스 앰프 회로(200 또는 300)는 1V 이하의 전원 공급 전압(Vcc)에서는 동작할 수 없다.
도 4에 도시된 센스 앰프 회로(400)는 상기 센스 앰프 회로(400)를 동작시키기 위해 필요한 전압(Vcc)을 낮추기 위해 부하 트랜지스터(QP11)가 부하 역할 및 비트 라인 전압을 클램핑하는 역할을 동시에 한다. 즉 센스 앰프 회로(400)를 동작시키기 위해 적어도 필요한 전압(Vcc)은 상기 부하 트랜지스터(QP12)에 요구되는 전압(Vdsp= 0.2V)과 기준 데이터 라인(RDL)에 요구되는 전압(VBL=0.5)을 합한 전압(Vdsp+VBL=0.7V)이다. 따라서, 상기 센스 앰프 회로(400)는 1V 이하의 전원 공급 전압(Vcc)에서 동작할 수 있다.
그러나 고용량의 비휘발성 메모리 장치에서는 상당히 큰 값을 갖는 비트 라인 커패시터가 상기 부하 트랜지스터(QP11)에 직접 연결되어 있어 상기 센스 앰프 회로(400)의 센스 단자(SA)의 응답 속도가 감소되고, 메모리 셀(MC)의 디스터브(disturb)가 발생한다.
따라서 비휘발성 메모리의 리드 동작시 데이터 리드에 소요되는 시간이 증가한다. 또한 상기 센스 앰프 회로(400)로 공급되는 전원 전압(Vcc)의 변화가 그대 로 비트 라인 전압의 변화로 나타나므로 상기 비휘발성 메모리 셀의 안정적인 셀 전류를 확보할 수 없다.
도 5에 도시한 센스 앰프 회로(500)는 도 4의 센스 앰프 회로와 마찬가지로 1V 이하의 전원 공급 전압(Vcc)에서 동작할 수 있다. 또한 상기 센스 앰프 회로(500)는 상기 센스 앰프 회로(500)로 공급되는 전원 전압(Vcc)의 변화에 상관없는 BIAS 전압을 부하 트랜지스터(QN01)의 게이트 신호로 한다. 따라서 상기 센스 앰프 회로(500)는 상기 비활성 메모리 셀의 안정적인 전류를 확보함으로써 리드(read)시 상기 비활성 메모리 셀의 디스터브(disturb)는 줄일 수 있다.
그러나 상기 부하 트랜지스터(QN01)의 게이트와 소스 사이의 전압이 비트 라인에 충전된다. 이로 인하여 상기 부하 트랜지스터(QN01)의 과도 응답 특성이 나빠져서 비휘발성 메모리 장치의 리드 동작 시 데이터 리드에 소요되는 시간이 증가한다.
상술한 바와 같이 종래의 비휘발성 메모리 장치의 센스 앰프 회로는 저전력의 전원 전압(예컨대, 1V의 전원 전압)에서 동작할 수 없거나 동작할 수 있더라도 리드 속도가 감소되거나 비휘발성 메모리 셀의 디스터브가 발생하는 문제점이 있다.
따라서 1V 이하의 전원 공급 전압하에서 동작이 가능하고, 리드 속도의 향상, 비휘발성 메모리 셀의 안정적인 전류 확보, 및 비휘발성 메모리 셀의 디스터브를 제거할 수 있는 비휘발성 메모리의 센스 앰프 회로가 필요하다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 1V 이하의 전원 공급 전압하에서 동작할 수 있고, 리드 속도의 향상과 비휘발성 메모리 셀의 안정적인 전류 확보, 및 비휘발성 메모리 셀의 디스터브를 감소할 수 있는 비휘발성 메모리의 센스 앰프 회로, 및 상기 센스 앰프 회로를 구비하는 비휘발성 메모리 장치를 제공하기 위함이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리의 센스앰프 회로는 제1셀(cell)에 접속된 제1비트 라인에 흐르는 전류와 제2셀에 접속된 제2비트 라인에 흐르는 전류를 비교하여 상기 제1셀에 저장된 데이터를 감지하는 비휘발성 메모리의 센스 앰프 회로(Sense Amplifying Circuit)에 관한 것으로, 제1기준 전압에 기초하여 상기 제1 비트 라인에 흐르는 전류를 제어하고, 제2기준 전압에 기초하여 상기 제2 비트 라인에 흐르는 전류를 제어하는 제어부; 및 상기 제어부에 의해 제어된 상기 제1비트 라인에 흐르는 전류 및 상기 제2비트 라인에 흐르는 전류에 기초하여, 상기 제1셀에 저장된 데이터를 감지하는 센스 증폭기를 구비한다.
상기 제어부는, 상기 제1 비트 라인과 선택적으로 접속되는 비트라인 접속 노드; 상기 제2 비트 라인과 선택적으로 접속되는 기준 비트라인 접속 노드; 상기 비트라인 접속 노드의 전압과 제1 기준 전압을 비교하여 제1 비교 신호를 출력하는 제1 비교기; 상기 기준 비트라인 접속 노드의 전압과 제2 기준 전압을 비교하여 제2 비교 신호를 출력하는 제2 비교기; 제 1 전원과 상기 비트라인 접속 노드 사이에 접속되며, 상기 제1 비교 신호에 의해 제어되는 제1 부하 트랜지스터; 및 상기 제1 전원과 상기 기준 비트라인 접속 노드 사이에 접속되며, 상기 제2 비교 신호에 의해 제어되는 제2 부하 트랜지스터를 구비할 수 있다.
상기 제어부는, 상기 제1 비교 신호의 전압에 기초하여 제1 전류 신호를 발생하고, 상기 제2 비교 신호의 전압에 기초하여 제2 전류 신호를 발생하는 전류 발생 회로를 더 구비할 수 있다. 이 때, 상기 센스 증폭기는 상기 제1 전류 신호 및 상기 제2 전류 신호에 기초하여 상기 제1 셀에 저장된 데이터를 감지한다.
상기 전류 발생 회로는, 상기 제1 전원과 제1 노드 사이에 접속되고 상기 제1 비교 신호를 수신하는 게이트 단자를 구비하는 제1 트랜지스터; 상기 제1 전원과 제 2 노드 사이에 접속되고 상기 제2 비교 신호를 수신하는 게이트 단자를 구비하는 제2 트랜지스터; 상기 제1 노드와 제2 전원 사이에 접속되는 제3 트랜지스터; 및 상기 제2 노드와 상기 제2 전원 사이에 접속되는 제4트랜지스터를 구비할 수 있다. 상기 제3트랜지스터의 게이트, 상기 제4트랜지스터의 게이트, 및 상기 제4트랜지스터의 드레인은 공통 접속되고, 상기 제1 트랜지스터에 흐르는 전류가 상기 제1 전류 신호이고 상기 제2 트랜지스터에 흐르는 전류가 상기 제2 전류 신호이다. 이 때, 상기 센스 증폭기는 상기 제1 노드의 신호를 수신한다.
상기 센스 증폭기는, 상기 제1 비교 신호 및 상기 제2 비교 신호의 전압 차이를 감지 및 증폭할 수 있다.
상기 센스 증폭기는 상기 비트라인 접속 노드의 전압 및 상기 기준 비트라인 접속 노드의 전압 차이를 감지 및 증폭할 수도 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 장치는 제1메모리 셀에 접속된 제1비트 라인과 제1기준 메모리 셀에 접속된 제2비트 라인을 포함하는 비휘발성 메모리 셀 어레이; 및 상기 제1비트 라인에 흐르는 전류와 상기 제2비트 라인에 흐르는 전류에 기초하여 상기 제1메모리 셀에 저장된 데이터를 감지하는 센스 앰프 회로를 구비한다.
상기 센스 앰프 회로는, 상기 제1 비트 라인과 선택적으로 접속되는 비트라인 접속 노드; 상기 제2 비트 라인과 선택적으로 접속되는 기준 비트라인 접속 노드; 상기 비트라인 접속 노드의 전압과 제1 기준 전압을 비교하여 제1 비교 신호를 출력하는 제1 비교기; 상기 기준 비트라인 접속 노드의 전압과 제2 기준 전압을 비교하여 제2 비교 신호를 출력하는 제2 비교기; 제 1 전원과 상기 비트라인 접속 노드 사이에 접속되며, 상기 제1 비교 신호에 기초하여 동작하는 제1 부하 트랜지스터; 상기 제1 전원과 상기 기준 비트라인 접속 노드 사이에 접속되며, 제2 비교 신호에 기초하여 동작하는 제2 부하 트랜지스터; 및 상기 비트라인 접속 노드의 전압 및 상기 기준 비트라인 접속 노드의 전압에 기초하여 상기 제1 메모리셀에 저장된 데이터를 감지하거나, 혹은 상기 제1 비교 신호 및 제2 비교 신호에 기초하여 상기 제1메모리 셀에 저장된 데이터를 감지하는 센스 증폭기를 구비한다.
상기 기술적 과제를 달성하기 위한 본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 6은 본 발명의 일 실시 예에 따른 비휘발성 메모리 장치의 센스 앰프 회로(600)를 나타낸다. 도 6을 참조하면, 상기 센스 앰프 회로(600)는 제1셀(MC, 예컨대, 메모리 셀)에 접속된 제1비트 라인(예컨대, BL0)에 흐르는 전류(Ib1)와 제2셀(RMC, 예컨대, 기준 메모리 셀)에 접속된 제2비트 라인(예컨대, 기준 비트라인, RBL0)에 흐르는 전류(Ib2)를 비교하여 상기 제1셀(MC)에 저장된 데이터를 감지 증폭한다.
상기 센스 앰프 회로(600)는 제어부 및 센스 앰프(640)를 구비한다.
제어부는 제1기준 전압(Vref1)에 기초하여 상기 제1 비트 라인에 흐르는 전류를 제어하고, 제2기준 전압(Vref2)에 기초하여 상기 제2 비트 라인에 흐르는 전류를 제어하는 회로로서, 제1 및 제2 비교기(632, 634), 제1 및 제2 부하 트랜지스터(612, 616), 제1 및 제2 트랜지스터(614, 618), 그리고, 전류 미러(Current Mirror, 622 및 624)를 구비한다.
제1 칼럼 트랜지스터(605) 및 제1 기준 칼럼 트랜지스터(607)는 제어신호들(COL0 및 RCOL0)에 응답하여 선택적으로 인에이블됨으로써, 제1 비트라인(BL0)과 비트라인 접속 노드(K1)를 선택적으로 연결하고 제2 비트라인(기준 비트라인, RBL0)과 기준 비트라인 접속 노드(K3)를 선택적으로 연결한다. 비트라인 접속 노드(K1)는 다수의 비트라인들과 선택적으로 연결되는 데이터 입출력 라인 상의 어느 한 노드일 수 있고, 기준 비트라인 접속 노드(K3)는 기준 비트라인(RBL0)과 선택적 으로 연결되는 기준 데이터 입출력 라인 상의 어느 한 노드일 수 있다.
상기 제1 부하 트랜지스터(612)는 제1전압 전원(VDD)에 접속된 제1단자, 상기 제1비트 라인(BL0)에 선택적으로 접속되는 제2단자(K1), 및 제1 게이트(G1)를 구비한다. 상기 제1 트랜지스터(614)는 제3단자(K2), 상기 제1전압 전원(VDD)에 접속된 제4단자, 및 제2게이트(G2)를 구비한다. 제2단자(K1)는 상술한 비트라인 접속 노드에 해당된다.
상기 제2 부하 트랜지스터(616)는 상기 제1전압 전원(VDD)에 접속된 제5단자, 상기 제2비트 라인(RBL0)에 선택적으로 접속되는 제6단자(K3), 및 제3 게이트(G3)를 구비한다. 상기 제2트랜지스터(618)는 제7단자(K4), 상기 제1전압 전원(VDD)에 접속된 제8단자, 및 제4게이트(G4)를 구비한다. 제6단자(K3)는 상술한 기준 비트라인 접속 노드에 해당된다.
상기 전류 미러(622 및 624)는 상기 제3단자(K2)와 상기 제7단자 사이(K4)에 접속된다. 상기 전류 미러(622 및 624)는 제3트랜지스터(622) 및 제4트랜지스터(624)를 구비한다.
상기 제3트랜지스터(622)는 상기 제3단자(K2)와 제2전압 전원(VSS) 사이에 접속되고, 상기 제4트랜지스터(624)는 상기 제7단자(K4)와 상기 제2전압 전원(VSS) 사이에 접속된다. 상기 제3트랜지스터(622)의 게이트, 상기 제4트랜지스터(624)의 게이트, 및 상기 제4트랜지스터(624)의 드레인은 공통 접속된다.
상기 제1비교기(632)는 제1 기준전압(Vref1)과 상기 제2단자(K1)의 전압(VBL1)을 비교하고 비교된 결과를 상기 제1게이트(G1) 및 상기 제2게이트(G2)로 출력한다.
상기 제2비교기(634)는 제2 기준전압(Vref2)과 상기 제6단자(K3)의 전압(VRBL1)을 비교하고 비교된 결과를 상기 제3게이트(G3) 및 상기 제4게이트(G4)로 출력한다.
제1 및 제2 트랜지스터(614, 618)와 전류 미러(622, 624)는 비교기들(632, 634)로부터 출력 전압들(V1, V2)을 전류 신호로 변환하여 전류 신호를 생성하는 역할을 한다.
상기 센스 앰프(640)는 상기 제1트랜지스터(614)에 흐르는 전류(I2) 및 상기 전류 미러(622 및 624)에 흐르는 전류(I5 또는 I4)에 기초하여 상기 제1셀(MC)에 저장된 데이터를 감지하고 증폭한다.
상기 제1 트랜지스터(614)에 흐르는 전류(I2)는 상기 제1 부하 트랜지스터(612)에 흐르는 전류(I1)가 미러링된 전류이다. 상기 전류 미러(622 및 624)에 흐르는 전류(I4 또는 I5)는 상기 제2 부하 트랜지스터(616)에 흐르는 전류(I3)가 미러링된 전류이다. 상기 센스 앰프(640)는 단일형(single ended) 센스 앰프가 될 수 있다.
이하 상기 센스 앰프 회로(600)의 리드 시 동작을 설명한다.
상기 제1 및 제2 부하 트랜지스터, 및 제1 및 제2 트랜지스터(612, 616, 614, 및 618)는 PMOS형 트랜지스터이고, 상기 전류 미러(622 및 624)의 상기 제3 및 제4트랜지스터는 NMOS형 트랜지스터인 것을 예로 들어 설명한다.
상기 센스 앰프 회로(600)의 리드 동작 시 제어신호들(COL0, RCOL0, WL0, 및 RWL0)에 응답하여 제1칼럼 트랜지스터(605), 제1기준 칼럼 트랜지스터(607), 상기 제1셀(예컨대, 제1메모리 셀(MC)), 및 상기 제2셀(예컨대, 제1 기준 메모리 셀(RMC))이 인에이블된다.
이 때 상기 제1 비트 라인 전압(VBL1)이 상기 제1기준 전압(Vref1)보다 낮다고 하면, 상기 제1비교기(632)의 출력(V1)에 응답하여 상기 제1 부하 트랜지스터(612) 및 상기 제1 트랜지스터(614)는 턴 온 상태이다.
그리고 상기 제1 부하 트랜지스터(612)에는 상기 제1셀(MC)에 저장된 데이터 값에 기초하여 제1 전류(I1)가 흐르고, 상기 제1트랜지스터(614)에는 상기 제1전류(I1)가 미러링된 제2전류(I2)가 흐른다.
상기 제1전류(I1)가 상기 제1비트 라인(BL0)으로 공급됨에 따라 상기 비트 라인 전압(VBL1)이 상승한다. 상기 제1비트 라인(BL0)의 전압(VBL1)이 상기 제1기준 전압(Vref1)보다 커지면 상기 제1 부하 트랜지스터(612)는 턴 오프되고, 상기 비트 라인(BL0)의 전압(VBL1)은 상기 제1기준 전압(Vref1)으로 클랭핑된다.
이러한 제1 비트 라인(BL0)의 전압(VBL1)의 클램핑(clamping) 동작에 의하여 상기 제1비트 라인 전압(VBL1)의 스윙(swing)은 상기 제1기준 전압(Vref1) 이하로 클램핑된다. 상기 제1비교기(632)의 출력(V1)은 상기 제1게이트(G1) 및 상기 제2게이트(G2)로 입력되므로, 상기 제2전류(I2)도 상기 제1비교기(632)의 출력(V1)에 기초하여 제어된다.
상술한 바와 같은 방법으로 상기 제2비트 라인 전압(예컨대, 제6단자 전압(VRBL1))도 상기 제2비교기(634)에 의해 상기 제2기준 전압(Vref2) 이하로 클램 핑된다. 이 때 상기 제2트랜지스터(618)에는 상기 제2비교기(634)의 출력(V2)에 기초하여 제3전류(I3)가 미러링된 제4전류(I4)가 흐른다. 상기 제2기준 전압(Vref2)은 상기 제1기준 전압(Vref1)과 동일한 크기의 전압일 수 있다.
상기 제5전류(I5)는 상기 전류 미러(622 및 624)에 의해 상기 제4전류(I4)가 미러링된 전류이다.
상기 센스 앰프(640)는 상기 제2전류(I2)와 상기 제5전류(I5)에 기초하여 상기 제1셀에 저장된 데이터 값을 감지하고 증폭한다.
이 때 상기 클램핑 동작에 의하여 상기 제1비트 라인(BL0)의 전압(VBL1) 및 상기 제2비트 라인(RBL0)의 전압(VRBL1)의 스윙(swing) 폭이 감소하게 되어 상기 제1셀(MC) 및 제2셀(RMC)에 흐르는 전류를 빠르게 감지할 수 있다.
또한 상기 제1전원 전압(VDD)의 변화에 관계없이 상기 제1비트 라인 전압(VBL1)을 상기 제1기준 전압(Vref1) 이하로, 상기 제2비트 라인 전압(VRBL1)을 상기 제2 기준 전압(Vref2) 이하로 유지할 수 있으므로 상기 제1셀(MC) 및 상기 제2셀(RMC)의 전류를 용이하게 확보할 수 있다.
또한 상기 센스 앰프 회로(600)의 동작을 위해 요구되는 제1전원 전압(VDD)은 적어도 상기 제1 부하 트랜지스터(612)의 드레인과 소스 간의 전압(예컨대, Vdsp=0.2)과 제1비트 라인(BL0)에 요구되는 전압(예컨대, VBL1=0.5)을 합한 전압(Vdsp+VBL1=0.7)이 요구된다. 따라서 상기 센스 앰프 회로(600)는 1V 이하의 제1전원 전압(VDD)에서도 동작할 수 있다.
도 7은 도 6에 도시된 제1비교기(632)의 구성도이다. 도 7을 참조하면, 상기 제1비교기(632)는 제5 내지 제8 트랜지스터(712, 714, 716 및 718)를 구비한다.
상기 제5트랜지스터(712)는 제1노드(N1)와 상기 제1전압 전원(VDD) 사이에 접속된다. 상기 제6트랜지스터(714)는 상기 제1노드(N1)와 상기 제2전압 전원(VSS) 사이에 접속된다. 상기 제7트랜지스터(716)는 제2노드(N2)와 상기 제1전압 전원(VDD) 사이에 접속된다. 상기 제8 트랜지스터(718)는 상기 제2노드(N2)와 상기 제2전압 전원(VSS) 사이에 접속된다.
상기 제5트랜지스터(712)의 게이트, 상기 제7트랜지스터(716)의 게이트, 및 상기 제7트랜지스터(716)의 드레인(또는 제2노드(N2))은 공통 접속된다.
상기 제1노드(N1)는 상기 제1비교기(632)의 출력 노드이다. 따라서 상기 제1노드(N1)는 상기 제1게이트(G1) 및 상기 제2게이트(G2)에 접속된다.
상기 제6트랜지스터(714) 및 상기 제8 트랜지스터(718) 각각의 게이트는 상기 제1비교기(632)의 입력 단자이다. 따라서 상기 제6트랜지스터(714)의 게이트로는 상기 제1기준 전압(Vref1)이 입력된다. 그리고 상기 제8트랜지스터(718)의 게이트는 상기 제2단자(K1)에 접속되며, 상기 제2단자(K1)의 전압(VBL1)이 상기 제8트랜지스터(718)의 게이트로 입력된다.
상기 제2비교기(634)는 상기 제1비교기(632)와 입력과 출력만이 다를 뿐 동일한 구조이다. 따라서 상기 제2비교기(634)의 제1노드(N1)는 상기 제3게이트(G3) 및 상기 제4게이트(G4)에 접속된다. 그리고 상기 제2비교기(634)의 제6트랜지스터(714)의 게이트로는 상기 제2기준 전압(Vref2)이 입력되고, 제8트랜지스터(718)의 게이트는 상기 제6단자(K3)에 접속되며, 상기 제6단자(K3)의 전압(VRBL1)이 상기 제8트랜지스터(718)의 게이트로 입력된다.
상기 제5 트랜지스터(712) 및 상기 제7트랜지스터(716)는 PMOS형 트랜지스터가 될 수 있고, 상기 제6트랜지스터(714) 및 상기 제8 트랜지스터(718)는 NMOS형 트랜지스터가 될 수 있다. 이 때 상기 제1비교기(632) 및 상기 제2비교기(634)는 상기 제1전원 공급 전압이 1V인 경우에도 동작 가능하다.
예를 들어 상기 제5트랜지스터(712, 예컨대, PMOS형 트랜지스터)는 동작을 위해 약 0.5V의 전압이 필요하고, 상기 제6트랜지스터(714, 예컨대, NMOS형 트랜지스터)는 약 0.2V의 전압이 필요하기 때문이다.
도 8은 본 발명의 다른 실시 예에 따른 비휘발성 메모리 장치의 센스 앰프 회로(800)를 나타낸다. 도 8을 참조하면, 상기 센스 앰프 회로(800)는 제1셀(예컨대, 메모리 셀(MC))에 접속된 제1비트 라인(BL0)에 흐르는 제1전류(Ib1)와 제2셀(기준 메모리셀(RMC))에 접속된 제2비트 라인(RBL0)에 흐르는 제2전류(Ib2)를 비교하여 상기 제1셀(MC)에 저장된 데이터를 감지 증폭한다.
상기 센스 앰프 회로(800)는 제어부 및 센스 앰프(830)를 구비한다. 제어부는 제1 부하 트랜지스터(812), 제2 부하 트랜지스터(814), 제1비교기(822) 및 제2비교기(824)를 구비한다.
도 6에 도시된 센스 앰프 회로(600)와 비교하여, 비교기들(822, 824)의 출력 전압(V1, V2)을 전류로 변환하기 위한 회로(도 6의 제1 및 제2 트랜지스터(614, 618)와 전류 미러(622, 624))가 구비되지 않으며, 센스 앰프(830)가 비교기들(822, 824)의 출력 전압(V1, V2)을 수신한다는 점에서 차이점이 있다. 즉, 센스 앰 프(830)는 비교기들(822, 824)의 출력 전압(V1, V2) 간의 차이를 감지 및 증폭함으로써, 제1셀(MC)에 저장된 데이터를 감지 증폭한다.
상기 제1 부하 트랜지스터(812)는 제1전압 전원(VDD)에 접속된 제1단자, 상기 제1비트 라인(BL0)에 선택적으로 접속되는 제2단자(Z1), 및 제1 게이트(G11)를 구비한다. 상기 제2 부하 트랜지스터(814)는 상기 제1전압 전원(VDD)에 접속된 제3단자, 상기 제2비트 라인(RBL0)에 선택적으로 접속되는 제4단자(Z2), 및 제2 게이트(G22)를 구비한다. 상기 제2단자(Z1) 및 상기 제4단자(Z2)는 각각 상술한 비트라인 접속 노드 및 기준 비트라인 접속 노드에 해당한다.
제1 칼럼 트랜지스터(805) 및 제1 기준 칼럼 트랜지스터(807)는 제어신호들(COL0 및 RCOL0)에 응답하여 선택적으로 인에이블됨으로써, 제1 비트라인(BL0)과 상기 제2단자(Z1)를 선택적으로 연결하고 제2 비트라인(기준 비트라인, RBL0)과 상기 제4단자(Z2)를 선택적으로 연결한다.
상기 제1비교기(822)는 제1 기준전압(Vref1)과 상기 제2단자(Z1)의 전압, 즉 제1 비트 라인 전압(VBL1)을 비교하고 비교된 결과(V1)를 상기 제1게이트(G11) 및 센스 단자(SA1)로 출력한다.
상기 제2비교기(824)는 제2 기준전압(Vref2)과 상기 제4단자(Z2)의 전압, 즉 제2비트 라인 전압(VRBL1)을 비교하고 비교된 결과(V2)를 상기 제2게이트(G22) 및 상기 기준 단자(REF1)로 출력한다.
상기 센스 앰프(830)는 상기 센스 단자(SA1)의 전압(V1) 및 상기 기준 단자(REF1)의 전압(V2)에 기초하여 상기 제1셀(MC)에 저장된 데이터를 감지하고 증폭 한다.
도 8에 도시된 상기 센스 앰프 회로(800)의 상기 제1비교기(822) 및 상기 제2비교기(824)는 도 7에 도시된 제1비교기(632)와 입력과 출력만이 다를 뿐 동일한 구조이다.
도 7 및 도 8을 참조하면, 도 8에 도시된 상기 제1비교기(822)의 제1노드(N1)는 상기 제1비교기(822)의 출력 노드이다. 따라서 상기 제1노드(N1)는 상기 제1게이트(G11) 및 상기 센스 단자(SA1)에 접속된다.
상기 제1비교기(822)의 제6트랜지스터(714) 및 상기 제8트랜지스터(718) 각각의 게이트는 상기 제1비교기(822)의 입력 단자이다. 따라서 상기 제1기준 전압(Vref1)은 상기 제6트랜지스터(714)의 게이트로 입력된다. 상기 제8트랜지스터(718)의 게이트는 상기 제2단자(Z1)에 접속되며, 상기 제1비트 라인 전압(VBL1)은 상기 제8트랜지스터(718)의 게이트로 입력된다.
도 8에 도시된 상기 제2비교기(824)의 제1노드(N1)는 상기 제2게이트(G22) 및 상기 기준 단자(REF1)에 접속된다. 상기 제2기준 전압(Vref2)은 상기 제2비교기(824)의 제6트랜지스터(714)의 게이트로 입력된다. 상기 제2비교기(824)의 제8트랜지스터(718)의 게이트는 상기 제4단자(Z2)에 접속되며, 상기 제2비트 라인 전압(VRBL2)은 상기 제2비교기(824)의 상기 제8트랜지스터(718)의 게이트로 입력된다.
이하 도 8에 도시된 상기 센스 앰프 회로(800)의 동작을 설명한다. 상기 제1 부하 트랜지스터(812) 및 상기 제2 부하 트랜지스터(814)는 PMOS형 트랜지스터인 것을 예로 들어 설명한다.
상기 센스 앰프 회로(800)의 리드 동작 시 제어신호들(COL0, RCOL0, WL0, 및 RWL0)에 응답하여 제1칼럼 트랜지스터(805), 제1기준 칼럼 트랜지스터(807), 상기 제1셀(예컨대, 제1메모리 셀(MC)), 및 상기 제2셀(예컨대, 제1 기준 메모리 셀(RMC))이 인에이블된다.
이 때 상기 제1 비트 라인 전압(VBL1)이 상기 제1기준 전압(Vref1)보다 낮다고 하면, 상기 제1비교기(822)의 출력에 의해 상기 제1 부하 트랜지스터(812)는 턴 온 상태이다.
그리고 상기 제1 부하 트랜지스터(812)에는 상기 제1셀(MC)에 저장된 데이터 값에 기초하여 제1 전류(I1)가 흐른다. 상기 제2 부하 트랜지스터(814)에는 상기 제2셀(RMC)에 저장된 데이터 값에 기초하여 제2전류(I2)가 흐른다.
상기 제1전류(I1)가 상기 제1비트 라인(BL0)으로 공급됨에 따라 상기 비트 라인 전압(VBL1)이 상승한다. 상기 제1비트 라인 전압(VBL1)이 상기 제1기준 전압(Vref1)보다 커지면 상기 제1 부하 트랜지스터(812)는 턴 오프되고, 상기 제1비트 라인 전압(VBL1)은 상기 제1기준 전압(Vref1)으로 클램핑된다. 이러한 제1비트 라인 전압(VBL1)의 클램핑(clamping) 동작에 의하여 상기 제1비트 라인 전압(VBL1)의 스윙(swing)은 상기 제1기준 전압(Vref1) 이하로 클램핑된다.
마찬가지로 상기 제2 비트 라인 전압(VRBL1)도 상기 제2기준 전압(Vref2) 이하로 클램핑된다.
상기 센스 앰프(830)는 제1비교기(822) 및 상기 제2비교기(824) 각각의 출력 전압(V1 및 V2)을 비교하여 상기 제1셀에 저장된 데이터를 감지하고 증폭한다.
상기 센스 앰프 회로(800)에 의하면 상기 제1비트 라인(BL0)의 전류(Ib1)의 변화에 의한 상기 제1비트 라인(BL0)의 전압(VBL1)의 변화가 상기 제1비교기(822)의 출력(V1)에서는 증폭되어 나타나므로 상기 센스 앰프(830)는 상기 제1셀(MC)에 흐르는 전류를 빠르게 감지할 수 있다.
또한 상기 센스 앰프 회로(800)는 상기 제1전원 전압(VDD)이 1V인 경우에도 동작이 가능하다.
도 9는 본 발명의 또 다른 실시 예에 따른 비휘발성 메모리 장치의 센스 앰프 회로(900)를 나타낸다. 도 9을 참조하면, 상기 센스 앰프 회로(900)는 제1셀(MC)에 접속된 제1비트 라인(BL0)에 흐르는 전류(Ib1)와 제2셀(RMC)에 접속된 제2비트 라인(RBL0)에 흐르는 전류(Ib2)를 비교하여 상기 제1셀(MC)에 저장된 데이터를 감지하고 증폭한다.
상기 센스 앰프 회로(900)는 제어부 및 센스 앰프(930)를 구비한다. 제어부는 제1 부하 트랜지스터(912), 제2 부하 트랜지스터(914), 제1비교기(922), 및 제2비교기(924)를 구비한다.
도 8에 도시된 센스 앰프 회로(800)와 비교하여, 센스 앰프(930)가 비교기들(922, 924)의 출력 전압(V1, V2) 대신 센스 노드(SA2) 및 기준 노드(REF2)의 전압을 수신한다는 점에서 차이점이 있다. 즉, 상기 센스 앰프(930)는 센스 노드(SA2) 및 기준 노드(REF2)의 전압 차이를 감지 및 증폭함으로써, 상기 제1셀(MC)에 저장된 데이터를 감지하고 증폭한다.
제1 칼럼 트랜지스터(905) 및 제1 기준 칼럼 트랜지스터(907)는 제어신호들(COL0 및 RCOL0)에 응답하여 선택적으로 인에이블됨으로써, 제1 비트라인(BL0)과 센스 노드(SA2)를 선택적으로 연결하고 제2 비트라인(기준 비트라인, RBL0)과 기준 노드(REF2)를 선택적으로 연결한다.
상기 제1 부하 트랜지스터(912)는 제1전압 전원(VDD)에 접속된 제5단자, 센스 노드(SA2)에 선택적으로 접속되는 제6단자, 및 제3게이트(G33)를 구비한다.
상기 제2 부하 트랜지스터(914)는 상기 제1전압 전원(VDD)에 접속된 제7단자, 기준 노드(REF2)에 선택적으로 접속되는 제8단자, 및 제4 게이트(G44)를 구비한다.
상기 제1비교기(922)는 상기 제1 기준전압(Vref1)과 상기 센스 노드(SA2)의 전압, 즉 제1비트 라인 전압(VBL2)을 비교하고 비교된 결과를 상기 제3게이트(G33)로 출력한다. 상기 제2비교기(924)는 상기 제2 기준전압(Vref2)과 상기 기준 노드(REF2)의 전압, 즉 상기 제2비트 라인 전압(VRBL2)을 비교하고 비교된 결과를 상기 제4게이트(G44)로 출력한다.
도 9에 도시된 상기 제1비교기(922) 및 상기 제2비교기(924)는 도 6에 도시된 제1비교기(632 및 634)와 입력 및 출력만이 다를 뿐 동일한 구조이다.
도 7 및 도 9을 참조하면, 도 9에 도시된 상기 제1비교기(922)의 제1노드(N1)는 상기 제1게이트(G33)에 접속된다.
상기 제1기준 전압(Vref1)은 도 9에 도시된 상기 제1비교기(922)의 상기 제6트랜지스터(714)의 게이트로 입력되고, 상기 제8트랜지스터(718)의 게이트는 상기 센스 노드(SA2)에 접속되며, 상기 제1비트 라인 전압(VBL2)은 상기 제8트랜지스터(718)의 게이트로 입력된다.
상기 센스 앰프(930)는 상기 센스 노드(SA2)의 전압 및 상기 기준 노드(REF2)의 전압을 비교하고 비교한 결과에 기초하여 상기 제1셀(MC)에 저장된 데이터를 감지하고 증폭한다.
도 9에 도시된 센스 앰프 회로(900)의 동작의 경우도 도 8에서 상술한 바와 마찬가지로 상기 센스 노드(SA2) 및 상기 기준 노드(REF2)의 전압 각각은 상기 제1기준 전압(Vref1) 및 상기 제2기준 전압(Vref2) 이하로 클램핑된다.
다만 상기 센스 앰프(930)의 입력 전압들이 상기 제1비교기(922) 및 상기 제2비교기(924)의 출력(V3 및 V4)이 아니고, 상기 제1비트 라인 전압(VBL2) 및 상기 제2비트 라인 전압(VRBL2)이다. 따라서 상기 센스 앰프 회로(900)는 도 8에 도시된 센스 앰프 회로(800)보다 상기 제1셀(MC)에 저장된 데이터의 감지 속도가 더 느리다.
도 10은 도 6 및 도 8에 도시된 센스 앰프 회로의 동작 타이밍도이다. 도 10을 참조하면, 어드레스 신호(ADD)에 기초하여 제어 신호들(COL0, RCOL0, WL0, 및 RWL0)이 하이 로직 레벨로 천이하면, 상기 제1칼럼 트랜지스터(605 또는 805) 및 제1기준 칼럼 트랜지스터(607 또는 807)가 인에이블되고, 제1셀(MC) 및 제2셀(RMC)이 선택된다.
상기 제1셀(MC)에 접속된 제1비트 라인(BL0)의 전압(VBL1)은 상술한 제1비교기(632)의 클랭핑 동작에 의해 상기 제1비트 라인 전압(VBL1)의 스윙 폭이 작다.
그리고 상기 제1비교기(632 또는 822)는 상기 제1비트 라인 전압(VBL1)을 증폭하고 증폭된 전압(V1)을 출력한다.
따라서 제1비트 라인 전압(VBL1) 및 제2비트 라인 전압(VRBL1)의 미소 변화(small change)에도 상기 제1비교기(632 또는 822) 및 상기 제2비교기(634 또는 824)의 출력(V1 및 V2)은 크게 변하므로 상기 센스 앰프(640 또는 830)는 빠르게 데이터를 센싱할 수 있다.
예컨대, 상기 제1비트 라인 전압(VBL1)이 상기 제2비트 라인 전압(VRBL1)보다 큰 경우 상기 센스 앰프 회로(600 또는 800)는 상기 제1셀(MC)은 소거된 셀('0')로 감지한다. 상기 제1비트 라인 전압(VBL1)이 상기 제2비트 라인 전압(VRBL1)보다 작은 경우 상기 센스 앰프 회로(600 또는 800)는 상기 제1셀(MC)은 프로그램된 셀('1')로 감지한다.
본 발명에 따른 비휘발성 메모리 장치는 제1메모리 셀에 접속된 제1비트 라인과 제1기준 메모리 셀에 접속된 제2비트 라인을 포함하는 비휘발성 메모리 셀 어레이 및 상술한 센스 앰프 회로(600, 800, 또는 900)를 구비한다. 또한 상기 샌스 앰프 회로(600, 800, 또는 900)의 각각의 비교기들(632와 634, 822과 824, 또는 922과 924)은 입력과 출력만이 서로 다를 뿐 도 7에 도시한 바와 같이 동일한 구조로 될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정 한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 센스 앰프 회로 및 이를 포함하는 비휘발성 메모리 장치는 1V 이하의 전원 전압하에서 동작할 수 있고, 리드 속도의 향상과 비휘발성 메모리 셀의 안정적인 전류 확보, 및 비휘발성 메모리 셀의 디스터브를 제거할 수 있는 효과가 있다.

Claims (15)

  1. 삭제
  2. 제1셀(cell)에 접속된 제1비트 라인에 흐르는 전류와 제2셀에 접속된 제2비트 라인에 흐르는 전류를 비교하여 상기 제1셀에 저장된 데이터를 감지하는 비휘발성 메모리의 센스 앰프 회로(Sense Amplifying Circuit)에 있어서,
    제1기준 전압에 기초하여 상기 제1비트 라인에 흐르는 전류를 제어하고, 제2기준 전압에 기초하여 상기 제2 비트 라인에 흐르는 전류를 제어하는 제어부; 및
    상기 제어부에 의해 제어된 상기 제1비트 라인에 흐르는 전류 및 상기 제2비트 라인에 흐르는 전류에 기초하여, 상기 제1셀에 저장된 데이터를 감지하는 센스 증폭기를 구비하며,
    상기 제어부는
    상기 제1 비트 라인과 선택적으로 접속되는 비트라인 접속 노드;
    상기 제2 비트 라인과 선택적으로 접속되는 기준 비트라인 접속 노드;
    상기 비트라인 접속 노드의 전압과 제1 기준 전압을 비교하여 제1 비교 신호를 출력하는 제1 비교기;
    상기 기준 비트라인 접속 노드의 전압과 제2 기준 전압을 비교하여 제2 비교 신호를 출력하는 제2 비교기;
    제 1 전원과 상기 비트라인 접속 노드 사이에 접속되며, 상기 제1 비교 신호에 의해 제어되는 제1 부하 트랜지스터; 및
    상기 제1 전원과 상기 기준 비트라인 접속 노드 사이에 접속되며, 상기 제2 비교 신호에 의해 제어되는 제2 부하 트랜지스터를 구비하는 비휘발성 메모리의 센스 앰프 회로.
  3. 제2항에 있어서,
    상기 제어부는
    상기 제1 비교 신호의 전압에 기초하여 제1 전류 신호를 발생하고, 상기 제2 비교 신호의 전압에 기초하여 제2 전류 신호를 발생하는 전류 발생 회로를 더 구비하며,
    상기 센스 증폭기는
    상기 제1 및 제2 전류 신호에 기초하여 상기 제1 셀에 저장된 데이터를 감지하는 비휘발성 메모리의 센스 앰프 회로.
  4. 제3항에 있어서, 상기 전류 발생 회로는
    상기 제1 전원과 제1 노드 사이에 접속되고 상기 제1 비교 신호를 수신하는 게이트 단자를 구비하는 제1 트랜지스터;
    상기 제1 전원과 제 2 노드 사이에 접속되고 상기 제2 비교 신호를 수신하는 게이트 단자를 구비하는 제2 트랜지스터;
    상기 제1 노드와 제2 전원 사이에 접속되는 제3 트랜지스터; 및
    상기 제2 노드와 상기 제2 전원 사이에 접속되는 제4트랜지스터를 구비하며,
    상기 제3트랜지스터의 게이트, 상기 제4트랜지스터의 게이트, 및 상기 제4트랜지스터의 드레인은 공통 접속되고,
    상기 제1 트랜지스터에 흐르는 전류가 상기 제1 전류 신호이고 상기 제2 트랜지스터에 흐르는 전류가 상기 제2 전류 신호이며,
    상기 센스 증폭기는 상기 제1 노드의 신호를 수신하는 비휘발성 메모리의 센스 앰프 회로.
  5. 제2항에 있어서, 상기 센스 증폭기는
    상기 제1 비교 신호 및 상기 제2 비교 신호의 전압 차이를 감지 및 증폭하는 비휘발성 메모리의 센스 앰프 회로.
  6. 제2항에 있어서, 상기 센스 증폭기는
    상기 비트라인 접속 노드의 전압 및 상기 기준 비트라인 접속 노드의 전압 차이를 감지 및 증폭하는 비휘발성 메모리의 센스 앰프 회로.
  7. 제2항에 있어서, 상기 제1비교기 및 상기 제2비교기 각각은,
    제1노드와 상기 제1 전원 사이에 접속된 제1트랜지스터;
    상기 제1노드와 제2 전원 사이에 접속된 제2트랜지스터;
    제2노드와 상기 제1전원 사이에 접속된 제3트랜지스터; 및
    상기 제2노드와 상기 제2 전원 사이에 접속된 제4트랜지스터를 구비하며,
    상기 제1트랜지스터의 게이트, 상기 제3트랜지스터의 게이트, 및 상기 제3트랜지스터의 드레인은 공통 접속되며,
    상기 제1비교기의 상기 제1노드를 통해 상기 제1 비교 신호가 출력되고, 상기 제4트랜지스터의 게이트는 상기 비트라인 접속 노드에 접속되고, 상기 제2트랜지스터의 게이트로는 상기 제1기준 전압이 입력되며,
    상기 제2비교기의 상기 제1노드를 통해 상기 제2 비교 신호가 출력되고, 상기 제4트랜지스터의 게이트는 상기 기준 비트라인 접속 노드에 접속되고, 상기 제2트랜지스터의 게이트로는 상기 제2기준 전압이 입력되는 비휘발성 메모리의 센스 앰프 회로.
  8. 제2항 내지 제 7항 중 어느 한 항에 기재된 비휘발성 메모리의 센스 앰프 회로를 구비하는 비휘발성 메모리 장치.
  9. 제8항에 있어서, 상기 비휘발성 메모리 장치는
    NOR형 플래시 메모리 장치인 비휘발성 메모리 장치.
  10. 제1메모리 셀에 접속된 제1비트 라인과 제1기준 메모리 셀에 접속된 제2비트 라인을 포함하는 비휘발성 메모리 셀 어레이; 및
    상기 제1비트 라인에 흐르는 전류와 상기 제2비트 라인에 흐르는 전류에 기초하여 상기 제1메모리 셀에 저장된 데이터를 감지하는 센스 앰프 회로를 구비하며,
    상기 센스 앰프 회로는,
    상기 제1 비트 라인과 선택적으로 접속되는 비트라인 접속 노드;
    상기 제2 비트 라인과 선택적으로 접속되는 기준 비트라인 접속 노드;
    상기 비트라인 접속 노드의 전압과 제1 기준 전압을 비교하여 제1 비교 신호를 출력하는 제1 비교기;
    상기 기준 비트라인 접속 노드의 전압과 제2 기준 전압을 비교하여 제2 비교 신호를 출력하는 제2 비교기;
    제 1 전원과 상기 비트라인 접속 노드 사이에 접속되며, 상기 제1 비교 신호에 기초하여 동작하는 제1 부하 트랜지스터;
    상기 제1 전원과 상기 기준 비트라인 접속 노드 사이에 접속되며, 제2 비교 신호에 기초하여 동작하는 제2 부하 트랜지스터; 및
    상기 비트라인 접속 노드의 전압 및 상기 기준 비트라인 접속 노드의 전압에 기초하여 상기 제1 메모리셀에 저장된 데이터를 감지하거나, 혹은 상기 제1 비교 신호 및 제2 비교 신호에 기초하여 상기 제1메모리 셀에 저장된 데이터를 감지하는 센스 증폭기를 구비하는 비휘발성 메모리 장치.
  11. 제10항에 있어서, 상기 센스 앰프 회로는
    상기 제1 비교 신호의 전압에 기초하여 제1 전류 신호를 발생하고, 상기 제2 비교 신호의 전압에 기초하여 제2 전류 신호를 발생하는 전류 발생 회로를 더 구비하며,
    상기 센스 증폭기는
    상기 제1 및 제2 전류 신호에 기초하여 상기 제1 셀에 저장된 데이터를 감지하는 비휘발성 메모리 장치.
  12. 제11항에 있어서, 상기 전류 발생 회로는
    상기 제1 전원과 제1 노드 사이에 접속되고 상기 제1 비교 신호를 수신하는 게이트 단자를 구비하는 제1 트랜지스터;
    상기 제1 전원과 제 2 노드 사이에 접속되고 상기 제2 비교 신호를 수신하는 게이트 단자를 구비하는 제2 트랜지스터;
    상기 제1 노드와 제2 전원 사이에 접속되는 제3 트랜지스터; 및
    상기 제2 노드와 상기 제2 전원 사이에 접속되는 제4트랜지스터를 구비하며,
    상기 제3트랜지스터의 게이트, 상기 제4트랜지스터의 게이트, 및 상기 제4트랜지스터의 드레인은 공통 접속되고,
    상기 제1 트랜지스터에 흐르는 전류가 상기 제1 전류 신호이고 상기 제2 트랜지스터에 흐르는 전류가 상기 제2 전류 신호이며,
    상기 센스 증폭기는 상기 제1 노드의 신호를 수신하는 비휘발성 메모리 장치.
  13. 제10항에 있어서, 상기 센스 증폭기는
    상기 제1 비교 신호 및 상기 제2 비교 신호의 전압 차이를 감지 및 증폭하는 비휘발성 메모리 장치.
  14. 제10항에 있어서, 상기 센스 증폭기는
    상기 비트라인 접속 노드의 전압 및 상기 기준 비트라인 접속 노드의 전압 차이를 감지 및 증폭하는 비휘발성 메모리 장치.
  15. 제10항에 있어서, 상기 비휘발성 메모리 장치는
    제1 제어 신호에 응답하여 상기 비트라인 접속 노드와 상기 제1 비트라인을 선택적으로 연결하는 칼럼 트랜지스터; 및
    제2 제어 신호에 응답하여 상기 기준 비트라인 접속 노드와 상기 제2 비트라인을 선택적으로 연결하는 기준 칼럼 트랜지스터를 더 구비하는 비휘발성 메모리 장치.
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