JPH07287988A - 不揮発性半導体記憶装置およびその読み出し方法 - Google Patents

Abstract

(57)【要約】 【構成】 メモリトランジスタ１と第１の負荷抵抗３と
を選択回路２を介して接続し、第１のリファレンストラ
ンジスタ４と第２のリファレンストランジスタ６とをそ
れぞれ第１の負荷素子５と第２の負荷素子７とに接続
し、第２の負荷素子５に発生する電圧と第１の負荷素子
３に発生する電圧とを第１の差動型センスアンプ１１で
比較をして第１の比較電圧１２を出力し、第１の負荷素
子３に発生する電圧と第３の負荷素子７に発生する電圧
とを第２の差動型センスアンプ１３で比較をして第２の
比較電圧１４を出力し、第１の比較電圧１２と第２の比
較電圧１４とを第３の差動型センスアンプ１５に入力し
て読み出し出力を出力する不揮発性半導体記憶装置およ
びその読み出し方法。 【効果】 メモリトランジスタの閾値電圧をディプレッ
ション方向にずれても読み出し誤動作が生じず、読み出
しマージンが大きくなり、読み出し寿命が長くなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は不揮発性半導体記憶装置
の構造とその読み出し方法に関する。

【０００２】

【従来の技術】従来、不揮発性半導体記憶素子の読み出
しには、電流検出型センスアンプと差動型センスアンプ
が用いらている。

【０００３】メモリトランジスタに流れる電流が経時変
化する不揮発性半導体記憶素子の読み出し方法には、セ
ンスレベルが一定の電流検出型より、メモリトランジス
タと、メモリトランジスタと同じ経時変化を示すリファ
レンストランジスタとの電流を比較することで読み出し
を行う差動型センスアンプの方法が適している。

【０００４】図２は従来例における不揮発性半導体記憶
装置の構成を示す回路図である。まず図２に示す従来の
不揮発性半導体記憶装置の構成を説明する。メモリトラ
ンジスタ２１のソース端子およびゲート端子はグランド
レベル（以下ＧＮＤと記載する）に接続し、メモリトラ
ンジスタ２１のドレイン端子は差動型センスアンプ２５
の一方の入力と第１の負荷素子２３の一方の端子に接続
し、第１の負荷素子２３の他方の端子は電源（以下ＶＣ
Ｃと記載する）に接続している。

【０００５】またリファレンストランジスタ２４のソー
ス端子およびゲート端子はＧＮＤに接続し、リファレン
ストランジスタ２４のドレイン端子は差動型センスアン
プ２５の他方の入力と第２の負荷素子２２の一方の端子
に接続し、第２の負荷素子２２の他方の端子はＶＣＣに
接続し、さらに差動型センスアンプ２５の出力は読み出
し出力２６となっている。

【０００６】次に図２に示す従来の不揮発性半導体記憶
装置の読み出し方法を説明する。まずリファレンストラ
ンジスタ２４を消去状態にし、差動型センスアンプ２５
はメモリトランジスタ２１に流れる電流とリファレンス
トランジスタ２４に流れる電流とを電源に接続する第１
の負荷素子２３と第２の負荷素子２２とに流してメモリ
トランジスタ２１とリファレンストランジスタ２４のソ
ース・ドレイン間電圧を出力し、差動型センスアンプ２
５でおのおののソース・ドレイン間電圧を比較して読み
出し出力２６を出力する。

【０００７】ここで、不揮発性半導体記憶素子の情報記
憶状態としては、メモリトランジスタ２１の消去状態
と、メモリトランジスタ２１の書き込み状態との２つの
状態を用い、これらを論理値’１’と’０’に対応して
いる。

【０００８】消去状態とはメモリトランジスタ２１の閾
値電圧をディプレッション方向に変化して、ある一定の
ゲート電圧を印加する時にメモリトランジスタ２１に電
流が流れる状態にすることである。これに対して、書き
込み状態とはメモリトランジスタ２１の閾値電圧をエン
ハンスメント方向に変化して、ある一定のゲート電圧を
印加する時にメモリトランジスタ２１に電流が流れない
状態にすることである。

【０００９】差動型センスアンプ２５では、動作マージ
ンを最大にするため、リファレンストランジスタ２４で
発生するソース・ドレイン間電圧を、消去状態のメモリ
トランジスタ２１に発生するソース・ドレイン間電圧と
書き込み状態のメモリトランジスタ２１に発生するソー
ス・ドレイン間電圧のちょうど中間の値に設定する。

【００１０】通常、書き込み状態ではメモリトランジス
タ２１に電流が流れないので、リファレンストランジス
タ２４で発生するソース・ドレイン間電圧を、消去状態
のメモリトランジスタ２１で発生するソース・ドレイン
間電圧の２分の１にすることで動作マージンを最大にす
ることができる。

【００１１】その方法としては、リファレンストランジ
スタ２４として、あらかじめ消去状態にするメモリトラ
ンジスタを用い、リファレンストランジスタ２４に接続
する第２の負荷素子２２のインピーダンスを２分の１に
する方法がある。

【００１２】また、リファレンストランジスタ２４とし
て、あらかじめ消去状態にするメモリトランジスタを用
い、リファレンストランジスタ２４のチャンネル幅をメ
モリトランジスタ２１のチャンネル幅より狭くして、リ
ファレンストランジスタ２４に流れる電流を消去状態の
メモリトランジスタ２１に流れる電流の２分の１にする
方法などがある。

【００１３】

【発明が解決しようとする課題】不揮発性半導体記憶素
子は、前記のように、メモリトランジスタの閾値電圧を
ディプレッション方向に、あるいはエンハンスメント方
向に変化する事によって、ある一定のゲート電圧を印加
することによりメモリトランジスターに流れる電流の有
無、またはドレイン電流の大小によってメモリトランジ
スターの書き込み、消去の状態を判断している。

【００１４】ところが、メモリトランジスタの閾値電圧
は一般に時間経過とともに変化し、プロセス条件で定ま
るある一定の閾値電圧に収束する。収束する値は、ディ
プレッション領域のこともあれば、エンハンス領域のこ
ともあるが、一般的にはゼロボルト付近である。

【００１５】Ｎチャンネル型のメモリトランジスタを例
にすると、消去状態すなわちデプレッションであるメモ
リトランジスタの閾値電圧は、時間経過とともに負の電
圧から徐々にゼロボルト付近に近づき、それに対応して
メモリトランジスタに流れる電流が減少てゆく。

【００１６】一方書き込み状態すなわちエンハンスメン
トであるメモリトランジスタの閾値電圧は、時間経過と
ともに正の電圧から徐々にゼロボルト付近に近づき、そ
れに対応するメモリトランジスタの電流が流れるが、閾
値電圧が正の間は電流は流れない。ところが収束する値
がディプレッション領域になると、書き込みを行ったメ
モリトランジスタにも、時間経過とともに電流が流れる
ことになる。

【００１７】センスレベルを消去状態のメモリトランジ
スタに流れる電流の２分の１に設定する差動型センスア
ンプにおいて、動作マージンを最大にし、かつ読み出し
寿命を最大にするためには、メモリトランジスタの閾値
電圧の収束値をなるべく正確にゼロボルトに設定する必
要がある。

【００１８】こうしておけば、経時変化によって閾値電
圧がゼロボルト付近に収束しても、書き込みメモリトラ
ンジスタには電流が流れず、かつ消去状態のメモリトラ
ンジスタには最大の電流を流すことができる。このこと
を以下に図３を用いて説明する。

【００１９】図３はメモリトランジスタの経過時間に対
する閾値電圧の変化を示すグラフである。図３に示す実
線Ｂはメモリトランジスタの閾値電圧が経過時間に対し
て正確にゼロボルトに収束する場合を示し、図３に示す
一点鎖線Ａはメモリトランジスタの閾値電圧がディプレ
ッション方向にずれた場合の経過時間に対する閾値電圧
の変化を示し、図３に示す破線Ｃはメモリトランジスタ
の閾値電圧がエンハンスメント方向にずれた場合の経過
時間に対する閾値電圧の変化を示す。

【００２０】図３の横軸は時間の対数を示し、消去状態
のメモリトランジスタの閾値電圧は時間経過とともにエ
ンハンスメント方向に変化し、一方、書き込み状態のメ
モリトランジスタの閾値電圧はディプレッション方向に
変化する様子を示している。

【００２１】図４はメモリトランジスタに流れる電流の
経過時間に対する変化を示すグラフである。図４（ａ）
はメモリトランジスタの閾値電圧が経過時間に対して正
確にゼロボルトに収束する場合のメモリトランジスタに
流れる電流の変化を示す。

【００２２】消去状態のメモリトランジスタの電流は閾
値電圧の変化に伴って減少するが、書き込み状態のメモ
リトランジスタの電流は閾値電圧が変化してもエンハン
スメント状態にあるためゼロのままである。

【００２３】図４（ａ）中、破線はセンスレベルを示
し、時間ｔ３でセンスレベルは消去状態のメモリトラン
ジスタと書き込み状態のメモリトランジスタの中心にあ
り、最もマージンが大きくデータ寿命が長いことが解
る。また時間ｔ３で消去状態のメモリトランジスタの電
流がセンスアンプの検出限界まで減少するとｔ３が読み
出し寿命となる。

【００２４】これに対し、図４（ｂ）はメモリトランジ
スタの閾値電圧がディプレッション方向にわずかにずれ
た場合のメモリトランジスタに流れる電流の変化を示し
ている。時間ｔ１で書き込み状態のメモリトランジスタ
にも電流が流れ始め、時間ｔ２でセンスレベルに達し読
み出し誤動作を生じることが解る。この場合の読み出し
寿命ｔ２は収束値がゼロボルトの場合の読み出し寿命ｔ
３に比べて短いことが解る。

【００２５】逆に、図４（ｃ）はメモリトランジスタの
閾値電圧がエンハンスメント方向にわずかにずれた場合
のメモリトランジスタに流れる電流の変化を示してい
る。時間ｔ２で消去状態のメモリトランジスタの電流が
ゼロになり読み出し誤動作を生じるが、その前の時間ｔ
１で消去状態のトランジスタの電流がすでに検出限界ま
で減少しているため読み出し誤動作が生じることが解
る。この場合の読み出し寿命ｔ１はやはり収束値がゼロ
ボルトの場合の読み出し寿命ｔ３に比べて短いことが解
る。

【００２６】以上のように、差動型センスアンプにおい
ては、メモリトランジスタの閾値電圧の収束値がゼロボ
ルトからずれると読み出し誤動作が生じて読み出し寿命
が短くなる。しかも、閾値電圧が経過時間の対数で変化
するため、わずかな閾値電圧のずれが読み出し寿命に大
きく影響する。また、差動型センスアンプを高感度にす
ればする程、読み出し誤動作を生じ易くなるという課題
がある。

【００２７】さらに、従来の差動型センスアンプによる
読み出し方法では、閾値電圧の収束値をゼロボルトに設
定しなければならず、経過時間とともにメモリトランジ
スタに流れる電流が小さくなるため、差動型センスアン
プの検出限界による読みだし時間を延命することに限界
があるという課題がある。

【００２８】つまり、もし、読み出し誤動作が生じなけ
れば、閾値電圧の収束値を予めディプレッション方向に
シフトさせておくことでトランジスタ電流を増加するこ
とで、読み出しの長寿命化や高速化が可能であるが実際
には閾値電圧をディプレション方向にシフトすると読み
だし寿命が短くなる。

【００２９】さらに、従来の差動型センスアンプでは、
センスレベルを設定するために、リファレンストランジ
スタに接続する負荷素子のインピーダンスを変えたり、
リファレンストランジスタ自体のインピーダンス変える
ため差動型センスアンプの入力インピーダンスが非反
転、反転入力で異なってしまい、差動型センスアンプの
同相ノイズ除去特性が劣化するという課題がある。

【００３０】そこで、本発明の目的は、メモリトランジ
スタの閾値電圧の収束値がディプレッション方向にずれ
ても読み出し誤動作を生じず、同相ノイズ除去特性が劣
化しない不揮発性半導体記憶装置およびその読み出し方
法を提供することである。

【００３１】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、電気的に情報の書き込み消去が可能なメモ
リトランジスタを行方向及び列方向に沿って複数個配列
するメモリアレイと、アドレス信号によりメモリアレイ
から任意のメモリトランジスタを選択するための選択回
路と、メモリトランジスタと同じ構造の第１のリファレ
ンストランジスタと、メモリトランジスタと同じ構造の
第２のリファレンストランジスタと、メモリトランジス
タに選択回路を介して接続する第１の負荷素子と、第１
のリファレンストランジスタに接続する第１の負荷素子
とほぼ同じ特性の第２の負荷素子と、第２のリファレン
ストランジスタに接続する第１の負荷素子とほぼ同じ特
性の第３の負荷素子と、メモリトランジスタのソース・
ドレイン間電圧と第１のリファレンストランジスタのソ
ース・ドレイン間電圧とを入力とする第１の差動型セン
スアンプと、メモリトランジスタのソース・ドレイン間
電圧と第２のリファレンストランジスタのソース・ドレ
イン間電圧とを入力とする第２の差動型センスアンプ
と、第１の差動型センスアンプの出力と第２の差動型セ
ンスアンプの出力とを入力する第３の差動型センスアン
プとを有することを特徴とする。

【００３２】さらに本発明の不揮発性半導体記憶装置の
読み出し方法は、あらかじめ第１のリファレンストラン
ジスタを消去状態にし、また第２のリファレンストラン
ジスタを書き込み状態にしておき、メモリアレイから選
択回路を介して選択するメモリトランジスタに流れる電
流と、第１のリファレンストランジスタと第２のリファ
レンストランジスタとに流れる電流とを、おのおのの電
源との間に接続する負荷素子に流すことで、それぞれの
トランジスタに流れる電流を電圧に変換し、メモリトラ
ンジスタのソース・ドレイン間電圧と第１のリファレン
ストランジスタのソース・ドレイン間電圧とを第１の差
動型センスアンプで比較して第１の比較電圧を出力し、
メモリトランジスタのソース・ドレイン間電圧と第２の
リファレンストランジスタのソース・ドレイン間電圧と
を第２の差動型センスアンプで比較して第２の比較電圧
を出力して、第１の比較電圧と第２の比較電圧とを第３
の差動型センスアンプで比較して第３の比較電圧を出力
することにより、メモリトランジスタに流れる電流が第
１のリファレンストランジスタに流れる電流と第２のリ
ファレンストランジスタに流れる電流との中間に位置す
るセンスレベルより多いか少ないかを検出してメモリト
ランジスタの読み出しを行うことを特徴とする。

【００３３】

【作用】データの読み出しに時には、あらかじめ、第１
のリファレンストランジスタを消去状態にし、第２のリ
ファレンストランジスタは書き込み状態にしておく。

【００３４】メモリアレイから選択するメモリトランジ
スタと、第１リファレンストランジスタと、第２のリフ
ァレンストランジスタとに流れる電流を、電源との間に
接続するおのおのの負荷素子に流すことによって、それ
ぞれのトランジスタに流れる電流をそれぞれのトランジ
スタのソース・ドレイン間電圧に変換する。

【００３５】第１の差動型センスアンプは、読み出すべ
きメモリトランジスタの電流と消去状態の第１のリファ
レンストランジスタの電流との差に比例する第１の比較
電圧を出力する。

【００３６】また第２の差動型センスアンプは、読み出
すべきメモリトランジスタの電流と書き込み状態の第２
のリファレンストランジスタの電流との差に比例する第
２の比較電圧を出力する。

【００３７】さらに、第３の差動型センスアンプは、第
１と第２の比較電圧の差に比例する第３の比較電圧を出
力する。これは、消去状態にある第１のリファレンスト
ランジスタの電流と書き込み状態にある第２のリファレ
ンストランジスタの電流との平均値を、読み出すべきメ
モリトランジスタの電流と比較することに相当する。

【００３８】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。まず本発明の不揮発性半導体記憶装置の構造を説
明する。図１は本発明における不揮発性半導体記憶装置
の構成を示す回路図である。

【００３９】まず図１に示す本発明の不揮発性半導体記
憶装置の構成を説明する。メモリトランジスタ１は行方
向及び列方向に沿って複数個配列してメモリアレイ（図
示せず）を構成しており、メモリトランジスタ１はアド
レス信号（図示せず）と選択回路２とによってメモリア
レイから選択する１個のメモリトランジスタ１を示して
いる。

【００４０】また第１のリファレンストランジスタ４と
第２のリファレンストランジスタ６とはメモリトランジ
スタ１と同じ構造であり、さらに第１の負荷素子３と第
２の負荷素子５と第３の負荷素子７とは同じ電流電圧特
性を示す抵抗素子を用いる。

【００４１】メモリトランジスタ１と第１のリファレン
ストランジスタ４と第２のリファレンストランジスタ６
とには、電気的に情報の書き込み消去が可能なメモリト
ランジスタとして、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄ
ｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ）型の不揮発性半導体記憶素子を用いる。

【００４２】ＭＯＮＯＳ型不揮発性半導体記憶装素子は
ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ）型トランジスタのゲート絶縁膜の代わりに、
シリコン酸化膜、シリコン窒化膜、シリコン酸化膜より
なる３層構造絶縁膜をメモリ膜として用いる不揮発性半
導体記憶装素子である。

【００４３】ゲート電極と基板電極の間にプログラム電
圧を印加することにより、メモリ膜中の電子トラップに
電子を蓄積したり、逆に放出したりすることでメモリト
ランジスタの閾値電圧を変化して、情報を記憶を行う素
子である。

【００４４】メモリトランジスタ１のソース端子および
ゲート端子はＧＮＤに接続し、メモリトランジスタ１の
ドレイン端子は選択回路２の一方の端子に接続し、選択
回路２の他方の端子は第１の負荷素子３の一方の端子と
第１の差動型センスアンプ１１の一方の入力端子と第２
の差動型センスアンプ１３の一方の入力端子とに接続
し、第１の負荷素子３の他方の端子はＶＣＣに接続して
いる。

【００４５】また第１のリファレンストランジスタ４の
ソース端子およびゲート端子はＧＮＤに接続し、第１の
リファレンストランジスタ４のドレイン端子は第２の負
荷素子５の一方の端子と第１の差動型センスアンプ１１
の他方の入力端子に接続し、第２の負荷素子５の他方の
端子はＶＣＣに接続している。

【００４６】また第２のリファレンストランジスタ６の
ソース端子およびゲート端子はＧＮＤに接続し、第２の
リファレンストランジスタ６のドレイン端子は第３の負
荷素子７の一方の端子と第２の差動型センスアンプ１３
の他方の入力端子に接続し、第２の負荷素子７の他方の
端子はＶＣＣに接続している。

【００４７】さらに第１の差動型センスアンプ１１の出
力１２は第３の差動型センスアンプ１５の一方に入力端
子に接続し、第２の差動型センスアンプ１３の出力１４
は第３の差動型センスアンプ１５の他方に入力端子に接
続し、第３の差動型センスアンプ１５の出力は読み出し
出力１６となっている。

【００４８】次に、図１を用いて本発明による不揮発性
半導体記憶装置を用いる読み出し方法について説明す
る。

【００４９】読み出すべきメモリトランジスタ１は、メ
モリトランジスタ１を行方向および列方向に複数個配列
するメモリアレイからアドレス信号と選択回路２によっ
て選択し、メモリトランジスタ１に流れる電流はＶＣＣ
との間に接続する第１の負荷素子３を介して流れ、第１
の負荷素子端８には読み出すべきメモリトランジスタの
ソース・ドレイン間電圧が発生する。

【００５０】また第１のリファレンストランジスタ４は
別に設ける書き込み消去制御回路（図示せず）を用いて
あらかじめ消去状態にしておき、第１のリファレンスト
ランジスタ４に流れる電流はＶＣＣとの間に接続する第
２の負荷素子５を介して流れ、第２の負荷素子端９には
消去状態の第１のリファレンストランジスタ４のソース
・ドレイン間電圧が発生する。

【００５１】さらに、第２のリファレンストランジスタ
６は別に設ける書き込み消去制御回路（図示せず）を用
いてあらかじめ書き込み状態にしておき、第２のリファ
レンストランジスタ６に流れる電流はＶＣＣとの間に接
続する第３の負荷素子７を介して流れ、第３の負荷素子
端１０には書き込み状態のリファレンストランジスタ６
のソース・ドレイン間電圧が発生する。

【００５２】次に、第２の負荷素子端９の電圧と第１の
負荷素子端８の電圧とを第１の差動型センスアンプ１１
に入力して比較することによって、消去状態の第１のリ
ファレンストランジスタ６に流れる電流とメモリトラン
ジスタ１に流れる電流との差に比例する第１の比較電圧
１２を出力する。メモリトランジスタ１に流れる電流を
Ｉｃｅｌｌ、消去状態の第１のリファレンストランジス
タ４に流れる電流をＩｅｒとすると第１の比較電圧１２
は（Ｉｅｒ−Ｉｃｅｌｌ）に比例する電圧となる。

【００５３】一方、第１の負荷素子端８の電圧と第３の
負荷素子端１０の電圧とを第２の差動型センスアンプ１
３に入力して比較することによって、メモリトランジス
タ１に流れる電流と書き込み状態の第２のリファレンス
トランジスタ６に流れる電流との差に比例する第２の比
較電圧１４を出力する。メモリトランジスタ１に流れる
電流をＩｃｅｌｌ、書き込み状態の第２のリファレンス
トランジスタ６に流れる電流をＩｗｒとすると第２の比
較電圧１４は（Ｉｃｅｌｌ−Ｉｗｒ）に比例する電圧と
なる。

【００５４】さらに、第１の比較電圧１２と第２の比較
電圧１４とは第３の差動型センスアンプ１５の入力して
比較することにより、第３の比較電圧１６を出力する。
第３の比較電圧１６には（Ｉｅｒ−Ｉｃｅｌｌ）−（Ｉ
ｃｅｌｌ−Ｉｗｒ）に比例する電圧が出力する。

【００５５】この第３の比較電圧１６は（Ｉｅｒ＋Ｉｗ
ｒ）／２−Ｉｃｅｌｌに比例する電圧であり、これは、
消去状態の第１のリファレンストランジスタ４に流れる
電流と書き込み状態の第２のリファレンストランジスタ
６に流れる電流との平均値と、メモリトランジスタ１に
流れる電流とを比較して、第３の比較電圧１６である読
み出し出力を出力することになる。

【００５６】以上のようにしてセンスレベルが消去状態
の第１のリファレンストランジスタ４の電流値と書き込
み状態の第２のリファレンストランジスタ６の電流値の
中間の値に設定し、メモリトランジスタ１の状態を読み
出す事になる。

【００５７】第１のリファレンストランジスタ４と第２
のリファレンストランジスタ６とには、メモリアレイ中
のメモリトランジスタ１と同一行上にある別のメモリト
ランジスタを用いることもできる。

【００５８】同一行上にあるメモリトランジスタをリフ
ァレンストランジスタとして用いる場合、メモリトラン
ジスタとリファレンストランジスタとはそれぞれ同じ形
状のビット線を介して負荷素子と接続するため、それぞ
れのトランジスタの電流経路のインピーダンス、寄生容
量等を揃えることができ、差動型センスアンプの同相ノ
イズ除去特性を向上することができる。

【００５９】第１の差動型センスアンプ１１と第２の差
動型センスアンプ１３との入力極性を共に逆にしても読
み出し出力の極性が逆になるだけで、差動型センスアン
プ動作に差し支えないことは明らかである。また、第３
の差動型センスアンプ１５の入力極性を逆にしても読み
出し出力の極性が逆になるだけで、差動型センスアンプ
動作に差し支えないことは明らかである。

【００６０】また、メモリトランジスタ１と第１のリフ
ァレンストランジスタ４と第２のリファレンストランジ
スタ６とは、ＭＯＮＯＳ型の不揮発性半導体記憶素子を
使い説明しているが、時間と共にそれぞれのトランジス
タの閾値電圧が経時変化する不揮発性半導体記憶素子、
例えばＭＮＯＳ型の不揮発性半導体素子やＥＰＲＯＭや
ＥＥＯＲＯＭなどのような半導体素子を用いることもで
きる。

【００６１】また、第１の負荷素子３と第２の負荷素子
５と第３の負荷素子７とは、同一の電流電圧特性の素子
を用いるおり、例えばポリシリコン抵抗、拡散抵抗、ダ
イオード接続するＮＭＯＳ回路、ゲートをグランド電位
に接続するＰＭＯＳ回路、ゲートとソースを接続するデ
ィプレッションＰＭＯＳによる定電回路などを用いるこ
とができる。

【００６２】上記記載の第１の負荷素子３と第２の負荷
素子５と第３の負荷素子７とは、同一の電流電圧特性の
素子を用いることを前提としているが、マスク寸法やエ
ッチングや拡散濃度や拡散の深さなどの製造上のバラツ
キや多少の寸法誤差は許容の範囲である。

【００６３】

【発明の効果】メモリトランジスタの閾値電圧の収束値
がディプレッション方向にずれても読み出し誤動作が生
ずることがなくなる。

【００６４】さらに、メモリトランジスタの閾値電圧の
収束値がディプレッション方向にずれても読み出し誤動
作が生じないことを利用して、収束値を意識的にディプ
レッション方向にシフトしてトランジスタ電流を増加
し、読み出しの長寿命化、高速化が達成できる。

【００６５】さらに、リファレンストランジスタとメモ
リトランジスタに接続する負荷素子に同一の特性を有す
る素子をもちいるため、差動型センスアンプの入力イン
ピーダンスが揃い、差動型センスアンプの同相ノイズ除
去特性を向上することができる。

【００６６】さらに、メモリアレイ中の選択するメモリ
トランジスタと同一行上にある別のメモリトランジスタ
をリファレンストランジスタとして用いることにより、
メモリトランジスタとリファレンストランジスタとはそ
れぞれ同じ形状のビット線を介して負荷素子と接続する
ため、それぞれのトランジスタの電流経路のインピーダ
ンス、寄生容量等を揃えることができ、差動型センスア
ンプの同相ノイズ除去特性をより一層向上することがで
きる。

【図面の簡単な説明】

【図１】本発明における不揮発性半導体記憶装置の構成
を示す回路図である。

【図２】従来例における不揮発性半導体記憶装置の構成
を示す回路図である。

【図３】メモリトランジスタの経過時間に対する閾値電
圧の変化を示すグラフである。

【図４】メモリトランジスタに流れる電流の経過時間に
対する変化を示すグラフである。

【符号の説明】

１ メモリトランジスタ ２ 選択回路 ４ 第１のリファレンストランジスタ ６ 第２のリファレンストランジスタ ３ 第１の負荷素子 ５ 第２の負荷素子 ７ 第３の負荷素子 １１ 第１の差動型センスアンプ １３ 第２の差動型センスアンプ １５ 第３の差動型センスアンプ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792

Claims (6)

【特許請求の範囲】
1. 【請求項１】 電気的に情報の書き込み消去が可能なメ
   モリトランジスタを行方向及び列方向に沿って複数個配
   列するメモリアレイと、アドレス信号によりメモリアレ
   イから任意のメモリトランジスタを選択するための選択
   回路と、メモリトランジスタと同じ構造の第１のリファ
   レンストランジスタと、メモリトランジスタと同じ構造
   の第２のリファレンストランジスタと、メモリトランジ
   スタに選択回路を介して接続する第１の負荷素子と、第
   １のリファレンストランジスタに接続する第２の負荷素
   子と、第２のリファレンストランジスタに接続する第３
   の負荷素子と、メモリトランジスタのソース・ドレイン
   間電圧と第１のリファレンストランジスタのソース・ド
   レイン間電圧とを入力とする第１の差動型センスアンプ
   と、メモリトランジスタのソース・ドレイン間電圧と第
   ２のリファレンストランジスタのソース・ドレイン間電
   圧とを入力とする第２の差動型センスアンプと、第１の
   差動型センスアンプの出力と第２の差動型センスアンプ
   の出力とを入力する第３の差動型センスアンプとを有す
   ることを特徴とする不揮発性半導体記憶装置。
2. 【請求項２】 電気的に情報の書き込み消去が可能なメ
   モリトランジスタを行方向及び列方向に沿って複数個配
   列するメモリアレイと、アドレス信号によりメモリアレ
   イから任意のメモリトランジスタを選択するための選択
   回路と、メモリトランジスタと同じ構造の第１のリファ
   レンストランジスタと、メモリトランジスタと同じ構造
   の第２のリファレンストランジスタと、メモリトランジ
   スタに選択回路を介して接続する第１の負荷素子と、第
   １のリファレンストランジスタに接続する第１の負荷素
   子とほぼ同じ特性の第２の負荷素子と、第２のリファレ
   ンストランジスタに接続する第１の負荷素子とほぼ同じ
   特性の第３の負荷素子と、メモリトランジスタのソース
   ・ドレイン間電圧と第１のリファレンストランジスタの
   ソース・ドレイン間電圧とを入力とする第１の差動型セ
   ンスアンプと、メモリトランジスタのソース・ドレイン
   間電圧と第２のリファレンストランジスタのソース・ド
   レイン間電圧とを入力とする第２の差動型センスアンプ
   と、第１の差動型センスアンプの出力と第２の差動型セ
   ンスアンプの出力とを入力する第３の差動型センスアン
   プとを有することを特徴とする不揮発性半導体記憶装
   置。
3. 【請求項３】 メモリトランジスタと第１のリファレン
   ストランジスタと第２のリファレンストランジスタとは
   閾値電圧が経時変化をする不揮発性半導体記憶素子を用
   いることを特徴とする請求項１または請求項２に記載の
   不揮発性半導体記憶装置。
4. 【請求項４】 メモリトランジスタと第１のリファレン
   ストランジスタと第２のリファレンストランジスタとは
   ＭＯＮＯＳ型の不揮発性半導体記憶素子を用いることを
   特徴とする請求項１または請求項２に記載の不揮発性半
   導体記憶装置。
5. 【請求項５】 メモリトランジスタの閾値電圧をディプ
   レッション方向にシフトして、読み出しの長寿命化と高
   速化となることを特徴とする請求項１または請求項２に
   記載の不揮発性半導体記憶装置。
6. 【請求項６】 あらかじめ第１のリファレンストランジ
   スタを消去状態にし、また第２のリファレンストランジ
   スタを書き込み状態にしておき、メモリアレイから選択
   回路を介して選択するメモリトランジスタに流れる電流
   と、第１のリファレンストランジスタと第２のリファレ
   ンストランジスタとに流れる電流とを、おのおのの電源
   との間に接続する負荷素子に流すことで、それぞれのト
   ランジスタに流れる電流を電圧に変換し、メモリトラン
   ジスタのソース・ドレイン間電圧と第１のリファレンス
   トランジスタのソース・ドレイン間電圧とを第１の差動
   型センスアンプで比較して第１の比較電圧を出力し、メ
   モリトランジスタのソース・ドレイン間電圧と第２のリ
   ファレンストランジスタのソース・ドレイン間電圧とを
   第２の差動型センスアンプで比較して第２の比較電圧を
   出力して、第１の比較電圧と第２の比較電圧とを第３の
   差動型センスアンプで比較して第３の比較電圧を出力す
   ることにより、メモリトランジスタに流れる電流が第１
   のリファレンストランジスタに流れる電流と第２のリフ
   ァレンストランジスタに流れる電流との中間に位置する
   センスレベルより多いか少ないかを検出してメモリトラ
   ンジスタの読み出しを行うことを特徴とする前記請求項
   １に記載の不揮発性半導体記憶装置の読み出し方法。