JP3578661B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、電源を切ってもメモリ・セルに記憶されたデータが保持される不揮発性半導体記憶装置に関し、詳しくは、フラッシュＥＥＰＲＯＭ等の不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
図３は、従来の不揮発性半導体記憶装置の要部の電気的構成例を示す回路図である。
この例の不揮発性半導体記憶装置は、メモリ・セル１_ｍ（ｍ＝１，２，…，Ｍ）と、選択セル２_１ｍ及び２_２ｍと、ワード線３と、第１及び第２のカラム線４_１及び４_２と、ワード線駆動回路５と、カラム選択回路６_１及び６_２と、読出回路７と、インバータ８と、読出駆動部９_ｍと、リファレンス部１０と、センス・アンプ１１_ｍと、データバス１２とから概略構成されている。なお、この例は、データの読み出しに関する回路であり、データの書き込み及び消去に関する回路は図示していない。
【０００３】
メモリ・セル１_ｍは、通常のゲート（コントロール・ゲート）の他に、周囲から電気的に絶縁されたフローティング・ゲートを有するＭＯＳトランジスタからなり、互いのコントロール・ゲートがワード線３を介して接続される共に、ワード線３を介してワード線駆動回路５の出力端に接続されている。各メモリ・セル１_ｍは、コントロール・ゲートにドレインに印加されている電圧より充分高い電圧（１０〜２０Ｖ）が印加されると、電子がドレインからフローティング・ゲートに貯えられ（書き込み）、コントロール・ゲートに印加される電圧の極性が変更されると、フローティング・ゲートに貯えられていた電子がドレインに移動する（消去）。したがって、各メモリ・セル１_ｍのフローティング・ゲートに電子が貯えられていない場合には、外部からのデータ読み出しのコマンドが供給されることによりワード線駆動回路５によってワード線３に”Ｈ”レベルの信号が印加されると、コントロール・ゲートに”Ｈ”レベルの信号が印加され、メモリ・セル１_ｍは、オンする。これに対し、フローティング・ゲートに電子が貯えられている場合には、ワード線駆動回路５によってワード線３に”Ｈ”レベルの信号が印加されることにより、コントロール・ゲートに”Ｈ”レベルの信号が印加されても、フローティング・ゲートに貯えられている電子の負電荷によってチャネルが誘起されにくくなり、メモリ・セル１_ｍは、オンせずオフのまま、すなわち、しきい電圧Ｖ_Ｔが高くなる。このオン状態とオフ状態が”０”及び”１”の１ビットのデータに対応している。
【０００４】
選択セル２_１ｍは、ＭＯＳトランジスタからなり、互いのゲートが第１のカラム線４_１を介して接続される共に、第１のカラム線４_１を介してカラム選択回路６_１の出力端に接続されている。カラム選択回路６_１は、外部から供給されるアドレスを第１段階のデコーディングによりデコードした結果、当該第１のカラム線４_１が選択された場合には、当該第１のカラム線４_１に”Ｈ”レベルの信号を印加する。これにより、選択セル２_１ｍは、ゲートに”Ｈ”レベルの信号が印加されるので、オンしてメモリ・セル１_ｍからデータを読み出すためのパスを形成する。
選択セル２_２ｍは、ＭＯＳトランジスタからなり、互いのゲートが第２のカラム線４_２を介して接続される共に、第２のカラム線４_２を介してカラム選択回路６_２の出力端に接続されている。カラム選択回路６_２は、外部から供給されるアドレスを第２段階のデコーディングによりデコードした結果、当該第２のカラム線４_２が選択された場合には、当該第２のカラム線４_２に”Ｈ”レベルの信号を印加する。これにより、選択セル２_２ｍは、ゲートに”Ｈ”レベルの信号が印加されるので、オンしてメモリ・セル１_ｍからデータを読み出すためのパスを形成する。
【０００５】
読出回路７は、外部からデータ読み出しのコマンドが供給されると、データ読み出しの開始を示す”Ｈ”レベルの信号をインバータ８、読出駆動部９_ｍ及びリファレンス部１０に供給する。インバータ８は、読出回路７から供給される”Ｈ”レベルの信号を”Ｌ”レベルの信号に反転して読出駆動部９_ｍ及びリファレンス部１０に供給する。
読出駆動部９_ｍは、駆動トランジスタ１３_ｍと、パス形成トランジスタ１４_ｍと、パス遮断トランジスタ１５_ｍと、ノア・ゲート１６_ｍとから概略構成されている。
駆動トランジスタ１３_ｍは、ＭＯＳトランジスタからなり、読出回路７から供給される”Ｈ”レベルの信号によりオンして、センス・アンプ１１_ｍの第１の入力端にメモリ・セル１_ｍのオン状態又はオフ状態に応じた電圧Ｖ_Ｄｍを印加する。パス形成トランジスタ１４_ｍは、ＭＯＳトランジスタからなり、ノア・ゲート１６_ｍから供給される”Ｈ”レベルの信号によりオンして、メモリ・セル１_ｍからデータを読み出すためのパスを形成する。パス遮断トランジスタ１５_ｍは、ＭＯＳトランジスタからなり、インバータ８から供給される”Ｈ”レベルの信号によりオンして、メモリ・セル１_ｍからデータを読み出すためのパスを遮断する。ノア・ゲート１６_ｍは、第１の入力端にインバータ８の出力信号が供給され、第２の入力端がパス形成トランジスタ１４_ｍのソースと接続され、インバータ８の出力信号及びパス形成トランジスタ１４_ｍのソースの電圧がいずれも”Ｌ”レベルの場合に、”Ｈ”レベルの信号を出力し、パス形成トランジスタ１４_ｍをオンする。
【０００６】
リファレンス部１０は、リファレンス・セル２１と、選択セル２２_１及び２２_２と、ワード線駆動回路２３と、カラム選択回路２４_１及び２４_２と、駆動トランジスタ２５と、パス形成トランジスタ２６と、パス遮断トランジスタ２７と、ノア・ゲート２８とから概略構成されている。
リファレンス・セル２１は、メモリ・セル１_ｍと同一構造及び同一特性のＭＯＳトランジスタであり、フローティング・ゲートに電子が貯えられていない状態、すなわち、オン状態に予め設定されている。選択セル２２_１は選択セル２_１ｍと、選択セル２２_２は選択セル２_２ｍと、ワード線駆動回路２３はワード線駆動回路５と、カラム選択回路２４_１はカラム選択回路６_１と、カラム選択回路２４_２はカラム選択回路６_２と、パス形成トランジスタ２６はパス形成トランジスタ１４_ｍと、パス遮断トランジスタ２７はパス遮断トランジスタ１５_ｍと、ノア・ゲート２８はノア・ゲート１６_ｍとそれぞれ同一構造及び同一特性である。これは、センス・アンプ１１_ｍが差動増幅器により形成されているため、その第１の入力端に接続される負荷と、その第２の入力端に接続される負荷とをできるだけ等しくするためのである。
【０００７】
一方、読出駆動部９_ｍが１個のメモリ・セル１_ｍ当たり１個設けられているのに対し、Ｍ個のセンス・アンプ１１_ｍ当たり１個のリファレンス部１０が設けられているので、駆動トランジスタ２５は、電流駆動能力を確保するために、通常、駆動トランジスタ１３_ｍのサイズの２〜３倍のサイズを有している。駆動トランジスタ２５は、読出回路７から供給される”Ｈ”レベルの信号によりオンして、センス・アンプ１１_ｍの第２の入力端にリファレンス・セル２１のオン状態に応じた電圧Ｖ_Ｒを印加する。
センス・アンプ１１_ｍは、上記したように、差動増幅器からなり、読出駆動部９_ｍから供給される電圧Ｖ_Ｄｍとリファレンス部１０から供給される電圧Ｖ_Ｒとの差を検出・増幅してデータバス１２を介してデータを外部に出力する。
【０００８】
このような従来の不揮発性半導体記憶装置の定常的な特性は、図４に示すように、駆動トランジスタ１３_ｍの電圧・電流特性が曲線ａで表され、駆動トランジスタ２５の電圧・電流特性が曲線ｂで表される。すなわち、駆動トランジスタ１３_ｍと駆動トランジスタ２５とではそのサイズに応じて電流駆動能力が異なるため、特性曲線の傾きが異なる。以下、その理由について説明する。
メモリ・セル１_ｍのフローティング・ゲートに電子が貯えられていない場合、駆動トランジスタ１３_ｍ、パス形成トランジスタ１４_ｍ、選択セル２_１ｍ及び２_２ｍをオンさせると共に、メモリ・セル１_ｍのコントロール・ゲートに”Ｈ”レベルの信号を印加すると、メモリ・セル１_ｍがオン状態となるので、駆動トランジスタ１３_ｍがセンス・アンプ１１_ｍの第１の入力端に印加する電圧Ｖ_Ｄｍは、電源電圧Ｖ_ＣＣからパス形成トランジスタ１４_ｍ、選択セル２_１ｍ及び２_２ｍ並びにメモリ・セル１_ｍのオン抵抗の合計に応じた電圧だけ電圧降下して電圧Ｖ_Ｄｏｎとなり、駆動トランジスタ１３_ｍには、図４に点Ａで示すように、電流Ｉ_ｏｎが流れる。
【０００９】
これに対し、メモリ・セル１_ｍのフローティング・ゲートに電子が貯えられている場合、駆動トランジスタ１３_ｍ、パス形成トランジスタ１４_ｍ、選択セル２_１ｍ及び２_２ｍをオンさせると共に、メモリ・セル１_ｍのコントロール・ゲートに”Ｈ”レベルの信号を印加しても、メモリ・セル１_ｍはオフ状態のままであるので、駆動トランジスタ１３_ｍがセンス・アンプ１１_ｍの第１の入力端に印加する電圧Ｖ_Ｄｍは、電源電圧Ｖ_ＣＣにほぼ等しくなり、駆動トランジスタ１３_ｍには、図４に点Ｂで示すように、ほとんど電流が流れない。
このように、メモリ・セル１_ｍがオン状態の場合には、電圧Ｖ_Ｄｍは電圧Ｖ_Ｄｏｎとなり、メモリ・セル１_ｍがオフ状態の場合には、電圧Ｖ_Ｄｍは略電源電圧Ｖ_ＣＣとなるので、センス・アンプ１１_ｍにおいてメモリ・セル１_ｍがオン状態かオフ状態かを検出するために、リファレンス・セル２１がオン状態である場合に駆動トランジスタ２５がセンス・アンプ１１_ｍの第２の入力端に印加する電圧Ｖ_Ｒが電圧Ｖ_Ｄｏｎと略電源電圧Ｖ_ＣＣとの中間となる（図４の点Ｃ参照）ような電圧・電流特性を有するように、駆動トランジスタ２５のサイズを設定しているのである。
【００１０】
【発明が解決しようとする課題】
ところで、上記した従来の不揮発性半導体記憶装置においては、パス形成トランジスタ１４_ｍ、選択セル２_１ｍ及び２_２ｍがオンした場合、メモリ・セル１_ｍが直接センス・アンプ１１_ｍの第１の入力端に接続されることになるので、メモリ・セル１_ｍがオン状態の場合には、メモリ・セル１_ｍ自体がセンス・アンプ１１_ｍの第１の入力端に印加される電圧Ｖ_Ｄｍを電源電圧Ｖ_ＣＣから電圧Ｖ_Ｄｏｎまで引き下げることになる。
しかし、近年の不揮発性半導体記憶装置の高密度化、素子の微細化に伴ってメモリ・セル１_ｍに流れる電流は、１０〜２０μＡと非常に少ないため、メモリ・セル１_ｍが電圧Ｖ_Ｄｍを電源電圧Ｖ_ＣＣから電圧Ｖ_Ｄｏｎまで引き下げのに時間がかかってしまい、データの読み出し時間が遅くなるという欠点があった。
【００１１】
また、上記した従来の不揮発性半導体記憶装置においては、１個のリファレンス部１０でＭ個のセンス・アンプ１１_ｍを駆動するため、駆動トランジスタ２５のサイズを駆動トランジスタ１３_ｍのサイズの２〜３倍としているので、過渡的な特性において、以下に示すような問題があった。
すなわち、データの読み出しが開始されると、センス・アンプ１１_ｍの第１及び第２の入力端にそれぞれ印加される電圧Ｖ_Ｄｍ及び電圧Ｖ_Ｒは、選択セル２_１ｍ及び２_２ｍ並びに選択セル２２_１及び２２_２がオンする（これらはいずれもほぼ同時にオンする）まで（時刻ｔ_１）は、図５に示すように、ほぼ同様な経過で上昇していく。
ところが、上記したように、駆動トランジスタ２５のサイズが大きく、電流駆動能力が大きいため、選択セル２_１ｍ及び２_２ｍ並びに選択セル２２_１及び２２_２がオンしてからは、電圧Ｖ_Ｒは、曲線ｃで示すように、電圧Ｖ_Ｄｍよりその傾斜が急になって上昇していく。
そして、ワード線３に”Ｈ”レベルの信号が印加される（時刻ｔ_２）と、電圧Ｖ_Ｒについては、ワード線駆動回路２３がダミーであるので、時刻ｔ_２までと変わらない傾斜で上昇していき、飽和状態となる。一方、電圧Ｖ_Ｄｍについては、メモリ・セル１_ｍのフローティング・ゲートに電子が貯えられていない場合には、メモリ・セル１_ｍがオン状態となるので、多少下降していく（図５の曲線ａ参照）のに対し、メモリ・セル１_ｍのフローティング・ゲートに電子が貯えられている場合には、メモリ・セル１_ｍがオフ状態のままであるので、さらに上昇していく（図５の破線の曲線ｂ参照）。
したがって、時刻ｔ_３以降でなければ、電圧Ｖ_Ｒに対して電圧Ｖ_Ｄｍの高低が正確に判定できない、すなわち、時刻ｔ_２から時刻ｔ_３まではデータをデータ・バス４４に供給することができないので、この場合にも、読み出し時間がかかってしまう。
【００１２】
さらに、上記した従来の不揮発性半導体記憶装置においては、センス・アンプ１１_ｍが差動増幅器であるにもかかわらず、差動入力の一方にだけ重い負荷が加えられるので、オフセット電圧が発生するなど、アンバランスな状態となりやすい。したがって、センス・アンプ１１_ｍの２つの入力端において、アンバランスな状態になった場合には、メモリ・セル１_ｍのオン状態又はオフ状態のいずれかを検出するマージンが少なくなってしまい、正確にデータの検出・増幅ができなくなるという問題もあった。このアンバランスな状態が発生するのを防止する１つの手段として、１個のリファレンス部１０が接続されるセンス・アンプ１１_ｍの個数Ｍを少なくすることが考えられるが、その場合には、不揮発性半導体記憶装置の高密度化の妨げになってしまう。
【００１３】
また、上記した従来の不揮発性半導体記憶装置においては、メモリ・セル１_ｍがオフ状態の場合には、駆動トランジスタ１３_ｍをオンしてもほとんど電流が流れないようにしなければ、メモリ・セル１_ｍのオフ状態を検出するマージンが少なくなってしまうので、データの書き込み時には、メモリ・セル１_ｍのフローティング・ゲートに電子をドレインから充分に貯える必要がある。しかし、フローティング・ゲートに電子を充分に貯えるには、時間がかかるため、書き込み時間が長くなってしまうという問題もあった。
【００１４】
この発明は、上述の事情に鑑みてなされたもので、データの書き込み時間も読み出し時間も短縮できると共に、メモリ・セルのオン状態又はオフ状態の検出マージンを確保でき、しかも、不揮発性半導体記憶装置の高密度化も実現できる不揮発性半導体記憶装置を提供することを目的としている。
【００１５】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、メモリ・セルのデータの記憶状態に応じた電圧と、リファレンス・セルの擬似的なデータの記憶状態に応じた電圧との電圧差に基づいて、前記メモリ・セルに記憶されたデータが読み出される不揮発性半導体記憶装置に係り、前記リファレンス・セルが、前記擬似的なデータが書き込まれた状態の第１のリファレンス・セルと、前記擬似的なデータが消去された状態の第２のリファレンス・セルとからなり、前記データを読み出すための信号によりオンして前記メモリ・セルに電流を供給する第１の駆動トランジスタと同一の構造及び同一の特性を有し、前記信号によりオンして前記第１及び第２のリファレンス・セルに電流を供給する第２及び第３の駆動トランジスタと、前記第１の駆動トランジスタの出力電圧が第１の入力端に供給され、前記第２及び第３の駆動トランジスタの出力電圧の中間が第２の入力端に供給され、前記電圧差を検出するセンス・アンプと。前記第１の駆動トランジスタの出力を増幅して前記電圧差を検出する前記センス・アンプの第１の入力端に直接供給する第１のバッファと、前記第２及び第３の駆動トランジスタの出力をそれぞれ増幅し、その中間を前記センス・アンプの第２の入力端に直接供給する第２のバッファとを備えてなることを特徴としている。
【００１６】
請求項２記載の発明は、請求項１記載の不揮発性半導体記憶装置に係り、前記第１及び第２のリファレンス・セルと、前記第２及び第３の駆動トランジスタと、前記第２のバッファとは、複数個のメモリ・セルに共通して設けられていることを特徴としている。
【００２１】
【作用】
この発明の構成によれば、データの書き込み時間も読み出し時間も短縮することができる。また、メモリ・セルのオン状態又はオフ状態の検出マージンを確保することができる。さらに、不揮発性半導体記憶装置の高密度化も実現することができる。
【００２２】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。
図１は、この発明の一実施例である不揮発性半導体記憶装置の要部の電気的構成を示す回路図である。
この例の不揮発性半導体記憶装置は、メモリ・セル３１_ｎ（ｎ＝１，２，…，Ｎ）と、選択セル３２_１ｎ及び３２_２ｎと、ワード線３３と、第１及び第２のカラム線３４_１及び３４_２と、ワード線駆動回路３５と、カラム選択回路３６_１及び３６_２と、読出回路３７と、インバータ３８と、読出駆動部３９_ｎと、バッファ４０_ｎと、パス遮断トランジスタ４１_１及び４１_２と、リファレンス部４２と、センス・アンプ４３_ｎと、データバス４４とから概略構成されている。なお、この例は、データの読み出しに関する回路であり、データの書き込み及び消去に関する回路は図示していない。
【００２３】
メモリ・セル３１_ｎは、コントロール・ゲート及びフローティング・ゲートを有するＭＯＳトランジスタからなり、互いのコントロール・ゲートがワード線３３を介して接続される共に、ワード線３３を介してワード線駆動回路３５の出力端に接続されている。メモリ・セル３１_ｎ及びワード線駆動回路３５のデータの書き込み及び消去に関する動作については、上記したメモリ・セル１_ｎ及びワード線駆動回路５のデータの書き込み及び消去に関する動作と略同様であるので、その説明を省略する。
選択セル３２_１ｎは、ＭＯＳトランジスタからなり、互いのゲートが第１のカラム線３４_１を介して接続される共に、第１のカラム線３４_１を介してカラム選択回路３６_１の出力端に接続されている。カラム選択回路３６_１は、外部から供給されるアドレスを第１段階のデコーディングによりデコードした結果、当該第１のカラム線３４_１が選択された場合には、当該第１のカラム線３４_１に”Ｈ”レベルの信号を印加する。これにより、選択セル３２_１ｎは、ゲートに”Ｈ”レベルの信号が印加されるので、オンしてメモリ・セル３１_ｎからデータを読み出すためのパスを形成する。
選択セル３２_２ｎは、ＭＯＳトランジスタからなり、互いのゲートが第２のカラム線３４_２を介して接続される共に、第２のカラム線３４_２を介してカラム選択回路３６_２の出力端に接続されている。カラム選択回路３６_２は、外部から供給されるアドレスを第２段階のデコーディングによりデコードした結果、当該第２のカラム線３４_２が選択された場合には、当該第２のカラム線３４_２に”Ｈ”レベルの信号を印加する。これにより、選択セル３２_２ｎは、ゲートに”Ｈ”レベルの信号が印加されるので、オンしてメモリ・セル３１_ｎからデータを読み出すためのパスを形成する。
【００２４】
読出回路３７は、外部からデータの読み出しのコマンドが供給されると、データ読み出しの開始を示す”Ｈ”レベルの信号をインバータ３８、読出駆動部３９_ｎ及びリファレンス部４２に供給する。インバータ３８は、読出回路３７から供給される”Ｈ”レベルの信号を”Ｌ”レベルの信号に反転して読出駆動部３９_ｎ、バッファ４０_ｎ、パス遮断トランジスタ４１_１及び４１_２及びリファレンス部４２に供給する。
読出駆動部３９_ｎは、駆動トランジスタ５１_ｎと、パス形成トランジスタ５２_ｎと、パス遮断トランジスタ５３_ｎと、ノア・ゲート５４_ｎとから概略構成されている。
駆動トランジスタ５１_ｎは、ＭＯＳトランジスタからなり、読出回路３７から供給される”Ｈ”レベルの信号によりオンして、バッファ４０_１の入力端にメモリ・セル３１_ｎのオン状態又はオフ状態に応じた電圧Ｖ_Ｍｎを印加する。パス形成トランジスタ５２_ｎは、ＭＯＳトランジスタからなり、ノア・ゲート５４_ｎから供給される”Ｈ”レベルの信号によりオンして、メモリ・セル３１_ｎからデータを読み出すためのパスを形成する。パス遮断トランジスタ５３_ｎは、ＭＯＳトランジスタからなり、インバータ３８から供給される”Ｈ”レベルの信号によりオンして、メモリ・セル３１_ｎからデータを読み出すためのパスを遮断する。ノア・ゲート５４_ｎは、第１の入力端にインバータ３８の出力信号が供給され、第２の入力端がパス形成トランジスタ５２_ｎのソースと接続され、インバータ３８の出力信号及びパス形成トランジスタ５２_ｎのソースの電圧がいずれも”Ｌ”レベルの場合に、”Ｈ”レベルの信号を出力し、パス形成トランジスタ５２_ｎをオンする。
【００２５】
バッファ４０_１は、パワーＭＯＳトランジスタ５５_ｎ及び５６_ｎと、定電流源を構成するＭＯＳトランジスタ５７_ｎとから概略構成され、入力電圧Ｖ_Ｍｎを緩衝及び増幅して出力電圧Ｖ_Ｄｎとしてセンス・アンプ４３_１の第１の入力端に印加する。
パス遮断トランジスタ４１_１及び４１_２は、インバータ３８の出力信号によりオンして、センス・アンプ４３_１の第１及び第２の入力端を接地する、すなわち、データの読み出しが行われない場合には、センス・アンプ４３_１の入力電圧Ｖ_Ｄｍ及びＶ_Ｒを０Ｖにする。
【００２６】
リファレンス部４２は、リファレンス・セル６１_１及び６１_２と、選択セル６２_１１、６２_１２、６２_２１及び６２_２２と、ワード線駆動回路６３と、カラム選択回路６４_１及び６４_２と、駆動トランジスタ６５_１及び６５_２と、パス形成トランジスタ６６_１及び６６_２と、パス遮断トランジスタ６７_１及び６７_２と、ノア・ゲート６８_１及び６８_２と、パワーＭＯＳトランジスタ６９_１、６９_２、７０_１及び７０_２と、定電流源を構成するＭＯＳトランジスタ７１_１及び７１_２とから概略構成されている。
【００２７】
リファレンス・セル６１_１及び６１_２は、メモリ・セル３１_ｎと同一構造及び同一特性のＭＯＳトランジスタであり、リファレンス・セル６１_１はフローティング・ゲートに電子が貯えられていない状態、すなわち、オン状態に、リファレンス・セル６１_２はフローティング・ゲートに電子が貯えられている状態、すなわち、オフ状態に、それぞれ予め設定されている。
選択セル６２_１１及び６２_１２は選択セル３２_１ｎと、選択セル６２_２１及び６２_２２は選択セル３２_２ｎと、ワード線駆動回路６３はワード線駆動回路３５と、カラム選択回路６４_１はカラム選択回路３６_１と、カラム選択回路６４_２はカラム選択回路３６_２と、駆動トランジスタ６５_１及び６５_２は駆動トランジスタ５１_ｎと、パス形成トランジスタ６６_１及び６６_２はパス形成トランジスタ５２_ｎとそれぞれ同一構造及び同一特性である。同様に、パス遮断トランジスタ６７_１及び６７_２はパス遮断トランジスタ５３_ｎと、ノア・ゲート６８_１及び６８_２はノア・ゲート５４_ｎと、パワーＭＯＳトランジスタ６９_１、６９_２、７０_１及び７０_２はパワーＭＯＳトランジスタ５５_ｎ及び５６_ｎと、ＭＯＳトランジスタ７１_１及び７１_２はＭＯＳトランジスタ５７_ｎとそれぞれ同一構造及び同一特性である。
これは、センス・アンプ４３_ｎが差動増幅器により形成されているため、その第１の入力端に接続される負荷と、その第２の入力端に接続される負荷とをできるだけ等しくするためのである。
【００２８】
駆動トランジスタ６５_１は、読出回路３７から供給される”Ｈ”レベルの信号によりオンして、パワーＭＯＳトランジスタ７０_１のゲートにリファレンス・セル６１_１のオン状態に応じた電圧Ｖ_Ｒｏｎを印加する。同様に、駆動トランジスタ６５_２は、読出回路３７から供給される”Ｈ”レベルの信号によりオンして、パワーＭＯＳトランジスタ７０_２のゲートにリファレンス・セル６１_２のオフ状態に応じた電圧Ｖ_Ｒｏｆｆを印加する。
パワーＭＯＳトランジスタ６９_１及び７０_１と、定電流源を構成するＭＯＳトランジスタ７１_１とは、駆動トランジスタ６５_１の出力電圧Ｖ_Ｒｏｎを緩衝及び増幅する。一方、パワーＭＯＳトランジスタ６９_２及び７０_２と、定電流源を構成するＭＯＳトランジスタ７１_２とは、駆動トランジスタ６５_２の出力電圧Ｖ_Ｒｏｆｆを緩衝及び増幅する。すなわち、パワーＭＯＳトランジスタ６９_１、６９_２、７０_１及び７０_２と、ＭＯＳトランジスタ７１_１及び７１_２とは、バッファ７２を構成している。
【００２９】
したがって、パワーＭＯＳトランジスタ７０_１のバッファの出力電流を電流Ｉ_１とし、パワーＭＯＳトランジスタ７０_２の出力電流を電流Ｉ_２とすると、ＭＯＳトランジスタ７１_１及び７１_２それぞれによって構成される定電流源には、式（１）に示すように、電流Ｉ_１と電流Ｉ_２とを平均した電流Ｉ_Ｒが流れる。
これにより、センス・アンプ４３_ｎの第２の入力端には、式（２）に示すように、リファレンス・セル６１_１のオン状態に応じた電圧Ｖ_Ｒｏｎと、リファレンス・セル６１_２のオフ状態に応じた電圧Ｖ_Ｒｏｆｆとの中間の電圧Ｖ_Ｒが印加されることになる。
【００３０】
【数１】
Ｉ_Ｒ＝（Ｉ_１＋Ｉ_２）／２…（１）
【００３１】
【数２】
Ｖ_Ｒ＝（Ｖ_Ｒｏｎ＋Ｖ_Ｒｏｆｆ）／２…（２）
【００３２】
センス・アンプ４３_ｎは、上記したように、差動増幅器からなり、バッファ４０_ｎから供給される電圧Ｖ_Ｄｎとリファレンス部４２から供給される電圧Ｖ_Ｒとの差を検出・増幅してデータバス４４を介してデータを外部に出力する。
【００３３】
上記したように、センス・アンプ４３_ｎの第２の入力端に、リファレンス・セル６１_１のオン状態に応じた電圧Ｖ_Ｒｏｎと、リファレンス・セル６１_２のオフ状態に応じた電圧Ｖ_Ｒｏｆｆとの中間の電圧Ｖ_Ｒが印加される（式（２））ので、電圧Ｖ_Ｒは、常に、メモリ・セル３１_ｎがオン状態である場合における電圧Ｖ_Ｄｏｎと、メモリ・セル３１_ｎがオフ状態である場合における電圧Ｖ_Ｄｏｆｆとの中間に自動的に設定される。これにより、メモリ・セル３１_ｎのオン状態及びオフ状態を検出するマージンをいずれも充分に確保することができる。
さらに、上記したように、電圧Ｖ_Ｒは、常に、電圧Ｖ_Ｄｏｎと電圧Ｖ_Ｄｏｆｆとの中間に自動的に設定されるため、電圧Ｖ_Ｄｏｆｆは電圧Ｖ_Ｒよりわずかに高ければ良いので、メモリ・セル３１_ｎをオフ状態とするためには、駆動トランジスタ５１_ｎをオンした際にほとんど電流が流れないようにするほど充分に、メモリ・セル３１_ｎのフローティング・ゲートに電子を貯える必要はない。したがって、データの書き込み時間を従来に比べて短縮することができる。
【００３４】
また、この例では、バッファ４０_ｎを設けることにより、パス形成トランジスタ５２_ｎ、選択セル３２_１ｎ及び選択セル３２_２ｎがオンした場合、メモリ・セル３１_ｎが直接センス・アンプ４３_ｎの第１の入力端に接続されないようにしている。したがって、メモリ・セル３１_ｎは、オン状態の場合、駆動トランジスタ５１_ｎのソースに印加される電圧Ｖ_Ｍｎを電源電圧Ｖ_ＣＣから所定の電圧まで引き下げれば良いので、データの読み出し時間を従来に比べて短縮することができる。
【００３５】
さらに、この例では、センス・アンプ４３_ｎの２つの入力端には、バッファ４０_ｎ及びリファレンス部４２内部のバッファ７２を介してすべて同一構造及び同一特性を有する回路素子が接続されるので、従来のような、オフセット電圧が発生する等のアンバランスな状態が発生しにくい。したがって、このアンバランスな状態に起因して、メモリ・セル３１_ｎのオン状態及びオフ状態を検出するマージンがいずれかにかたよるという事態の発生が抑えられる。これにより、正確にデータの検出・増幅ができ、信頼性が向上する。
加えて、リファレンス部４２内部にバッファ７２を設けており、このバッファ７２を構成するパワーＭＯＳトランジスタ７０_１及び７０_２が負荷としてのセンス・アンプ４３_ｎの第２の入力端を駆動するので、１個のリファレンス部４２に接続可能なセンス・アンプ４３_ｎの個数Ｎを従来の個数Ｍ（例えば、Ｍ＝１６）よりも少なくとも２倍（例えば、Ｎ＝３２）とすることができる。これにより、不揮発性半導体記憶装置の高密度化に貢献することができる。
【００３６】
次に、上記構成の不揮発性半導体記憶装置の過渡的な特性について、図２を参照して、説明する。
まず、データの読み出しが開始されると、センス・アンプ４３_ｎの第１及び第２の入力端にそれぞれ印加される電圧Ｖ_Ｄｎ及び電圧Ｖ_Ｒは、選択セル３２_１ｎ及び３２_２ｎ、選択セル６２_１１及び６２_２１並びに選択セル６２_１２及び６２_２２がオンする（これらはいずれもほぼ同時にオンする）まで（時刻ｔ_１）は、図２に示すように、ほぼ同様な経過で上昇していく。
次に、時刻ｔ_１からワード線３３に”Ｈ”レベルの信号が印加される（時刻ｔ_２）までについても、電圧Ｖ_Ｄｎ及び電圧Ｖ_Ｒは、図２に示すように、ほぼ同様な経過で上昇していく。これは、バッファ４０_ｎによって電圧Ｖ_Ｍｎが増幅されて電圧Ｖ_Ｄｎとしてセンス・アンプ４３_ｎの第１の入力端に印加されると共に、読出駆動部３９_ｎの各回路素子と同一構造及び同一構成を有する回路素子によって構成されたリファレンス部４２の内部で生成された電圧Ｖ_Ｒｏｎ及びＶ_Ｒｏｆｆがバッファ７２によって増幅され、その平均が電圧Ｖ_Ｒとしてセンス・アンプ４３_ｎの第２の入力端に印加されているので、電圧・電流特性が略等しいからである。
そして、ワード線３３に”Ｈ”レベルの信号が印加される（時刻ｔ_２）と、電圧Ｖ_Ｒについては、ワード線駆動回路６３がダミーであるので、時刻ｔ_２までと変わらない傾斜で上昇していき、飽和状態となる。一方、電圧Ｖ_Ｄｎについては、メモリ・セル３１_ｎのフローティング・ゲートに電子が貯えられていない場合には、メモリ・セル３１_ｎがオン状態となるので、多少下降していく（図２の曲線ａ参照）のに対し、メモリ・セル３１_ｎのフローティング・ゲートに電子が貯えられている場合には、メモリ・セル３１_ｎがオフ状態のままであるので、さらに上昇していく（図２の破線の曲線ｂ参照）。
したがって、時刻ｔ_２以降であれば、曲線ａ〜ｃが点Ａから３方向に別れて行くので、図５に示す従来のように、ワード線３３に”Ｈ”レベルの信号が印加されてから曲線ｂが曲線ｃを越えるまでの時間（ｔ_３−ｔ_２）待機しなくても、直ちに電圧Ｖ_Ｒに対して電圧Ｖ_Ｄｎの高低が正確に判定でき、データをデータ・バス４４に供給することができる。
これにより、読み出し時間を従来に比べて短縮することができる。
【００３７】
以上、この発明の実施例を図面を参照して詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。
例えば、上述の実施例においては、バッファ４０_ｎ及び７２並びに電圧Ｖ_Ｒｏｎ及びＶ_Ｒｏｆｆを生成する回路を設けると共に、駆動トランジスタ６５_１及び６５_２を駆動トランジスタ５５_ｎと同一構造及び同一特性とする例を示したが、これに限定されない。例えば、バッファ４０_ｎと、パワーＭＯＳトランジスタ６９_１、７０_１及びＭＯＳトランジスタ７１_１からなるバッファと、電圧Ｖ_Ｒｏｎを生成する回路とを設けると共に、駆動トランジスタ６５_１を駆動トランジスタ５５_ｎと同一構造及び同一特性とする構成、あるいは電圧Ｖ_Ｒｏｎ及びＶ_Ｒｏｆｆを生成する回路を設けると共に、駆動トランジスタ６５_１及び６５_２を駆動トランジスタ５５_ｎと同一構造及び同一特性とする構成でも良い。
また、上述の実施例においては、バッファ４０_ｎをパワーＭＯＳトランジスタ５５_ｎ及び５６_ｎ並びにＭＯＳトランジスタ５７_１により構成すると共に、バッファ７２をパワーＭＯＳトランジスタ６９_１、６９_２、７０_１及び７０_２並びにＭＯＳトランジスタ７１_１及び７１_２により構成する例を示したが、これに限定されない。要するに、バッファ４０_ｎ及び７２は、入力インピーダンスが高く、出力インピーダンスが低くて、入力側に直接負荷が接続されずに、充分に高い電流駆動能力が得られるならば、どのような構成でも良い。
【００３８】
【発明の効果】
以上説明したように、この発明の構成によれば、疑似的なデータが書き込まれた状態の第１のリファレンス・セルと、疑似的なデータが消去された状態の第２のリファレンス・セルとを設けると共に、メモリ・セルのデータを読み出すための信号によりオンしてメモリ・セルに電流を供給する第１の駆動トランジスタと同一の構造及び同一の特性を有し、上記信号によりオンして第１及び第２のリファレンス・セルに電流を供給する第２及び第３の駆動トランジスタとを設けて、第２及び第３の駆動トランジスタの出力電圧の平均をセンス・アンプの第２の入力端に供給するようにしたので、データの書き込み時間も読み出し時間も短縮することができる。
また、センス・アンプの第２の入力端に供給される電圧は、常に、メモリ・セルのオン状態における電圧と、メモリ・セルにデータがオフ状態における電圧との中間に自動的に設定されるので、メモリ・セルのオン状態及びオフ状態の検出マージンを充分に確保することができる。これにより、センス・アンプが正確にデータを検出及び増幅することができ、信頼性が向上する。
さらに、この発明の別の構成によれば、メモリ・セルのデータを読み出すための信号によりオンしてメモリ・セルに電流を供給する第１の駆動トランジスタと同一の構造及び同一の特性を有し、上記信号によりオンしてリファレンス・セルに電流を供給する第２の駆動トランジスタと、第１の駆動トランジスタの出力を増幅してセンス・アンプの第１の入力端に供給する第１のバッファと、第２の駆動トランジスタの出力を増幅してセンス・アンプの第２の入力端に供給する第２のバッファとを設けたので、共通に設けるメモリ・セルの個数を従来より多くすることができ、不揮発性半導体記憶装置の高密度化を実現することができる。
【図面の簡単な説明】
【図１】この発明の一実施例である不揮発性半導体記憶装置の要部の電気的構成を示す回路図である。
【図２】同装置の過渡的な特性の一例を説明するための波形図である。
【図３】従来の不揮発性半導体記憶装置の要部の電気的構成例を示す回路図である。
【図４】同装置の定常的な特性の一例を説明するための特性図である。
【図５】同装置の過渡的な特性の一例を説明するための波形図である。
【符号の説明】
３１_ｎ メモリ・セル
３９_ｎ 読出駆動部
４０_ｎ バッファ（第１のバッファ）
４２ リファレンス部
４３_ｎ センス・アンプ
５１_ｎ，６５_１，６５_２ 駆動トランジスタ（第１〜第３の駆動トランジスタ）
６１_１，６１_２ リファレンス・セル（第１及び第２のリファレンス・セル）

Claims (2)

1. メモリ・セルのデータの記憶状態に応じた電圧と、リファレンス・セルの擬似的なデータの記憶状態に応じた電圧との電圧差に基づいて、前記メモリ・セルに記憶されたデータが読み出される不揮発性半導体記憶装置であって、
   前記リファレンス・セルは、前記擬似的なデータが書き込まれた状態の第１のリファレンス・セルと、前記擬似的なデータが消去された状態の第２のリファレンス・セルとからなり、
   前記データを読み出すための信号によりオンして前記メモリ・セルに電流を供給する第１の駆動トランジスタと同一の構造及び同一の特性を有し、前記信号によりオンして前記第１及び第２のリファレンス・セルに電流を供給する第２及び第３の駆動トランジスタと、
   前記第１の駆動トランジスタの出力電圧が第１の入力端に供給され、前記第２及び第３の駆動トランジスタの出力電圧の中間が第２の入力端に供給され、前記電圧差を検出するセンス・アンプと、
   前記第１の駆動トランジスタの出力を増幅して前記電圧差を検出する前記センス・アンプの第１の入力端に直接供給する第１のバッファと、
   前記第２及び第３の駆動トランジスタの出力をそれぞれ増幅し、その中間を前記センス・アンプの第２の入力端に直接供給する第２のバッファと
   を備えてなることを特徴とする不揮発性半導体記憶装置。
2. 前記第１及び第２のリファレンス・セルと、前記第２及び第３の駆動トランジスタと、前記第２のバッファとは、複数個のメモリ・セルに共通して設けられていることを特徴とする請求項２記載の不揮発性半導体記憶装置。

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