JP5777845B2 - 不揮発性記憶装置及び不揮発性記憶装置からのデータ読み出し方法 - Google Patents

Description

本発明は、例えば論理「０」、論理「１」の少なくとも２値を取り得るデータを記憶可能なメモリセルを有する不揮発性記憶装置に関する。

ＮＯＲ型不揮発性記憶装置には、メモリコアと周辺回路とが一対のデータバス（以下、「データバス対」という。）で接続されるものがある。メモリコアは、複数のメモリセクタにより構成される。複数のメモリセクタは、一対のグローバルビット線（以下、「グローバルビット線対」という。）で接続される。グローバルビット線は、それぞれデータバスにコラム選択スイッチを介して接続される。
メモリコアが複数ある場合には、コラム選択スイッチの導通、非導通状態を制御することにより、どのメモリコアのグローバルビット線にもデータバスが接続できるようになっている。

メモリセクタは、例えば電荷蓄積層を有するトランジスタからなるメモリセルを有している。電荷蓄積層に電荷が蓄積されているか否かにより、論理「０」又は論理「１」のデータが記憶される。メモリセルのゲート電極にはワード線が接続され、ソース電極及びドレイン電極にはそれぞれ異なるローカルビット線が接続される。メモリセルに接続される一対のローカルビット線を、以下、ローカルビット線対という。ローカルビット線は、それぞれグローバルビット線にセクタ選択スイッチを介して接続される。

周辺回路は、読出回路と書込回路とを備える。読出回路は、例えば、メモリセルに電圧を印加して当該メモリセルに接続されるグローバルビット線対にロード電流を流すためのロード電流源と、グローバルビット線対の各ロード電流を電圧に変換する電流電圧変換部と、電流電圧変換部から出力されるグローバルビット線対の各電圧の差電圧を増幅するセンスアンプとを含む。書込回路は、メモリセルにデータの書き込みを行うときの高電圧を供給する。
データバス対は、読出回路と書込回路とのいずれか一方をコラム選択スイッチに接続するための読出／書込切換スイッチを備える。

コラム選択スイッチ及びセクタ選択スイッチが導通状態のときに、メモリセルのローカルビット線対には、データバス対、グローバルビット線対を介して周辺回路から所定の電圧が印加される。さらに、ワード線に所定の電圧が印加されることで、当該メモリセルにデータの書き込み、読み出し、又は消去が行われる。

メモリセルからデータを読み出すときには、グローバルビット線対に、読出回路からロード電流が供給される。ロード電流は、グローバルビット線対からセクタ選択スイッチを介してローカルビット線対に供給される。ロード電流は、メモリセルにデータが記録されているか否かにより電流値が異なる。電流電圧変換回路は、ロード電流を電流電圧変換する。センスアンプは、電流電圧変換回路でロード電流から電流電圧変換された電圧と所定の基準電圧とを比較して増幅する。基準電圧よりも高電圧か否かで、メモリセルに記憶されたデータが論理「０」か論理「１」かが判別される。
グローバルビット線対及びローカルビット線対は、電流電圧変換回路によって、メモリコアの外部電圧（例えば１．８Ｖ）よりも低い電圧（例えば１．４Ｖ）に電圧制限される。ドレインディスターブ（チャージロス）によりグローバルビット線対を共有した隣接するメモリセルの記録データの誤変換が考慮されるからである。

メモリセルへデータを書き込むとき或いは消去するときには、グローバルビット線対及びローカルビット線対に、書込回路から、メモリコアの外部電圧よりも高い電圧（例えば５Ｖ）が印加される。これによりメモリセルにデータが書き込み／消去される。

このような構成のＮＯＲ型不揮発性記憶装置では、グローバルビット線対に接続されるセクタ選択スイッチ及びコラム選択スイッチが高耐圧素子で構成される。また、読出／書込切換スイッチ、読出回路、及び書込回路も高耐圧素子で構成される。メモリセルへのデータの書き込みや消去のときに、高電圧が印加されるためである。

高耐圧素子は、単位面積当たりの電流能力が小さく且つ閾値電圧（Vth）が大きいために、低耐圧素子よりも読み出し速度が遅く、読み出し感度が低い傾向にある。高耐圧素子は、素子サイズが大きいために、グローバルビット線間の間隔を小さくできない。コラム選択スイッチは、昇圧電圧を用いるが、高耐圧素子であるために昇圧電圧を発生する昇圧回路が大きくなり、また、昇圧電圧自体も大きくなる。そのために、読み出し時に昇圧電圧の発生に時間がかかり、読み出し動作が遅くなる。

センスアンプは、カレントミラー型（電流差動増幅器）で構成されており、その大きさから、グローバルビット線対の線間に配置することはできない。そのために、データバス対上に、読出回路の他の構成要素とともに配置される。

ＮＯＲ型不揮発性記憶装置から一度に読み出されるデータ数は、データバス対の数に依存する。データ読み出しのための読出回路が、データバス対毎に設けられるからである。
メモリセルからはロード電流によりデータの読み出しが行われる。ロード電流は微少電流である。グローバルビット線対及びデータバス対は長配線であるために寄生素子の影響が大きい。このようなことから、寄生素子によりロード電流にノイズの影響が出やすくなり、メモリセルからのデータの読み出し時の誤動作の原因になる。

特許文献１は、高速で正確なメモリセルからのデータの読み出しを行うための従来の半導体記憶装置である。この半導体記憶装置は、センスアンプの活性化後に、センスアンプとグローバルビット線を切り離し、センスアンプ増幅後にメモリセルへ電荷をリストアする。
特開２００２−３３４５９３号公報

本発明は、このような問題に鑑みて、高耐圧素子の使用をできるだけ少なくして、動作が従来よりも高速で且つ小型化された不揮発性記憶装置を提供することを主たる課題とする。

以上の課題を解決する本発明の不揮発性記憶装置は、少なくとも２値を取り得るデータを記憶可能なメモリセルを有するメモリセクタと、前記メモリセルに記憶された前記データを読み出すための読出回路と、前記読出回路と前記メモリセクタとの間に接続されて、前記メモリセルから前記データが読み出されるときに導通状態になる第１スイッチと、を備えている。前記読出回路を構成する素子は、前記第１スイッチ及び前記メモリセクタを構成する素子よりも低耐圧である。

本発明の不揮発性記憶装置では、読出回路を構成する素子に、メモリセクタ側を構成する素子よりも低耐圧のものを用いる。読出回路に低耐圧素子を用いることで、読み出し速度が従来よりも高速になり、読み出し感度も従来より高くなる。また、素子が小さくなるために読出回路自体が小さく構成でき、例えば、読出回路をグローバルビット線間に設けることができるようになる。

このような不揮発性記憶装置では、例えば、前記読出回路が、ロード電流を前記メモリセルに供給するロード電流供給部と、前記ロード電流により生じる電圧を増幅して出力するセンスアンプと、を備える。
前記読出回路は、前記センスアンプと前記電流供給部との間に第２スイッチを備えていてもよい。このような構成では、前記センスアンプが、前記第１スイッチ及び前記第２スイッチが導通状態のときに前記ロード電流により生じる前記電圧をラッチし、前記第１スイッチと前記第２スイッチとの少なくとも一方が非導通状態になるとラッチした前記電圧を増幅して出力する。第２スイッチにより、センスアンプが増幅動作を行うときにセンスアンプと電流供給部とが分離されることになる。そのために、センスアンプは、増幅動作に電流供給部側から影響を受けることはない。

本発明の不揮発性記憶装置は、例えば、前記メモリセクタと前記読出回路とが、各々に前記第１スイッチが設けられた一対のビット線で接続される。このような構成では、前記電流供給部が、例えば、一方のビット線に所定の第１ロード電流を流すための第１ロードスイッチと、前記一方のビット線と接地との間に接続されるリファレンス素子と、他方のビット線に所定の第２ロード電流を流すための第２ロードスイッチと、を備える。前記リファレンス素子は、好適には前記メモリセルから前記データを読み出すときに、前記第１ロード電流が前記第２ロード電流の半分の量になるように構成される。
前記第２スイッチは、前記一対のビット線の各々に設けられることになり、前記センスアンプは、例えば、前記一対のビット線の各々に設けられた前記第１スイッチ及び前記第２スイッチが導通状態のときに、前記一方のビット線に前記第１ロード電流により生じる第１電圧と前記他方のビット線に前記第２ロード電流により生じる第２電圧とをラッチし、前記一対のビット線の各々に設けられた前記第２スイッチが非導通状態になると前記第１電圧と前記第２電圧との差電圧を増幅して出力する。
前記第１ロードスイッチ及び前記第２ロードスイッチは、前記センスアンプが前記差電圧を増幅する前に非導通状態になってもよい。この場合、第１ロード電流及び第２ロード電流が流れなくなり、前記差電圧が大きくなる。そのために、ノイズなどの影響が小さくなり、メモリセルからのデータを読み誤る危険性が小さくなる。また、前記電流供給部が、前記一方のビット線に所定の第３ロード電流を流すための第３ロードスイッチと、前記他方のビット線に所定の第４ロード電流を流すための第４ロードスイッチと、を更に備えていてもよい。この場合、第１ロードスイッチ及び第２ロードスイッチが非導通状態になっても、第３ロードスイッチ及び第４ロードスイッチが導通状態で、ロード電流が０になることが無く、差電圧が大きく且つ安定した状態で、センスアンプにラッチされることになる。そのために、より安定してデータの読み出しが可能になる。
前記一対のビット線の各々に設けられる前記第１スイッチは、例えばトランジスタであり、導通状態のときに、前記メモリセクタに前記読出回路の動作電圧よりも低い電圧を印加する。メモリセクタ側により低い電圧を印加するので、メモリセルに蓄積される電荷が漏洩するなどにより、メモリセルに記憶されたデータが劣化することを防止できる。

本発明の不揮発性記憶装置からのデータ読み出し方法は、少なくとも２値を取り得るデータを記憶可能なメモリセルを有するメモリセクタと、前記メモリセルに記憶された前記データを読み出すための読出回路と、前記読出回路と前記メモリセクタとの間に接続されて、前記メモリセルから前記データが読み出されるときに導通状態になる第１スイッチと、を備えた不揮発性記憶装置から前記メモリセルに記憶されたデータを読み出す方法である。この方法は、前記第１スイッチが導通状態のときに、前記読出回路から前記メモリセクタにロード電流を流す段階と、前記ロード電流により生じるロード電圧を前記読出回路でラッチする段階と、前記読出回路が前記ロード電圧をラッチした後に、前記第１スイッチが非導通状態に切り替わる段階と、前記読出回路でラッチした前記ロード電圧を増幅して出力する段階と、を含む。

以上のような本発明により、前記読出回路を構成する素子が、前記第１スイッチ及び前記メモリセクタを構成する素子よりも低耐圧の素子であるために、高耐圧素子の使用が従来よりも少なくなり、動作が従来よりも高速で且つ小型化された不揮発性記憶装置が提供できる。

以下、図面を参照して本発明の実施形態を説明する。

図１は、本実施形態の不揮発性記憶装置の構成図である。
不揮発性記憶装置１は、メモリセル１１を有するメモリセクタ１０と、メモリセル１１に記録されたデータを読み出すための読出回路となるロード電流供給部１２及びセンスアンプ１３と、メモリセル１１にデータを書き込むための書込回路１４と、各種スイッチＳＷ１〜ＳＷ１１とを備えている。不揮発性記憶装置１のこれらの構成要素が図外の制御装置により制御されて、メモリセル１１へのデータの書き込み、読み出し、及び消去が行われる。そのために不揮発性記憶装置１には、制御装置から、各種スイッチＳＷ１〜ＳＷ１１の導通状態及び非導通状態を制御するための各種制御信号が入力される。メモリセル１１、ロード電流供給部１２、センスアンプ１３、及び書込回路１４は、グローバルビット線対である第１グローバルビット線GBLX及び第２グローバルビット線GBLZにより、互いに接続されている。不揮発性記憶装置１は、データバス対である第１データバスRDBX及び第２データバスRDBZに接続される。第１グローバルビット線GBLXは、第１データバスRDBXに接続され、第２グローバルビット線GBLZは第２データバスに接続される。

メモリセクタ１０が有するメモリセル１１は、例えば電荷蓄積層を有するトランジスタにより形成される。メモリセル１１は、電荷蓄積層に電荷が蓄積されるか否かにより、論理「０」、論理「１」の少なくとも２値を取り得るデータを記憶する。メモリセル１１には、ワード線WLと、ローカルビット線対である第１ローカルビット線LBLX及び第２ローカルビット線LBLZとが接続される。ワード線WL、第１ローカルビット線LBLX、及び第２ローカルビット線LBLZに印加される電圧により、メモリセル１１にデータが書き込み、読み出し、及び消去される。
第１ローカルビット線LBLXは、第１グローバルビット線GBLXに第１セクタ選択スイッチＳＷ１を介して接続される。また、第１ローカルビット線LBLXは、第３セクタ選択スイッチＳＷ３を介して接地線VSSに接続される。接地線VSSには、接地電圧が印加されている。第２ローカルビット線LBLZは、第２グローバルビット線GBLZに第２セクタ選択スイッチＳＷ２を介して接続される。第１セクタ選択スイッチＳＷ１は、第１セクタ選択制御信号Ssel1により導通、非導通状態が制御され、第２セクタ選択スイッチＳＷ２は、第２セクタ選択制御信号Ssel2により導通、非導通状態が制御され、第３セクタ選択スイッチＳＷ３は、接地制御信号CS3により導通、非導通状態が制御される。
メモリセクタ１０は、図１では１個しか図示されていないが、第１、第２グローバルビット線GBLX、GBLZ上に複数設けられる。

ロード電流供給部１２は、第１グローバルビット線GBLXに第１読出／書込切換スイッチＳＷ４を介して接続され、第２グローバルビット線GBLZに第２読出／書込切換スイッチＳＷ５を介して接続される。ロード電流供給部１２は、第１グローバルビット線GBLX及び第２グローバルビット線GBLZに、それぞれ所定の電圧を印加することで、第１グローバルビット線GBLXに第１ロード電流を供給し、第２グローバルビット線GBLZに第２ロード電流を供給する。
書込回路１４は、第１グローバルビット線GBLXに第３読出／書込切換スイッチＳＷ６を介して接続され、第２グローバルビット線GBLZに第４読出／書込切換スイッチＳＷ７を介して接続される。書込回路１４は、メモリセル１１にデータを書き込むときに、第１グローバルビット線GBLX及び第２グローバルビット線GBLZを介して、所定の電圧を当該メモリセル１１に印加する。
第１読出／書込切換スイッチＳＷ４と第２読出／書込切換スイッチＳＷ５とは、読出制御信号CS1で導通、非導通状態が制御され、第３読出／書込切換スイッチＳＷ６と第４読出／書込切換スイッチＳＷ７とは、書込制御信号WCLで導通、非導通状態が制御される。第１読出／書込切換スイッチＳＷ４及び第２読出／書込切換スイッチＳＷ５と、第３読出／書込切換スイッチＳＷ６及び第４読出／書込切換スイッチＳＷ７とは、同じタイミングで導通しないように、読出制御信号CS1及び書込制御信号WCLにより制御される。これにより、読出動作のときにはロード電流供給部１２が第１グローバルビット線GBLX及び第２グローバルビット線GBLZに接続され、書込動作のときには書込回路１４が第１グローバルビット線GBLX及び第２グローバルビット線GBLZに接続される。

センスアンプ１３は、第１グローバルビット線GBLXに第１センスアンプスイッチＳＷ８を介して接続され、第２グローバルビット線GBLZに第２センスアンプスイッチＳＷ９を介して接続される。
センスアンプ１３には、第１グローバルビット線GBLX及び第２グローバルビット線GBLZにより、第１ロード電流及び第２ロード電流に対応する第１ロード電圧及び第２ロード電圧が入力される。センスアンプ１３は差動増幅回路であり、第１ロード電圧及び第２ロード電圧を入力として差動増幅を行う。増幅結果は、メモリセル１１から読み出されたデータとして、第１データバスRDBX及び第２データバスRDBZに出力される。
センスアンプ１３を動作させるときに、第１センスアンプスイッチＳＷ８及び第２センスアンプスイッチＳＷ９により、センスアンプ１３が第１グローバルビット線GBLX及び第２グローバルビット線GBLZから分離される。分離することにより、電流センス時の第１、第２ロード電流とセンスアンプ１３の動作電流とが干渉することを防止することができる。第１センスアンプスイッチＳＷ８及び第２センスアンプスイッチＳＷ９は、センスアンプ制御信号CS2により、導通、非導通状態が制御される。

センスアンプ１３は、第１データバスRDBXに第１コラム選択スイッチＳＷ１０を介して接続され、第２データバスRDBZに第２コラム選択スイッチＳＷ１１を介して接続される。第１コラム選択スイッチＳＷ１０及び第２コラム選択スイッチＳＷ１１は、コラム選択制御信号RCLにより導通、非導通状態が制御される。

図１では、不揮発性記憶装置１として、第１グローバルビット線GBLX及び第２グローバルビット線GBLZに接続されたメモリセクタ１０、ロード電流供給部１２、及びセンスアンプ１３による構成が１つだけ示されているが、同様の構成を複数備えていてもよい。この場合、各構成は、第１コラム選択スイッチＳＷ１０及び第２コラム選択スイッチＳＷ１１を介して、第１データバスRDBX及び第２データバスRDBZに接続される。コラム選択制御信号RCLにより導通状態になった第１、第２コラム選択スイッチＳＷ１０、ＳＷ１１が接続される第１、第２グローバルビット線GBLX、GBLZから、読み出したデータが第１、第２データバスRDBX、RDBZに出力される。

以上のような構成の不揮発性記憶装置１は、第１読出／書込切換スイッチＳＷ４及び第２読出／書込切換スイッチＳＷ５を境に、メモリセクタ１０側を構成する各素子が高耐圧素子で構成され、ロード電流供給部１２側を構成する各素子が低耐圧素子で構成される。
メモリセル１１、第１〜第３セクタ選択スイッチＳＷ１〜ＳＷ３、第１〜第４読出／書込切換スイッチＳＷ４〜ＳＷ７、及び書込回路１４は、メモリセル１１へのデータの書き込み及び消去のときに、高電圧が印加される。そのために、これらの構成は高耐圧素子を用いる必要がある。
ロード電流供給部１２、センスアンプ１３、第１、第２センスアンプスイッチＳＷ８、ＳＷ９、及び第１、第２コラム選択スイッチＳＷ１０、ＳＷ１１は、メモリセル１１からのデータの読み出しのときに用いられるために、書き込みのときよりもはるかに低い電圧が印加される。そのために、これらは低耐圧素子を用いて構成される。低耐圧素子で構成されるために、各素子のスイッチング速度などが高速になり、読み出し動作を従来よりも高速に行うことができる。読み出しのときには、センスアンプ１３側の動作電圧として電源電圧VCC（例えば、１．８Ｖ）を用い、メモリセクタ１０側の動作電圧として電源電圧VCC未満の電圧を用いる。不揮発性のメモリセルは、高電圧によりデータが書き込み及び消去される。しかし、読み出しのときには、ドレインディスターブによるメモリセルのチャージロス防止のために、低電圧が印加される。高耐圧素子としては、例えば閾値電圧が０．７Ｖで５Ｖ耐圧のトランジスタが用いられ、低耐圧素子としては、例えば閾値電圧が０．５Ｖで１．８Ｖ耐圧のトランジスタが用いられる。

不揮発性記憶装置１は、メモリセル１１からデータを読み出すときに、まず、第２セクタ選択スイッチＳＷ２、第３セクタ選択スイッチＳＷ３、第１読出／書込切換スイッチＳＷ４、第２読出／書込切換スイッチＳＷ５、第１センスアンプスイッチＳＷ８、第２センスアンプスイッチＳＷ９、第１コラム選択スイッチＳＷ１０、及び第２コラム選択スイッチＳＷ１１が導通状態になり、他のスイッチが非導通状態になる。
第１グローバルビット線GBLXには、メモリセル１１が接続されないので、ロード電流供給部１２内部で発生する第１ロード電流が流れる。第２グローバルビット線GBLZには、ロード電流供給部１２からメモリセクタ１０を介して接地線VSSの間で発生する第２ロード電流が流れる。
センスアンプ１３は、第１ロード電流により生じる第１ロード電圧と第２ロード電流により生じる第２ロード電圧との差電圧をラッチする。その後、読出制御信号CS1が変化して第１、第２読出／書込切換スイッチＳＷ４、ＳＷ５が非導通状態になると、センスアンプ１３はラッチしている差電圧を差動増幅する。このようにして、メモリセル１１に記憶されたデータが読み出される。読み出されたデータは、第１データバスRDBX及び第２データバスRDBZを介して外部装置に出力される。

図２は、図１の不揮発性記憶装置１の構成を一部具体化した回路構成図の一例である。
図２の不揮発性記憶装置１では、ロード電流供給部１２及びセンスアンプ１３の回路構成を具体化して表している。また、第１〜第４読出／書込切換スイッチＳＷ４〜ＳＷ７、第１、第２センスアンプスイッチＳＷ８、ＳＷ９、及び第１、第２コラム選択スイッチＳＷ１０、ＳＷ１１に用いる具体的なスイッチ素子として、ＭＯＳトランジスタを用いている。さらに、メモリセルの具体例として、トランジスタを用いている。

第１〜第４読出／書込切換スイッチＳＷ４〜ＳＷ７は、図２ではＮ型のＭＯＳトランジスタである。第１、第２読出／書込切換スイッチＳＷ４、ＳＷ５は、読出制御信号CS1が論理「１」のときに導通状態になり、第３、第４読出／書込切換スイッチＳＷ６、ＳＷ７は、書込制御信号WCLが論理「１」のときに導通状態になる。

第１センスアンプスイッチＳＷ８及び第２センスアンプスイッチＳＷ９は、図２ではＰ型のＭＯＳトランジスタである。第１センスアンプスイッチＳＷ８及び第２センスアンプスイッチＳＷ９には、センスアンプ制御信号CS2が印加される。センスアンプ制御信号CS2が論理「０」のときに、第１センスアンプスイッチＳＷ８及び第２センスアンプスイッチＳＷ９は導通状態になる。

第１コラム選択スイッチＳＷ１０及び第２コラム選択スイッチＳＷ１１は、図２ではＮ型のＭＯＳトランジスタである。第１コラム選択スイッチＳＷ１０及び第２コラム選択スイッチＳＷ１１は、コラム選択制御信号RCLが論理「１」のときに導通状態になる。

ロード電流供給部１２は、電圧VCCを第１グローバルビット線GBLXに印加するためのスイッチ素子である第１ロードスイッチ１２１と、電圧VCCを第２グローバルビット線GBLZに印加するためのスイッチ素子である第２ロードスイッチ１２２と、直列に接続される第１〜第３リファレンスセル１２３〜１２５とを備える。

第１ロードスイッチ１２１及び第２ロードスイッチ１２２は、図２ではＰ型のＭＯＳトランジスタである。第１ロードスイッチ１２１及び第２ロードスイッチ１２２には、ロード制御信号LDXが印加される。ロード制御信号LDXが論理「０」のときに、第１ロードスイッチ１２１及び第２ロードスイッチ１２２は導通状態になる。第１ロードスイッチ１２１が導通状態になると電圧VCCが第１グローバルビット線GBLXに印加され、第２ロードスイッチ１２２が導通状態になると電圧VCCが第２グローバルビット線GBLZに印加される。

第１〜第３リファレンスセル１２３〜１２５は、第１グローバルビット線GBLXと接地との間に設けられている。第１〜第３リファレンスセル１２３〜１２５は、図２ではそれぞれＮ型のＭＯＳトランジスタで構成される。第１〜第３リファレンスセル１２３〜１２５は、常に導通状態である。第１〜第３リファレンスセル１２３〜１２５は、第１ロード電流が第２ロード電流の半分になるように構成される。

センスアンプ１３は、第１、第２インバータ１３１、１３２を備えている。第１インバータ１３１の出力と第２インバータ１３２の入力が接続されており、第２インバータ１３２の出力と第１インバータ１３１の入力が接続されて構成される。このような構成により、センスアンプ１３は、第１グローバルビット線GBLX及び第２グローバルビット線GBLZの電圧を保持するとともに、差動増幅する。

以下、説明を容易にするために、第１読出／書込切換スイッチＳＷ４と第１センスアンプスイッチＳＷ８との間の第１グローバルビット線GBLXを第１リファレンスビット線RGBLX、第１センスアンプスイッチＳＷ８と第１コラム選択スイッチＳＷ１０との間の第１グローバルビット線GBLXを第１センスアンプビット線SGBLXという。第２読出／書込切換スイッチＳＷ５と第２センスアンプスイッチＳＷ９との間の第２グローバルビット線GBLZを第２リファレンスビット線RGBLZ、第２センスアンプスイッチＳＷ９と第２コラム選択スイッチＳＷ１１との間の第２グローバルビット線GBLZを第２センスアンプビット線SGBLZという。

＜第１実施例＞
図３は、データの読み出し時の、不揮発性記憶装置１に入力される各種制御信号の状態と、第１グローバルビット線GBLX及び第２グローバルビット線GBLZの各部における電圧の変動を示す例示図である。図３では、データを読み出すときには、メモリセル１１からのデータの読み出しに先行して、センスアンプ１３にプリチャージする。プリチャージは、以下のように行われる。

第１セクタ選択スイッチＳＷ１及び第２セクタ選択スイッチＳＷ２が導通状態であり、読出制御信号CS1が２．１Ｖで第１読出／書込切換スイッチＳＷ４及び第２読出／書込切換スイッチＳＷ５が導通状態であり、第１読出／書込切換スイッチＳＷ４及び第２読出／書込切換スイッチＳＷ５の閾値電圧が０．７Ｖであれば、第１グローバルビット線GBLX及び第２グローバルビット線GBLZは、１．４Ｖになる。第１リファレンスビット線RGBLX及び第２リファレンスビット線RGBLZは、それぞれ、電圧VCC（１．８Ｖ）が印加される。ロード制御信号LDXが論理「０」であり、第１ロードスイッチ１２１及び第２ロードスイッチ１２２が、導通状態にあるためである。第１センスアンプビット線SGBLX及び第２センスアンプビット線SGBLZは、それぞれ、１．８Ｖである。センスアンプ制御信号CS2が論理「０」であり、第１センスアンプスイッチＳＷ８及び第２センスアンプスイッチＳＷ９が導通状態にあるためである（時刻ｔ１以前の状態）。第１センスアンプビット線SGBLX及び第２センスアンプビット線SGBLZの電圧が、センスアンプ１３にプリチャージされる。

時刻ｔ１で、ワード線WLが論理「１」になり、第１セクタ選択制御信号Ssel1が論理「０」になり、第３セクタ選択制御信号CS3が論理「１」になると、第２セクタ選択スイッチＳＷ２が非導通状態になり第３セクタ選択スイッチＳＷ３が導通状態になり、電圧VCCから接地電圧へ、第２ロードスイッチ１２２、第２読出／書込切換スイッチＳＷ５、第２セクタ選択スイッチＳＷ２、メモリセル１１、及び第３セクタ選択スイッチＳＷ３を介した経路が形成される。これにより、第２グローバルビット線GBLZに第２ロード電流が生じる。
他方、電圧VCCから接地電圧へ、第１ロードスイッチ１２１から第１〜第３リファレンスセル１２３〜１２５を介した経路が形成される。これにより、第１グローバルビット線GBLXに第１ロード電流が生じる。
第１ロード電流及び第２ロード電流により、第１グローバルビット線GBLXと第２グローバルビット線GBLZとは、２０ｍＶの差電圧を生じて安定する。

第１グローバルビット線GBLXと第２グローバルビット線GBLZとの間の２０ｍＶの差電圧は、第１リファレンスビット線RGBLXと第２リファレンスビット線RGBLZとの間にも生じる。また、第１センスアンプビット線SGBLXと第２センスアンプビット線SGBLZとの間にも２０ｍＶの差電圧が生じる。

２０ｍＶの差電圧はセンスアンプ１３にラッチされる。センスアンプ１３にラッチされるのに十分な時間が経過した時刻ｔ２に、センスアンプ制御信号CS2が論理「１」になる。これにより第１、第２センスアンプスイッチＳＷ８、ＳＷ９が非導通になり、センスアンプ１３が第１、第２リファレンスビット線RGBLX、RGBLZから分離される。時刻ｔ１から時刻ｔ２までの間が電流センスの期間である。その後、電圧センスが行われる。

次いで、ワード線WLが論理「０」になり、第１セクタ選択制御信号Ssel1が論理「１」になり、第３セクタ選択制御信号CS3が論理「０」になると、メモリセル１１が第１グローバルビット線GBLXに接続されて、接地線VSSから分離される。これで、第１グローバルビット線GBLXと第２グローバルビット線GBLZとの電圧が１．４Ｖで等しくなって安定し、第１リファレンスビット線RGBLXと第２リファレンスビット線RGBLZとの電圧が１．８Ｖで等しくなって安定する。また、ワード線WLが論理「０」になるので、メモリセル１１からの読み出しは行われなくなる。

時刻ｔ３になると、センスアンプ１３でラッチしている２０ｍＶの差電圧が増幅されて出力される。その後、コラム選択制御信号RCLが論理「１」になり、第１コラム選択スイッチＳＷ１０及び第２コラム選択スイッチＳＷ１１が導通状態になる。これにより、センスアンプ１３の出力が、第１データバスRDBX及び第２データバスRDBZに出力される。コラム選択制御信号RCLは、センスアンプ１３の出力が安定してから論理「１」になる。以後、コラム選択制御信号RCLが論理「０」になるまで、センスアンプ１３から増幅結果が出力される。コラム選択制御信号RCLが論理「０」になると同時にセンスアンプ制御信号CS2が論理「０」になり、第１、第２センスアンプスイッチＳＷ８、ＳＷ９が導通状態になる。これにより、各制御信号及び各所の電圧は時刻ｔ１以前と同じ状態に戻る。

センスアンプ１３がラッチしている２０ｍＶの差電圧を差動増幅して出力する間、第１、第２センスアンプスイッチＳＷ８、ＳＷ９が非導通状態であるために、センスアンプ１３は、第１、第２グローバルビット線GBLX、GBLZから分離されている。そのために、センスアンプ１３と第１、第２グローバルビット線GBLX、GBLZとは、増幅動作時に干渉しない。

＜第２実施例＞
図４は、データの読み出し時の、不揮発性記憶装置１に入力される各種制御信号の状態と、第１グローバルビット線GBLX及び第２グローバルビット線GBLZの各部における電圧の変動を示す別の例示図である。図４では、図３と異なり、第１グローバルビット線GBLXと第２グローバルビット線GBLZとの間、第１リファレンスビット線RGBLXと第２リファレンスビット線RGBLZとの間、及び第１センスアンプビット線SGBLXと第２センスアンプビット線SGBLZとの間に、それぞれ２０ｍＶの差電圧が生じて安定するタイミング（時刻ｔ１１）で、ロード制御信号LDXが論理「１」に変化する。

不揮発性記憶装置１は、ロード制御信号LDXが論理「１」に変化すると、第１ロードスイッチ１２１及び第２ロードスイッチ１２２が非導通状態になり、第１ロード電流及び第２ロード電流が流れなくなる。これにより、差電圧は、２０ｍＶから例えば８０ｍＶに広がる。センスアンプ１３にラッチされる差電圧も８０ｍＶになる。
次いで、時刻ｔ２にセンスアンプ制御信号CS2が論理「１」に変化して、センスアンプ１３が第１、第２グローバルビット線GBLX、GBLZから分離される。その後、センスアンプ１３はラッチしている差電圧を増幅する。差電圧が８０ｍＶに広がるので、センスアンプ１３による動作マージンが大きくなる。そのために、メモリセル１１に記憶されたデータの読み出し誤りの可能性が低くなる。

＜第３実施例＞
図５は、図１の不揮発性記憶装置１の構成を一部具体化した回路構成図の別の例である。図２の回路構成図とは、ロード電流供給部１２の構成が異なる。図５のロード電流供給部１２は、第１、第２ロードスイッチ１２１、１２２に代えて、第３〜第６ロードスイッチ１２６〜１２９を設けた点で図２のロード電流供給部１２と異なる。

第３ロードスイッチ１２６及び第５ロードスイッチ１２８は、第１リファレンスビット線RGBLXに電圧VCCを印加するためのスイッチ素子である。第４ロードスイッチ１２７及び第６ロードスイッチ１２９は、第２リファレンスビット線RGBLZに電圧VCCを印加するためのスイッチ素子である。
第３〜第６ロードスイッチ１２６〜１２９は、図５ではＰ型のＭＯＳトランジスタである。第３ロードスイッチ１２６及び第４ロードスイッチ１２７には、第１ロード制御信号LD1Xが印加される。第１ロード制御信号LD1Xが論理「０」のときに、第３ロードスイッチ１２６及び第４ロードスイッチ１２７は導通状態になる。第５ロードスイッチ１２８及び第６ロードスイッチ１２９には、第２ロード制御信号LD2Xが印加される。第２ロード制御信号LD2Xが論理「０」のときに、第５ロードスイッチ１２８及び第６ロードスイッチ１２９は導通状態になる。

第３ロードスイッチ１２６及び第５ロードスイッチ１２８が導通状態になると、電圧VCCから接地電圧へ、第３ロードスイッチ１２６から第１〜第３リファレンスセル１２３〜１２５を介した経路と、第５ロードスイッチ１２８から第１〜第３リファレンスセル１２３〜１２５を介した経路との２経路が形成される。これにより、第１ロード電流は、図２の不揮発性記憶装置１よりも多く流れる。第３ロードスイッチ１２６と第５ロードスイッチ１２８との一方のみが導通状態であれば、両方が導通状態にあるときよりも第１ロード電流の電流量が減少するが、「０」になることはない。

第４ロードスイッチ１２７及び第６ロードスイッチ１２９が導通状態になると、電圧VCCから接地電圧へ、第４ロードスイッチ１２７、第２読出／書込切換スイッチＳＷ５、第２セクタ選択スイッチＳＷ２、メモリセル１１、及び第３セクタ選択スイッチＳＷ３を介した経路と、第６ロードスイッチ１２９、第２読出／書込切換スイッチＳＷ５、第２セクタ選択スイッチＳＷ２、メモリセル１１、及び第３セクタ選択スイッチＳＷ３を介した経路との２経路が形成される。これにより、第２ロード電流は、図２の不揮発性記憶装置１よりも多く流れる。第４ロードスイッチ１２７と第６ロードスイッチ１２９との一方のみが導通状態であれば、両方が導通状態にあるときよりも第１ロード電流の電流量が減少するが、「０」になることはない。

このように第１ロード電流及び第２ロード電流が変化するので、第１グローバルビット線GBLXと第２グローバルビット線GBLZとの差電圧を２０ｍＶ以上にすることができる。
図６は、データの読み出し時の、不揮発性記憶装置１に入力される各種制御信号の状態と、第１グローバルビット線GBLX及び第２グローバルビット線GBLZの各部における電圧の変動を示す別の例示図である。図６では、図３と異なり、第１グローバルビット線GBLXと第２グローバルビット線GBLZとの間、第１リファレンスビット線RGBLXと第２リファレンスビット線RGBLZとの間、及び第１センスアンプビット線SGBLXと第２センスアンプビット線SGBLZとの間に、それぞれ２０ｍＶの差電圧が生じて安定するタイミングで、第１ロード制御信号LD1Xが論理「１」に変化する（時刻ｔ１２）。

不揮発性記憶装置１は、第１ロード制御信号LD1Xが論理「１」に変化すると、第３ロードスイッチ１２６及び第４ロードスイッチ１２７が非導通状態になり、第１ロード電流及び第２ロード電流の電流量が減少する。これにより、差電圧は、２０ｍＶから例えば５０ｍＶに広がる。センスアンプ１３にラッチされる差電圧も５０ｍＶになる。
次いで、センスアンプ制御信号CS2が論理「１」に変化して、センスアンプ１３が第１、第２グローバルビット線GBLX、GBLZから分離される。その後、センスアンプ１３はラッチしている差電圧を増幅する。差電圧が５０ｍＶなので、センスアンプ１３による動作マージンが大きくなる。そのために、メモリセル１１に記憶されたデータの読み出し誤りの可能性が低くなる。また、差電圧が安定しているのでノイズの影響も抑制される。

第２実施例では、差電圧が安定しないままセンスアンプ１３にラッチされる。差電圧が安定していないと、センスアンプ１３の動作が、ノイズによる影響を受けることがある。第３実施例では、安定した差電圧がセンスアンプ１３にラッチされる。そのために、ある程度の差電圧を保ちながらノイズの影響を抑制可能である。

＜第４実施例＞
図７は、図１の不揮発性記憶装置１の構成を一部具体化した回路構成図の別の例である。図２の回路構成図とは、第１読出／書込切換スイッチＳＷ４及び第１センスアンプスイッチＳＷ８と、第２読出／書込切換スイッチＳＷ５及び第２センスアンプスイッチＳＷ９とを、それぞれ一つのスイッチ素子で構成している点が大きく異なる。図７では、第１読出／書込切換スイッチＳＷ４及び第１センスアンプスイッチＳＷ８の機能を、第１読出スイッチＳＷ１２が有し、第２読出／書込切換スイッチＳＷ５及び第２センスアンプスイッチＳＷ９の機能を、第２読出スイッチＳＷ１３が有する。第１読出スイッチＳＷ１２及び第２読出スイッチＳＷ１３は高耐圧素子で構成されており、ここが高耐圧素子と低耐圧素子の境目になる。

第１読出スイッチＳＷ１２は、第１グローバルビット線GBLXと第１センスアンプビット線SGBLXとの間に設けられるスイッチ素子である。第２読出スイッチＳＷ１３は、第２グローバルビット線GBLZと第２センスアンプビット線SGBLZとの間に設けられるスイッチ素子である。
第１、第２読出スイッチＳＷ１２、ＳＷ１３は、図７ではＮ型のＭＯＳトランジスタである。第１、第２読出スイッチＳＷ１２、ＳＷ１３は、制御信号CS1/CS2が論理「１」のときに導通状態になり、第１グローバルビット線GBLXと第１センスアンプビット線SGBLXとが導通し、第２グローバルビット線GBLZと第２センスアンプビット線SGBLZとが導通する。

図８は、データの読み出し時の、不揮発性記憶装置１に入力される各種制御信号の状態と、第１グローバルビット線GBLX及び第２グローバルビット線GBLZの各部における電圧の変動を示す別の例示図である。図８では、時刻ｔ１３にロード制御信号ＬＤＸが論理「１」になり、ロード電流の供給が終了すると、時刻ｔ２に制御信号CS1/CS2が論理「０」になって、第１、第２読出スイッチＳＷ１２、ＳＷ１３が非導通状態になる。これにより、センスアンプ１３が第１、第２グローバルビット線GBLX、GBLZから切り離される。センスアンプ１３には、時刻ｔ１３から時刻ｔ２の間に差電圧がラッチされる。差電圧は、ロード電流が供給されなくなると大きくなるので、センスアンプ１３には、第１実施例の場合よりも大きい差電圧がラッチされる。
時刻ｔ２から、ロード制御信号LDXが論理「０」且つ制御信号CS1/CS2が論理「１」に変化するまで、センスアンプ１３ではラッチしている差電圧の増幅が行われて出力される。

このような構成では、不揮発性記憶装置１全体の小型化が図れる。また、制御信号が一つ減少するために、制御が簡素化される。

以上の不揮発性記憶装置１は、メモリセル１１がいわゆるデュアルビット構成であってもよい。この場合、第１〜第３リファレンスセル１２３〜１２５と同じ構成が、第２グローバルビット線GBLZにも設けられる。また、第１ローカルビット線LBLXに第２セクタ選択スイッチＳＷ２と同様の構成が追加され、第２ローカルビット線LBLZに第１セクタ選択スイッチＳＷ１及び第３セクタ選択スイッチＳＷ３と同様の構成が追加される。

本実施形態の不揮発性記憶装置の構成図である。 不揮発性記憶装置の構成を一部具体化した回路構成図である。 データの読み出し時の、不揮発性記憶装置に入力される各種制御信号の状態と、第１グローバルビット線及び第２グローバルビット線の各部における電圧の変動を示す例示図である。 データの読み出し時の、不揮発性記憶装置に入力される各種制御信号の状態と、第１グローバルビット線及び第２グローバルビット線の各部における電圧の変動を示す別の例示図である。 不揮発性記憶装置の構成を一部具体化した別の回路構成図である。 データの読み出し時の、不揮発性記憶装置に入力される各種制御信号の状態と、第１グローバルビット線及び第２グローバルビット線の各部における電圧の変動を示す別の例示図である。 不揮発性記憶装置の構成を一部具体化した別の回路構成図である。 データの読み出し時の、不揮発性記憶装置に入力される各種制御信号の状態と、第１グローバルビット線及び第２グローバルビット線の各部における電圧の変動を示す別の例示図である。

符号の説明

１…不揮発性記憶装置、１０…メモリセクタ、１１メモリセル、１２…ロード電流供給部、１３…センスアンプ、１４…書込回路、１２１…第１ロードスイッチ、１２２…第２ロードスイッチ、１２３…第１リファレンスセル、１２４…第２リファレンスセル、１２５…第３リファレンスセル、１２６…第３ロードスイッチ、１２７…第４ロードスイッチ、１２８…第５ロードスイッチ、１２９…第６ロードスイッチ、１３１…第１インバータ、１３２…第２インバータ

Claims (6)

1. 少なくとも２値を取り得るデータを記憶可能なメモリセルを有するメモリセクタと、
   前記メモリセルに記憶された前記データを読み出すための読出回路と、
   前記読出回路と前記メモリセクタとの間に接続されて、前記メモリセルから前記データが読み出されるときに導通状態になる第１スイッチと、を備えており、
   前記読出回路は、ロード電流を前記メモリセルに供給する電流供給部と、
   前記ロード電流により生じる電圧を増幅して出力するセンスアンプと、
   前記センスアンプと前記電流供給部との間に接続される第２スイッチと、を備え、
   前記電流供給部及び前記センスアンプは、前記第１スイッチ及び前記メモリセクタを構成する素子よりも低耐圧であり、
   前記データが読み出される際、前記読出回路に接続される一対のビット線であって、各々に前記第１スイッチが設けられた一対のビット線のうち、一方のビット線は前記電流供給部に含まれるリファレンス素子に接続され、他方のビット線は前記メモリセクタに接続され、
   前記センスアンプは、前記第１スイッチ及び前記第２スイッチが導通状態のときに前記ロード電流により生じる前記電圧をラッチし、前記第１スイッチと前記第２スイッチとの少なくとも一方が非導通状態になるとラッチした前記電圧を増幅して出力する、
   不揮発性記憶装置。
2. 前記電流供給部は、前記一方のビット線に所定の第１ロード電流を流すための第１ロードスイッチと、前記一方のビット線と接地との間に接続される前記リファレンス素子と、前記他方のビット線に所定の第２ロード電流を流すための第２ロードスイッチと、を備えており、
   前記リファレンス素子は、前記メモリセルから前記データを読み出すときに、前記第１ロード電流が前記第２ロード電流の半分の量になるように構成されており、
   前記第２スイッチは、前記一対のビット線の各々に設けられており、
   前記センスアンプは、前記一対のビット線の各々に設けられた前記第１スイッチ及び前記第２スイッチが導通状態のときに、前記一方のビット線に前記第１ロード電流により生じる第１電圧と前記他方のビット線に前記第２ロード電流により生じる第２電圧とをラッチし、前記一対のビット線の各々に設けられた前記第２スイッチが非導通状態になると前記第１電圧と前記第２電圧との差電圧を増幅して出力する、
   請求項１記載の不揮発性記憶装置。
3. 前記第１ロードスイッチ及び前記第２ロードスイッチは、前記センスアンプが前記差電圧を増幅する前に非導通状態になって、前記差電圧を大きくする、
   請求項２記載の不揮発性記憶装置。
4. 前記電流供給部は、前記一方のビット線に所定の第３ロード電流を流すための第３ロードスイッチと、前記他方のビット線に所定の第４ロード電流を流すための第４ロードスイッチと、を更に備え、
   前記第１ロードスイッチ及び前記第３ロードスイッチが導通状態になると、前記第１ロードスイッチ又は前記第３ロードスイッチを介した電源電圧から接地電圧への２つの経路が形成され、前記第２ロードスイッチ及び前記第４ロードスイッチが導通状態になると、前記第２ロードスイッチ又は前記第４ロードスイッチを介した電源電圧から接地電圧への２つの経路が形成される、
   請求項３記載の不揮発性記憶装置。
5. 前記一対のビット線の各々に設けられる前記第１スイッチは、トランジスタであり、導通状態のときに、前記メモリセクタに前記読出回路の動作電圧よりも低い電圧を印加する、
   請求項２〜４のいずれか１項記載の不揮発性記憶装置。
6. 少なくとも２値を取り得るデータを記憶可能なメモリセルを有するメモリセクタと、前記メモリセルに記憶された前記データを読み出すための読出回路と、前記読出回路と前記メモリセクタとの間に接続されて、前記メモリセルから前記データが読み出されるときに導通状態になる第１スイッチと、を備えており、前記読出回路は、ロード電流を前記メモリセルに供給する電流供給部と、前記ロード電流により生じる電圧を増幅して出力するセンスアンプと、前記センスアンプと前記電流供給部との間に接続される第２スイッチとを備え、前記電流供給部及び前記センスアンプは、前記第１スイッチ及び前記メモリセクタを構成する素子よりも低耐圧であり、前記データが読み出される際、前記読出回路に接続される一対のビット線であって、各々に前記第１スイッチが設けられた一対のビット線のうち、一方のビット線は前記電流供給部に含まれるリファレンス素子に接続され、他方のビット線は前記メモリセクタに接続される、不揮発性記憶装置から前記メモリセルに記憶されたデータを読み出す方法であって、
   前記第１スイッチが導通状態のときに、前記読出回路から前記メモリセクタにロード電流を流す段階と、
   前記第１スイッチ及び前記第２スイッチが導通状態のときに、前記ロード電流により生じるロード電圧を前記読出回路でラッチする段階と、
   前記読出回路が前記ロード電圧をラッチした後に、前記第１スイッチが非導通状態に切り替わる段階と、
   前記第２スイッチが非導通状態のときに、前記読出回路でラッチした前記ロード電圧を増幅して出力する段階と、を含む、
   不揮発性記憶装置からのデータ読み出し方法。

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