KR20020002823A - 비휘발성 에스램 셀 - Google Patents

비휘발성 에스램 셀 Download PDF

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KR20020002823A
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박종섭
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Abstract

본 발명은 에스램 셀의 드라이버 트랜지스터 2개를 N형 플레쉬(flash) 트랜지스터로 만들어 줌으로써, 셀 트랜지스터의 증가없이도 에스램 동작과 플레쉬 동작을 겸용할 수 있는 비휘발성 에스램 셀에 관한 것이다.
본 발명의 비휘발성 에스램 셀은, 워드 라인 전압에 의해 비트 라인과 제 1 스토리지 노드 사이를 스위칭 해주는 제 1 액티브 트랜지스터와, 상기 워드 라인 전압에 의해 비트 라인바와 제 2 스토리지 노드 사이를 스위칭 해주는 제 2 액티브 트랜지스터와, 상기 제 2 스토리지 노드의 전압에 의해 전원 전압을 상기 제 1 스토리지 노드로 스위칭 해주는 제 1 풀업 트랜지스터와, 상기 제 1 스토리지 노드의 전압에 의해 전원 전압을 상기 제 2 스토리지 노드로 스위칭 해주는 제 2 풀업 트랜지스터와, 상기 제 2 스토리지 노드의 전압에 의해 상기 제 1 스토리지 노드의 전압을 접지전압으로 스위칭 해주는 제 1 플레쉬 트랜지스터와, 상기 제 1 스토리지 노드의 전압에 의해 상기 제 2 스토리지 노드의 전압을 접지전압으로 스위칭 해주는 제 2 플레쉬 트랜지스터로 구성된 것을 특징으로 한다.

Description

비휘발성 에스램 셀{NON VOLATILE SRAM CELL}
본 발명은 비휘발성 에스램 셀에 관한 것으로, 특히 에스램 셀의 드라이버 트랜지스터 2개를 N형 플레쉬(flash) 트랜지스터로 만들어 줌으로써, 셀 트랜지스터의 증가없이도 에스램 동작과 플레쉬 동작을 겸용할 수 있는 비휘발성 에스램 셀에 관한 것이다.
읽고자 하는 메모리 셀에 해당하는 어드레스를 가하면 어드레스 버퍼를 통하여 프리 디코더로 입력된다. 이때 어드레스가 변화하는 것을 감지하는 어드레스천이 검출(ATD) 회로(도시하지 않음)가 작동되어 원 숏 펄스(one shot pulse)를 발생한다. 프리 디코딩을 한 후 워드라인을 선택하기 위해 로오 디코더를 거쳐 워드라인 드라이버를 구동한 후 워드 라인을 선택한다. 마찬가지로 선택하는 메모리 셀에 해당하는 컬럼 라인을 선택하면 메모리 셀이 선택된다. 선택된 셀의 데이터가 비트 라인을 거쳐 데이터 비트 라인으로 전달되고 센스 앰프로 입력된다. 그리고, 센스 앰프에서 증폭된 데이터는 출력 버퍼를 통하여 출력단으로 나간다. 이러한 데이터의 출력 경로를 리드(read) 경로라 한다.
그리고, 라이트(Write) 동작에 있어서, 메모리 셀의 선택과정은 리드 동작과 동일하며 라이트 동작시에는 칩이 라이트 상태가 되므로 센스 앰프, 출력 버퍼는 동작을 하지않고 입력 버퍼가 동작상태로 들어간다. 그러므로 입/출력 패드로 입력된 데이타는 데이터 입력을 통해서 데이터 비트 라인 및 선택된 비트 라인으로 전달되고, 선택된 메모리 셀로 들어가서 라이트 동작을 완료하게 된다.
그러면, 첨부된 도면을 참조하여 종래기술에 따른 비휘발성 에스램의 동작 및 그 문제점에 대해 설명하기로 한다.
도 1은 종래의 비휘발성 에스램 셀의 회로도이다.
도시된 바와 같이, 게이트가 워드 라인(WL)에 연결되고 비트 라인(BLT)과 제 1 스토리지 노드(Nd1) 사이에 접속된 제 1 액티브 트랜지스터(N1)와, 게이트가 워드 라인(WL)에 연결되고 비트 라인바(BLTB)와 제 2 스토리지 노드(Nd2) 사이에 접속된 제 2 액티브 트랜지스터(N2)와, 상기 제 2 스토리지 노드(Nd2)의 전압에 의해 전원 전압(Vcc)을 상기 제 1 스토리지 노드(Nd1)로 스위칭 해주는 PMOS 트랜지스터(P1)와, 상기 제 1 스토리지 노드(Nd1)의 전압에 의해 전원 전압(Vcc)을 상기 제 2 스토리지 노드(Nd2)로 스위칭 해주는 PMOS 트랜지스터(P2)와, 상기 제 2 스토리지 노드(Nd2)의 전압에 의해 상기 제 1 스토리지 노드(Nd1)의 전압을 접지전압(Vss)으로 스위칭 해주는 NMOS 트랜지스터(N3)와, 상기 제 1 스토리지 노드(Nd1)의 전압에 의해 상기 제 2 스토리지 노드(Nd2)의 전압을 접지전압(Vss)으로 스위칭 해주는 NMOS 트랜지스터(N4)와, 프로그래밍 전압(Vp)에 의해 상기 제 1 스토리지 노드(Nd1)와 상기 제 2 스토리지 노드(Nd2)를 스위칭 시켜 주며 2개의 플로팅 게이트를 갖는 플레쉬 소자(N5)로 구성된다.
먼저, 플레쉬 소자(N5)의 프로그래밍(programming) 동작은 다음과 같다. 상기 제 2 스토리지 노드(Nd2)가 '하이'이고 제 1 스토리지 노드(Nd1)가 '로우'인 상태에서, 프로그래밍 전압(Vp)에 강한 포지티브 전압을 인가하면 컨트롤 게이트(Vp 쪽)와 채널 전압의 차가 상대적으로 큰 제 1 스토리지 노드(Nd1)에서 전자가 아랫쪽 플로팅 게이트(b)로 터널링되어 들어감으로써, 프로그래밍 된다.
그리고, 리스토어(restore) 동작은 전원 전압(Vcc)을 오프 시킨후(프로그래밍 진행후) 다시 복원시키면, 프로그래밍 되어 있는 쪽의 플로팅 게이트(b)에 전자에 의한 네가티브 전하가 몰려있기 때문에 프로그래밍이 안된 쪽보다 채널 포텐셜(channel potential)이 상대적으로 낮아진다. 즉, 제 2 스토리지 노드(Nd2)에 비해 제 1 스토리지 노드(Nd1)가 작아짐으로 전원 전압(Vcc) 인가시 제 2 스토리지 노드(Nd2)가 '하이'로 복원된다.
그리고, 소거(erase) 동작은 프로그래밍 전압(Vp)에 강한 네가티브 전압을걸어주면, 플로팅 게이트에 충전된 전자들이 컨트롤 게이트(Vp 쪽)로 빠져나가면서 소거된다.
그러면, 상기 구성에 의한 종래의 비휘발성 에스램 셀의 리드 및 라이트 동작은 다음과 같다.
셀의 데이터를 리드(read)하기 위해서는 비트 라인(BIT, BITB) 전압을 전원전압(Vcc)으로 유지하고(프로그래밍), 워드 라인을 전원전압(Vcc)으로 올려주면 액세스 트랜지스터(N1, N2)가 턴온된다. 그리고, '하이' 단자쪽의 비트 라인(BIT)(또는 BITB)전압은 전원전압(Vcc)으로 유지가 되지만, '로우' 단자쪽의 비트 라인바(BITB)(또는 BIT)전압은 0V가 되어 이 두 전압차이에 의해서 센스 앰프가 동작한다.
라이트(write) 모드에서는, 비트 라인(BIT)(또는 BITB)이 전원 전압(Vcc)이고 비트 라인바(BITB)(또는 BIT)가 0V라고 가정할 때, 워드 라인(WL) 전압을 0V에서 전원전압(Vcc)으로 활성화시켜 주면 비트 라인(BIT)(또는 BITB)쪽 노드에 전원전압(Vcc)이 라이트된다.
상기 구성을 갖는 종래의 비휘발성 에스램(SRAM) 셀은 4개 혹은 6개의 트랜지스터로 구성되는 에스램 셀에 플레쉬 소자(플로팅(floating) 게이트를 가진 NMOS형 트랜지스터)(N5)를 추가한 형태이므로, 필연적으로 셀 사이즈(size)의 증가가 필요하다. 또한, 프로그래밍이 수십 메가(M) 바이트의 셀에 대해서 안정적으로 이루어지기 위해서는 프로세스 변화(process variation)와 데이터 기억 특성을 고려하여, 적어도 5V 이상의 문턱전압 차이를 내야 하므로 9V 이상의 전원전압이 필요하며 프로그래밍 시간도 길어야 한다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 에스램 셀의 드라이버 트랜지스터 2개를 N형 플레쉬(flash) 트랜지스터로 만들어 줌으로써, 셀 트랜지스터의 증가없이도 에스램 동작과 플레쉬 동작을 겸용할 수 있는 비휘발성 에스램 셀을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 비휘발성 에스램 셀은,
워드 라인 전압에 의해 비트 라인과 제 1 스토리지 노드 사이를 스위칭 해주는 제 1 액티브 트랜지스터와,
상기 워드 라인 전압에 의해 비트 라인바와 제 2 스토리지 노드 사이를 스위칭 해주는 제 2 액티브 트랜지스터와,
상기 제 2 스토리지 노드의 전압에 의해 전원 전압을 상기 제 1 스토리지 노드로 스위칭 해주는 제 1 풀업 트랜지스터와,
상기 제 1 스토리지 노드의 전압에 의해 전원 전압을 상기 제 2 스토리지 노드로 스위칭 해주는 제 2 풀업 트랜지스터와,
상기 제 2 스토리지 노드의 전압에 의해 상기 제 1 스토리지 노드의 전압을 접지전압으로 스위칭 해주는 제 1 플레쉬 트랜지스터와,
상기 제 1 스토리지 노드의 전압에 의해 상기 제 2 스토리지 노드의 전압을 접지전압으로 스위칭 해주는 제 2 플레쉬 트랜지스터로 구성된 것을 특징으로 한다.
본 발명의 비휘발성 에스램 셀에 있어서, 상기 제 1 및 제 2 액티브 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 한다.
본 발명의 비휘발성 에스램 셀에 있어서, 상기 제 1 및 제 2 풀업 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 한다.
본 발명의 비휘발성 에스램 셀에 있어서, 상기 제 1 및 제 2 플레쉬 트랜지스터는 N형 플레쉬 트랜지스터인 것을 특징으로 한다.
도 1은 종래의 에스램 셀의 회로도
도 2는 본 발명에 의한 비휘발성 에스램 셀의 회로도
도 3은 본 발명의 다른 비휘발성 에스램 셀의 회로도
* 도면의 주요부분에 대한 부호의 설명 *
1, 2 : 부하
P1, P2 : PMOS 트랜지스터 N1∼N4 : NMOS 트랜지스터
F1, F2 : N 형 플레쉬 트랜지스터
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2는 본 발명에 의한 비휘발성 에스램 셀의 회로도이다.
도시된 바와 같이, 게이트가 워드 라인(WL)에 연결되고 비트 라인(BIT)과 제 1 스토리지 노드(Nd1) 사이에 접속된 제 1 액티브 트랜지스터(N1)와, 게이트가 워드 라인(WL)에 연결되고 비트 라인바(BITB)와 제 2 스토리지 노드(Nd2) 사이에 접속된 제 2 액티브 트랜지스터(N1)와, 상기 제 2 스토리지 노드(Nd2)의 전압에 의해 전원 전압(Vcc)을 상기 제 1 스토리지 노드(Nd1)로 스위칭 해주는 PMOS 트랜지스터(P1)와, 상기 제 1 스토리지 노드(Nd1)의 전압에 의해 전원 전압(Vcc)을 상기 제 2 스토리지 노드(Nd2)로 스위칭 해주는 PMOS 트랜지스터(P2)와, 상기 제 2 스토리지 노드(Nd2)의 전압에 의해 상기 제 1 스토리지 노드(Nd1)의 전압을 접지전압(Vss)으로 스위칭 해주는 N형 플레쉬 트랜지스터(F1)와, 상기 제 1 스토리지 노드(Nd1)의 전압에 의해 상기 제 2 스토리지 노드(Nd2)의 전압을 접지전압(Vss)으로 스위칭 해주는 N형 플레쉬 트랜지스터(F2)로 구성된다.
상기 구성을 갖는 본 발명의 비휘발성 에스램 셀의 동작은 다음과 같다.
리드(read) 및 라이트(write) 모드(에스램 동작 모드)는 종래의 리드 및 라이트 동작과 동일하다.
먼저, 셀의 데이터를 리드하는 동작은, 비트 라인(BIT) 및 비트 라인바(BITB) 전압을 전원전압(Vcc)으로 프리차지한 상태에서(프로그래밍), 워드 라인(WL)을 전원전압(Vcc)으로 올려주면 액세스 트랜지스터(N1, N2)가 턴온된다. 그리고, '하이' 단자쪽의 비트 라인(BIT)(또는 BITB)전압은 전원전압(Vcc)으로 유지가 되지만, '로우' 단자쪽의 비트 라인바(BITB)(또는 BIT)전압은 0V가 되어 이 두 전압차이에 의해서 센스 앰프가 동작한다.
라이트 모드에서는 비트 라인(BIT)(또는 BITB)전압을 전원 전압(Vcc)으로 올려주고, 비트 라인바(BITB)(또는 BIT)전압을 0V로 만들어 주고, 워드 라인(WL) 전압을 0V에서 전원전압(Vcc)으로 올려주면 비트 라인(BIT)(또는 BITB)쪽 노드에 전원전압(Vcc)이 라이트된다.
다음으로, 프로그래밍 모드(리스토어 모드)는 다음과 같다.
전원 전압(Vcc)을 프로그래밍이 가능한 전압(Vp : 이하, '프로그래밍 전압'이라고 함)까지 증가시키고(예, 1.8V에서 5V), 이 프로그래밍 전압(Vp)을 전원 전압(Vcc) 및 비트 라인(BIT, BITB) 단자에 인가한다. 이 상태에서 워드 라인(WL)에도 프로그래밍 전압(Vp)을 인가하면, 전원 전압(Vcc)이 프로그래밍 전압(Vp) 상태에서 리드 모드가 시작된다. 이때, 리드 모드에는 포워드 프로그래밍(foward programming) 방식과 백워드 프로그래밍(backward programming) 방식이 있다.
먼저, 포워드 프로그래밍 방식은 노멀 리드 모드(normal read mode)를 먼저 진행시켜서 단위 셀의 정보를 읽어낸 다음, 이와 반대되는 전압으로 라이팅(writing)을 해주고 프로그래밍 해주는 방식이다.
즉, 리드 동작 결과 제 1 스토리지 노드(Nd1)가 '하이'로 인식되었다면, 먼저 제 1 스토리지 노드(Nd1)에 '로우'를 라이팅을 시켜준다. 그리고, 전원 전압(Vcc)을 프로그래밍 전압(Vp)으로 증가시킨 상태에서 리드 모드를 실시한다. 이때, '로우'인 제 1 스토리지 노드(Nd1)로 리딩 전류(reading current)가 흘러들어가며, 제 2 스토리지 노드(Nd2) 쪽은 '하이'인 관계로 전류가 흐르지 않는다.
프로그래밍 전압(Vp)이 충분히 높다면 제 1 N형 플레쉬 트랜지스터(F1)의 드레인 사이드 쪽으로 고온 전자(hot electron)가 발생하고, 이것에 의해서 플로팅 게이트쪽으로 전자가 공급된다. 따라서 제 1 스토리지 노드(Nd1)의 제 1 N형 플레쉬 트랜지스터(F1)의 문턱 전압(Vtn)값이 증가하게 된다. 제 1 스토리지 노드(Nd1)와 제 1 N형 플레쉬 트랜지스터(F1)의 문턱 전압(Vtn)값의 차이가 충분하게 벌어질 정도의 시간이 경과한 후, 프로그래밍을 중단하게 된다. 이렇게 하면, 처음 '로우'가 저장되어있던 제 1 스토리지 노드(Nd1) 쪽의 제 1 N형 플레쉬 트랜지스터(F1)의 문턱 전압(Vt)이 증가하여, 전원 전압을 차단한 후 다시 전원 전압(Vcc)을 제 1 스토리지 노드(Nd1)로 인가하면 제 2 N형 플레쉬 트랜지스터(F2)가 먼저 턴온되어 상기 제 2 스토리지 노드(Nd2)의 전압을 낮춰주기 때문에 제 1스토리지 노드(Nd1)는 '하이', 제 2 스토리지 노드(Nd2)는 '로우'인 데이터가 복원되게 된다.
그리고, 백워드 프로그래밍 방식은 노멀 리드 모드를 선진행시키지 않고, 그냥 프로그래밍을 실시한다. 즉, 전원전압(Vcc)을 프로그래밍 전압(Vp)으로 증가시켜서 리드 모드를 실시하면, 위와는 반대되는 방향으로 프로그래밍이 된다. 나중 데이터 복원시 프로그램이 된 반대 방향으로 되므로, 복원후 반대 방향으로 라이트를 실시하면 완전한 복원이 이루어진다.
이상의 두가지 프로그래밍 모드시 프로그래밍 문턱 전압(Vtn)(즉, 양 드라이버 트랜지스터의 문턱 전압의 차이)는 약 0.1V이면 충분하다. 왜냐하면, 본 발명의 플레쉬 동작은 에스램의 안정적인 데이터 기억(2개의 인버터에 의한 포지티브 피드백(positive feedback)) 작용과 같이 일어나기 때문에, 종래의 플레쉬 셀처럼 문턱 전압(Vt)의 차이가 클 필요가 없다. 또한 작은 문턱 전압(Vt) 차이만을 프로그래밍시켜주기 때문에, 프로그래밍이 되어 있는 상태, 즉 양 드라이버 트랜지스터의 문턱 전압(Vt) 차이가 어느 정도 있는 상태에서도 정상적인 에스램 동작(리드 및 라이트 모드 동작)이 가능하다. 그리고, 작은 문턱 전압(Vt) 차이를 프로그래밍하여 주기때문에 프로그래밍 시간도 단축된다.
다음으로, 소거 모드(erase mode)에 대하여 설명한다.
플로팅(floating) 게이트의 전자를 제거하기 위해서는 접지전압(Vss) 단자에 순방향으로 고전압을 인가한다. 이때, 모든 전원 전압(Vcc)은 0V로 유지하게되면, N형 플레쉬 트랜지스터의 소스 단으로 플로팅 게이트의 전자가 빠져나오면서 소거가 된다. 이때, 필요한 전압은 게이트 산화막 두께가 50Å일 경우, 약 5V가 필요하다. 이때의 게이트 산화막에 걸리는 전계는 10MV/cm로서, 소거의 임계 전계인 7MV/cm 보다 크다. 이상은 소스 소거 모드이며, 셀을 3중 웰(triple well)안에 만들고, 안쪽의 P 웰 전압을 소거 모드시 5V 이상으로 인가시켜서 채널 쪽으로 전자 터널링(electron tunneling)이 일어나도록 해 주는 채널 소거도 가능하다.
도 3은 본 발명에 의한 다른 비휘발성 에스램 셀의 회로도로서, 도 2의 PMOS 트랜지스터(P1 및 P2) 대신에 부하를 사용하여 구성하였다. 이때, 부하는 박막 트랜지스터 또는 저항 소자를 사용하여 구성할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 비휘발성 에스램 셀에 의하면, 에스램과 플레쉬를 병합시킨 구조로, 플레쉬와 에스램이 동시에 필요한 대부분의 이동통신용 회로에 적용가능하며, 종래 2개의 독자적인 제조 공정으로 만들어왔던 프레쉬와 에스램 제품을 단일 프로세스로 만듦에 따라 이동통신 단말기의 축소 및 전체적인 비용절감이 가능하다. 또한, 프로그래밍 동작의 저전압, 고속화가 가능하므로, 전체적인 동작특성이 개선된다. 본 발명은 현잰 전세계적으로 추진되고 있는 멀티 칩 패키지(Multi-Chip package : 플레쉬와 에스램을 독자적인 프로세스로 만들고 이를 함께 패키지하는 것)보다 더욱 진화된 형태인 플레쉬와 에스램의 병합 기술이며, 에스램과 플레쉬 회로의 연계동작 속도를 멀티 칩 패키지보다 훨씬 개선시킬 수 있으며, 전체적인 소비전력도 줄일 수 있다. 또한, 종래의 플레쉬와 에스램 병합기술에서 요구되었던 셀 트랜지스터 갯수의 증가가 필요없으므로 종래의 플레쉬와 에스램을 병합하는 기술에 비해 칩 사이즈(chip size)를 줄일 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

  1. 반도체 메모리 장치에 있어서,
    워드 라인 전압에 의해 비트 라인과 제 1 스토리지 노드 사이를 스위칭 해주는 제 1 액티브 트랜지스터와,
    상기 워드 라인 전압에 의해 비트 라인바와 제 2 스토리지 노드 사이를 스위칭 해주는 제 2 액티브 트랜지스터와,
    상기 제 2 스토리지 노드의 전압에 의해 전원 전압을 상기 제 1 스토리지 노드로 스위칭 해주는 제 1 풀업 트랜지스터와,
    상기 제 1 스토리지 노드의 전압에 의해 전원 전압을 상기 제 2 스토리지 노드로 스위칭 해주는 제 2 풀업 트랜지스터와,
    상기 제 2 스토리지 노드의 전압에 의해 상기 제 1 스토리지 노드의 전압을 접지전압으로 스위칭 해주는 제 1 플레쉬 트랜지스터와,
    상기 제 1 스토리지 노드의 전압에 의해 상기 제 2 스토리지 노드의 전압을 접지전압으로 스위칭 해주는 제 2 플레쉬 트랜지스터로 구성된 것을 특징으로 하는 비휘발성 에스램 셀.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 액티브 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 비휘발성 에스램 셀.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 풀업 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 비휘발성 에스램 셀.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 플레쉬 트랜지스터는 N형 플레쉬 트랜지스터인 것을 특징으로 하는 비휘발성 에스램 셀.
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