JPH04228192A - 不揮発性記憶セルアレイの語線に電源電圧とプログラミング電圧を印加する語線駆動回路 - Google Patents
不揮発性記憶セルアレイの語線に電源電圧とプログラミング電圧を印加する語線駆動回路Info
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- JPH04228192A JPH04228192A JP3092134A JP9213491A JPH04228192A JP H04228192 A JPH04228192 A JP H04228192A JP 3092134 A JP3092134 A JP 3092134A JP 9213491 A JP9213491 A JP 9213491A JP H04228192 A JPH04228192 A JP H04228192A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、不揮発性記憶セルアレ
イの語線に、またしたがって、浮動ゲート型、電気的消
去可能、電気的プログラム可能、読取り専用記憶(以下
、EEP−ROM)セルのような不揮発性記憶セルの制
御ゲートに、読取り電圧、プログラミング電圧、及び消
去電圧を印加する回路に関する。
イの語線に、またしたがって、浮動ゲート型、電気的消
去可能、電気的プログラム可能、読取り専用記憶(以下
、EEP−ROM)セルのような不揮発性記憶セルの制
御ゲートに、読取り電圧、プログラミング電圧、及び消
去電圧を印加する回路に関する。
【0002】本願は、全て、米国、テキサス・インスツ
ルメンツ社(TexasInstruments I
ncoporated)に讓受された、1989年4月
11日に交付された米国特許第4,820,941号、
1989年4月18日に交付された米国特許第4,82
3,318号、及び米国特許出願第07/382,35
6号に記載されている語線駆動回路に関する。
ルメンツ社(TexasInstruments I
ncoporated)に讓受された、1989年4月
11日に交付された米国特許第4,820,941号、
1989年4月18日に交付された米国特許第4,82
3,318号、及び米国特許出願第07/382,35
6号に記載されている語線駆動回路に関する。
【0003】本願の回路と共に使用される型式のEEP
ROMアレイは、例えば、米国特許出願第07/494
,051号、米国特許出願第07/494,042号、
及び米国特許出願第07/494,060号に記載され
ており、これらの各々がテキサス・インスツルメンツ社
に讓受されている。上掲の米国特許出願に記載されてい
る型式のEEPROMアレイは、各語線に、その浮動ゲ
ート上に記憶されている情報を読み取り、プログラミン
グし、かつ消去する目的のために、4つに及ぶ数の互い
に異なる値の電圧をスイッチする回路を必要とする。こ
れらの電圧の1つは、消去電圧であって、アレイのビッ
ト線又はセルのソース−ドレイン領域に対して負でなけ
ればならない。
ROMアレイは、例えば、米国特許出願第07/494
,051号、米国特許出願第07/494,042号、
及び米国特許出願第07/494,060号に記載され
ており、これらの各々がテキサス・インスツルメンツ社
に讓受されている。上掲の米国特許出願に記載されてい
る型式のEEPROMアレイは、各語線に、その浮動ゲ
ート上に記憶されている情報を読み取り、プログラミン
グし、かつ消去する目的のために、4つに及ぶ数の互い
に異なる値の電圧をスイッチする回路を必要とする。こ
れらの電圧の1つは、消去電圧であって、アレイのビッ
ト線又はセルのソース−ドレイン領域に対して負でなけ
ればならない。
【0004】多様なEEPROM語線電圧が、記憶チッ
プ上に配置された電荷ポンプされるコンデンサを使用し
て、外部電源電圧(Vcc)(約+5V )から発生
される。第1正電圧から第2正電圧へスイッチする回路
は、周知である。例えば、語線電圧を正電圧の1つの値
から正電圧の他の値へ及び基準電圧へも変更する回路は
、電気的消去可能読取り専用記憶(RPROM)セルの
プログラムモード動作から読取りモード動作への変更中
に使用されてきた。しかしながら、EEPROMの場合
、語線電圧及びプログラミング電圧をスイッチするのみ
ならず、負消去電圧を選択語線にスイッチするような改
善された回路の必要性がある。負電圧のスイッチングは
、このような回路がその集積回路の拡散領域と基板との
間のPN接合を、負消去電圧の印加中、順バイアスされ
ることから防止するように設計されなければならない、
という特有の問題を抱えている。
プ上に配置された電荷ポンプされるコンデンサを使用し
て、外部電源電圧(Vcc)(約+5V )から発生
される。第1正電圧から第2正電圧へスイッチする回路
は、周知である。例えば、語線電圧を正電圧の1つの値
から正電圧の他の値へ及び基準電圧へも変更する回路は
、電気的消去可能読取り専用記憶(RPROM)セルの
プログラムモード動作から読取りモード動作への変更中
に使用されてきた。しかしながら、EEPROMの場合
、語線電圧及びプログラミング電圧をスイッチするのみ
ならず、負消去電圧を選択語線にスイッチするような改
善された回路の必要性がある。負電圧のスイッチングは
、このような回路がその集積回路の拡散領域と基板との
間のPN接合を、負消去電圧の印加中、順バイアスされ
ることから防止するように設計されなければならない、
という特有の問題を抱えている。
【0005】さらに、プログラムモード動作中に非選択
語線に第3値の正電圧を供給し、これによって非選択記
憶セルのプログラム状態をじょう乱させる確率を低める
回路素子の必要性がある。
語線に第3値の正電圧を供給し、これによって非選択記
憶セルのプログラム状態をじょう乱させる確率を低める
回路素子の必要性がある。
【0006】
【発明が解決しようとする課題】一般に、記憶セルのプ
ログラミング及び(又は)消去中に語線を駆動するのに
使用される電界効果トランジスタは、これらの記憶セル
の読取り中に使用される電界効果トランジスタのチャネ
ルより長チャネルを有さなければならない。長チャネル
長は、プログラミング及び消去中に使用される高電圧に
よって起こされるソースとドレインとの間の「突抜け現
象」を防止するために要求される。一般に、長チャネル
トランジスタは、短チャネルトランジスタより動作が遅
く長い動作時間を有する。先行技術の語線駆動回路は、
読取り及び書込みモード両方に対して及び(又は)消去
モード動作に対して少なくもいくつかの同様の駆動トラ
ンジスタを使用しているために、読取りモード動作中の
動作速度はこれら同様のトランジスタに要求された長チ
ャネル長によって限定されている。
ログラミング及び(又は)消去中に語線を駆動するのに
使用される電界効果トランジスタは、これらの記憶セル
の読取り中に使用される電界効果トランジスタのチャネ
ルより長チャネルを有さなければならない。長チャネル
長は、プログラミング及び消去中に使用される高電圧に
よって起こされるソースとドレインとの間の「突抜け現
象」を防止するために要求される。一般に、長チャネル
トランジスタは、短チャネルトランジスタより動作が遅
く長い動作時間を有する。先行技術の語線駆動回路は、
読取り及び書込みモード両方に対して及び(又は)消去
モード動作に対して少なくもいくつかの同様の駆動トラ
ンジスタを使用しているために、読取りモード動作中の
動作速度はこれら同様のトランジスタに要求された長チ
ャネル長によって限定されている。
【0007】なおまた、一般に、記憶セルのプログラミ
ング及び(又は)消去中に語線を駆動するのに使用され
る電界効果トランジスタは、これらの記憶セルの読取り
中に使用される電界効果トランジスタのゲート絶縁より
厚いゲート絶縁を有さなければならない。厚いゲート絶
縁は、プログラミング及び消去中に使用される高電圧に
よって起こされるゲート電極と基板との間の「フィール
ドプレート」又は「ゲーテッドダイオード」降伏を防止
するために、必要とされる。
ング及び(又は)消去中に語線を駆動するのに使用され
る電界効果トランジスタは、これらの記憶セルの読取り
中に使用される電界効果トランジスタのゲート絶縁より
厚いゲート絶縁を有さなければならない。厚いゲート絶
縁は、プログラミング及び消去中に使用される高電圧に
よって起こされるゲート電極と基板との間の「フィール
ドプレート」又は「ゲーテッドダイオード」降伏を防止
するために、必要とされる。
【0008】
【課題を解決するための手段】本発明の駆動回路は、語
線に正読取り電圧を供給する読取りモード副回路を含み
、かつ語線に正プログラミング電圧を供給するプログラ
ムモード副回路、語線に負消去電圧を供給する消去駆動
副回路、及び語線に副回路を接続するスイッチを含む。
線に正読取り電圧を供給する読取りモード副回路を含み
、かつ語線に正プログラミング電圧を供給するプログラ
ムモード副回路、語線に負消去電圧を供給する消去駆動
副回路、及び語線に副回路を接続するスイッチを含む。
【0009】読取りモード副回路は、高キャパシタンス
語線に接続されたときの比較的高速動作用短チャネルト
ランジスタを主として使用して構成される。他方、プロ
グラムモード副回路及び消去駆動副回路は、おそらく、
比較的厚いゲート絶縁を持つ比較的長チャネルトランジ
スタを使用して構成される。プログラムモード副回路及
び消去駆動副回路のトランジスタは、記憶セルから及び
読取りモード副回路から遠く記憶チップ上に配置され、
記憶セル領域内のチャネル長限界を除去し並びに、厚い
電界デバイスの分離及び使用を含む目的のためのレイア
ウト融通性を可能にする。Pチャネルスイッチングトラ
ンジスタが、動作中に副回路の出力を語線にスイッチす
るのに使用され、使用副回路を接続し、不使用副回路を
分離する。
語線に接続されたときの比較的高速動作用短チャネルト
ランジスタを主として使用して構成される。他方、プロ
グラムモード副回路及び消去駆動副回路は、おそらく、
比較的厚いゲート絶縁を持つ比較的長チャネルトランジ
スタを使用して構成される。プログラムモード副回路及
び消去駆動副回路のトランジスタは、記憶セルから及び
読取りモード副回路から遠く記憶チップ上に配置され、
記憶セル領域内のチャネル長限界を除去し並びに、厚い
電界デバイスの分離及び使用を含む目的のためのレイア
ウト融通性を可能にする。Pチャネルスイッチングトラ
ンジスタが、動作中に副回路の出力を語線にスイッチす
るのに使用され、使用副回路を接続し、不使用副回路を
分離する。
【0010】プログラムモード副回路は、この副回路の
電界効果トランジスタに対して要求される低いフィール
ドプレート又はゲーテッドダイオード降伏電圧を可能に
する構成配置を有する電圧翻訳副回路を含む。したがっ
て、この副回路のトランジスタは、比較的短チャネル長
及び比較的薄いゲート絶縁物を備えて構成される。
電界効果トランジスタに対して要求される低いフィール
ドプレート又はゲーテッドダイオード降伏電圧を可能に
する構成配置を有する電圧翻訳副回路を含む。したがっ
て、この副回路のトランジスタは、比較的短チャネル長
及び比較的薄いゲート絶縁物を備えて構成される。
【0011】本発明の語線駆動回路は、1990年5月
3日に提出されたかつテキサス・インスツルメツ社に讓
受された米国特許第07/518,394号に記載され
たようなセグメント化記憶セルアレイと関連して使用さ
れるとき、特に有効である。
3日に提出されたかつテキサス・インスツルメツ社に讓
受された米国特許第07/518,394号に記載され
たようなセグメント化記憶セルアレイと関連して使用さ
れるとき、特に有効である。
【0012】本発明は、また、不揮発性記憶セルアレイ
のプログラミング方法を含む。
のプログラミング方法を含む。
【0013】
【実施例】本発明の新規な特徴は、前掲の特許請求の範
囲に記載されている。本発明、その特徴、及びその利点
は、付図との関連において、下に説明される。
囲に記載されている。本発明、その特徴、及びその利点
は、付図との関連において、下に説明される。
【0014】図1を参照すると、記憶チップの集積化部
分である、実施例の記憶セルアレイが、本発明の語線駆
動回路の使用を説明する目的のために示されている。各
記憶セル10は、浮動ゲートトランジスタであって、ソ
ース11、ドレイン12、浮動ゲート13及び制御ゲー
ト14を有する。記憶セル10の1行内の制御ゲート1
4の各々は語線15に接続され、かつ語線15の各々は
語線復号器16に接続されている。記憶セル10の1列
内のソース11電極の各々はソース−列線17(ビット
線)に接続され、かつソース−列線17の各々はソース
−列復号器18に接続されている。記憶セル10の1列
内のドレイン12電極の各々はドレイン−列線19(ビ
ット線)に接続され、かつドレイン−列線19の各々は
ドレイン−列線復号器20に接続されている。
分である、実施例の記憶セルアレイが、本発明の語線駆
動回路の使用を説明する目的のために示されている。各
記憶セル10は、浮動ゲートトランジスタであって、ソ
ース11、ドレイン12、浮動ゲート13及び制御ゲー
ト14を有する。記憶セル10の1行内の制御ゲート1
4の各々は語線15に接続され、かつ語線15の各々は
語線復号器16に接続されている。記憶セル10の1列
内のソース11電極の各々はソース−列線17(ビット
線)に接続され、かつソース−列線17の各々はソース
−列復号器18に接続されている。記憶セル10の1列
内のドレイン12電極の各々はドレイン−列線19(ビ
ット線)に接続され、かつドレイン−列線19の各々は
ドレイン−列線復号器20に接続されている。
【0015】プログラムモード動作中、語線復号器16
は、アドレス線21r上の語線アドレス信号に応答して
機能し、選択記憶セル10の選択制御ゲート14電極を
含む、選択語線15上に第1予選択プログラミング電圧
(Vpp)(約+16Vから+18V)を印加する。ド
レイン−列復号器20は、アドレス線21d上のビット
線アドレス信号に応答して機能し、選択記憶セル10の
ドレイン12領域を含む、選択ドレイン−列線19上に
第2予選択プログラミング電圧(基準電圧Vss又は接
地電位、又は非負電圧)を印加する。語線復号器16は
、随意選択的に、かつアドレス線21r上の語線−アド
レス信号に応答して、選択記憶セル10の非選択制御ゲ
ート14電極を含む、非選択語線15上に第3予選択電
圧(Vhs)(約+7V)を印加する。第3予選択電圧
、又は「半選択」電圧(Vhs)は、非選択語線15に
関連する浮動ゲート13電極が結果としてプログラムさ
れないように、第2プログラミング電圧に充分に近くな
ければならないが、しかし非選択語線15内の記憶セル
のいずれのトンネリング窓にかかる応力を低減されるよ
うに充分高くなければならず、これによって、予プログ
ラムされた記憶セル10のプログラミング喪失を回避す
る。ドレイン−列復号器20は、また、同じく電圧(V
hs)である第4予選択電圧を非選択ドレイン−列線1
9上に印加する。ドレイン−列復号器18は、アドレス
線21s上のビット線アドレス信号に応答して機能し、
かつまた非選択ソース−列線17上に第4予選択電圧を
印加する。(一般に、ソース−列線及びドレイン−列線
の両方上に第4予選択電圧を印加する必要はない)。選
択記憶セル10の制御ゲート14に印加される正電圧(
Vpp)によって、選択記憶セル10の半導体ソース−
ドレイン間通路は、導通させられる。したがって、選択
セル10のソース11電極は、このセル10のドレイン
12電極と同じ電位(Vss)にある。第2予選択プロ
グラミング電圧(Vss)は、過剰電子が、おそらく、
ファウラー−ノーダーハイムのトンネリングによって、
選択浮動ゲート13電極へ移動し、かつその結果として
その選択浮動ゲート13電極をプログラムするように、
第1予選択プログラミング電圧(Vpp)から充分に異
なるなければならない。第3予選択電圧及び第4予選択
電圧(Vhs)は、第1予選択プログラミング電圧(V
pp)及び第2予選択プログラミング電圧(Vss)の
両方がそれらそれぞれの電極に印加される前に、非選択
語線15及び非選択ソース−列線17及び(又は)ドレ
イン−列線19上に印加されなければならない。第1予
選択プログラミング電圧(Vpp)は、選択記憶セル1
0上の電圧誘導応力を低減するように徐々に制御ゲート
14電極に印加される。選択セル10の浮動をゲート1
3は、プログラミング中に電子を帯電し、これらの電子
が、次いで、浮動ゲート13下のソース−ドレイン間通
路を不導通にし、この状態が「ゼロ」ビットとして読み
取られる。非選択セルは、その浮動ゲート13下のソー
ス−ドレイン間通路を導通のままに維持され、これらの
記憶セルは「1」として読み取れる。
は、アドレス線21r上の語線アドレス信号に応答して
機能し、選択記憶セル10の選択制御ゲート14電極を
含む、選択語線15上に第1予選択プログラミング電圧
(Vpp)(約+16Vから+18V)を印加する。ド
レイン−列復号器20は、アドレス線21d上のビット
線アドレス信号に応答して機能し、選択記憶セル10の
ドレイン12領域を含む、選択ドレイン−列線19上に
第2予選択プログラミング電圧(基準電圧Vss又は接
地電位、又は非負電圧)を印加する。語線復号器16は
、随意選択的に、かつアドレス線21r上の語線−アド
レス信号に応答して、選択記憶セル10の非選択制御ゲ
ート14電極を含む、非選択語線15上に第3予選択電
圧(Vhs)(約+7V)を印加する。第3予選択電圧
、又は「半選択」電圧(Vhs)は、非選択語線15に
関連する浮動ゲート13電極が結果としてプログラムさ
れないように、第2プログラミング電圧に充分に近くな
ければならないが、しかし非選択語線15内の記憶セル
のいずれのトンネリング窓にかかる応力を低減されるよ
うに充分高くなければならず、これによって、予プログ
ラムされた記憶セル10のプログラミング喪失を回避す
る。ドレイン−列復号器20は、また、同じく電圧(V
hs)である第4予選択電圧を非選択ドレイン−列線1
9上に印加する。ドレイン−列復号器18は、アドレス
線21s上のビット線アドレス信号に応答して機能し、
かつまた非選択ソース−列線17上に第4予選択電圧を
印加する。(一般に、ソース−列線及びドレイン−列線
の両方上に第4予選択電圧を印加する必要はない)。選
択記憶セル10の制御ゲート14に印加される正電圧(
Vpp)によって、選択記憶セル10の半導体ソース−
ドレイン間通路は、導通させられる。したがって、選択
セル10のソース11電極は、このセル10のドレイン
12電極と同じ電位(Vss)にある。第2予選択プロ
グラミング電圧(Vss)は、過剰電子が、おそらく、
ファウラー−ノーダーハイムのトンネリングによって、
選択浮動ゲート13電極へ移動し、かつその結果として
その選択浮動ゲート13電極をプログラムするように、
第1予選択プログラミング電圧(Vpp)から充分に異
なるなければならない。第3予選択電圧及び第4予選択
電圧(Vhs)は、第1予選択プログラミング電圧(V
pp)及び第2予選択プログラミング電圧(Vss)の
両方がそれらそれぞれの電極に印加される前に、非選択
語線15及び非選択ソース−列線17及び(又は)ドレ
イン−列線19上に印加されなければならない。第1予
選択プログラミング電圧(Vpp)は、選択記憶セル1
0上の電圧誘導応力を低減するように徐々に制御ゲート
14電極に印加される。選択セル10の浮動をゲート1
3は、プログラミング中に電子を帯電し、これらの電子
が、次いで、浮動ゲート13下のソース−ドレイン間通
路を不導通にし、この状態が「ゼロ」ビットとして読み
取られる。非選択セルは、その浮動ゲート13下のソー
ス−ドレイン間通路を導通のままに維持され、これらの
記憶セルは「1」として読み取れる。
【0016】フラッシュ−消去モード動作中、ソース−
列復号器18は、正電圧(Vcc)(約+5V)を全て
のソース−列線17に印加するように機能する。ドレイ
ン−列復号器20は、全てのドレイン−列線19を浮動
させておくように機能する。語線復号器16は、高負電
圧(Vee)(約−11V)を全ての語線15に印加す
るように機能する。過剰電子は、プログラムされた記憶
セル10の浮動ゲート13から除去される。
列復号器18は、正電圧(Vcc)(約+5V)を全て
のソース−列線17に印加するように機能する。ドレイ
ン−列復号器20は、全てのドレイン−列線19を浮動
させておくように機能する。語線復号器16は、高負電
圧(Vee)(約−11V)を全ての語線15に印加す
るように機能する。過剰電子は、プログラムされた記憶
セル10の浮動ゲート13から除去される。
【0017】読取り動作中、語線復号器16は、アドレ
ス線21r上の語線アドレス信号に応答して機能し、予
選択正電圧(約+3Vから+5V、おそらく電源電圧V
cc)を選択語線15に、及び低電圧(接地電位又は基
準電圧Vss)を非選択語線15に印加する。ドレイン
−列復号器20は、アドレス線21d上のドレイン−列
アドレス信号に応答して機能し、予選択正電圧(Vse
n )(約+1Vから+1.5V)を選択ドレイン−列
線19に印加して、非選択ドレイン線の浮動を可能とす
る。ソース−列複号器18は全てのソース−列線17を
接地電位(又は基準電圧Vss)に接続するように機能
する。選択ドレイン−列線19及び選択語線15に接続
された記憶セル10の導通又は不導通状態は、データ出
力端子(DATAOUT)に接続されたセンス増幅器(
図には示されていない)によって検出される。
ス線21r上の語線アドレス信号に応答して機能し、予
選択正電圧(約+3Vから+5V、おそらく電源電圧V
cc)を選択語線15に、及び低電圧(接地電位又は基
準電圧Vss)を非選択語線15に印加する。ドレイン
−列復号器20は、アドレス線21d上のドレイン−列
アドレス信号に応答して機能し、予選択正電圧(Vse
n )(約+1Vから+1.5V)を選択ドレイン−列
線19に印加して、非選択ドレイン線の浮動を可能とす
る。ソース−列複号器18は全てのソース−列線17を
接地電位(又は基準電圧Vss)に接続するように機能
する。選択ドレイン−列線19及び選択語線15に接続
された記憶セル10の導通又は不導通状態は、データ出
力端子(DATAOUT)に接続されたセンス増幅器(
図には示されていない)によって検出される。
【0018】上の読取り実施例においてソース11領域
に印加された電圧とドレイン12領域に印加された電圧
とは、互換的である。さらに、もしドレイン12領域と
浮動ゲート13との間で電子のトンネリングが起こるよ
うにトランジスタが構成されているならば、プログラミ
ング及び消去をドレイン12領域において遂行すること
が、相当して電圧を変えることで似て、可能である。こ
こで使用されている用語「ソース」及び「ドレイン」は
、記憶セルアレイの各動作モードごとに互換的である。
に印加された電圧とドレイン12領域に印加された電圧
とは、互換的である。さらに、もしドレイン12領域と
浮動ゲート13との間で電子のトンネリングが起こるよ
うにトランジスタが構成されているならば、プログラミ
ング及び消去をドレイン12領域において遂行すること
が、相当して電圧を変えることで似て、可能である。こ
こで使用されている用語「ソース」及び「ドレイン」は
、記憶セルアレイの各動作モードごとに互換的である。
【0019】便宜のために、読取り電圧、書込み電圧、
フラシュ消去電圧表を第1表に掲げる。
フラシュ消去電圧表を第1表に掲げる。
【0020】
【表1】
【0021】語線復号器16は語線駆動回路22を含み
、これによって、プログラミングモード動作、消去モー
ド動作、及び読取りモード動作中に、アドレス線21r
からの及び読取り/書込み/消去制御回路23からの信
号に応答して、適当な電圧(Vpp),(Vhs),(
Vcc),又は(Vss)を語線15に印加する。語線
駆動回路22を含む語線復号器16は、互いから及び記
憶セルアレイから遠く配置された部分を持つことができ
る。セグメント化記憶セルアレイ内で、これらのセグメ
ントの対応する語線15は並列に接続され、かつ語線駆
動回路22はこれら並列接続語線15を駆動する。
、これによって、プログラミングモード動作、消去モー
ド動作、及び読取りモード動作中に、アドレス線21r
からの及び読取り/書込み/消去制御回路23からの信
号に応答して、適当な電圧(Vpp),(Vhs),(
Vcc),又は(Vss)を語線15に印加する。語線
駆動回路22を含む語線復号器16は、互いから及び記
憶セルアレイから遠く配置された部分を持つことができ
る。セグメント化記憶セルアレイ内で、これらのセグメ
ントの対応する語線15は並列に接続され、かつ語線駆
動回路22はこれら並列接続語線15を駆動する。
【0022】ここで、図2参照すると、本発明の語線駆
動回路22は、読取りモード副回路(PART A)
及びプログラムモード副回路(PART B)を含む
。図2の語線駆動回路22の端子(Vnxr ),(P
DA),(PDB),(PEN),(REN− ),(
Vnxp )、及び消去端子(ERASE)上の信号は
、アドレス線21rからの及び読取り/書込み/消去制
御回路23からの信号から導出された入力信号を使用し
て制御回路24によって供給される。読取りモード副回
路(PART A)は、読取りモード動作中、語線端
子(WORDLINE15)を駆動するのに使用される
。読取りモード副回路(PARTA)は比較的高動作速
度で動作する能力のあることが、望ましい。プログラム
モード副回路(PARTB)は、プログラムモード動作
中、語線端子(WORDLINE15)を駆動するのに
使用され、これらの動作は、一般に、読取りモード動作
の電圧よりも高い電圧を要求する。読取りモード動作に
要求される低電圧のために、読取りモード副回路(PA
RT A)のトランジスタ(T1)〜(T5)は、集
積回路デバイスの記憶セルを構成するのに使用される最
小長リソグラフィー式寸法を持つように(例えば、最短
可能チャネル長を持つように)構成される。最小長リソ
グラフィー式寸法に実質的に等しいチャネル長の使用は
、動作速度を上昇するか、又は読取りモード副回路(P
ART A)が語線端子(WORDLINE15)に
関連する高キャパシタンスを駆動することを可能にする
。プログラムモード副回路(PART B)内に使用
されるトランジスタ(T8)〜(T10)及び(T12
)〜(T19)並びにスイッチングトランジスタ(T6
),(T7)及び(T11)は、プログラムモード副回
路(PART B)内及びトランジスタ(T6),(
T7)、及び(T11)内に使用される高電圧のために
、一般に、大寸法(長チャネル)を要求する。トランジ
スタ(T6)〜(T19)は、例えば、記憶セルアレイ
の製造に使用される最小リソグラフィー式寸法のおそら
く1から2倍の範囲内のチャネル長を有する。しかしな
がら、プログラムモード副回路(PART B)は、
おそらく記憶チップ全体によって使用される総面積を最
小化する目的上、読取りモード副回路(PARTA)か
ら及び記憶セル10から遠く配置される。さらに、トラ
ンジスタ(T6)〜(T19)は、読取りモード副回路
(PART A)のトランジスタ及び記憶セル10で
あるトランジスタよりも厚いゲート絶縁物又は酸化物を
有する。
動回路22は、読取りモード副回路(PART A)
及びプログラムモード副回路(PART B)を含む
。図2の語線駆動回路22の端子(Vnxr ),(P
DA),(PDB),(PEN),(REN− ),(
Vnxp )、及び消去端子(ERASE)上の信号は
、アドレス線21rからの及び読取り/書込み/消去制
御回路23からの信号から導出された入力信号を使用し
て制御回路24によって供給される。読取りモード副回
路(PART A)は、読取りモード動作中、語線端
子(WORDLINE15)を駆動するのに使用される
。読取りモード副回路(PARTA)は比較的高動作速
度で動作する能力のあることが、望ましい。プログラム
モード副回路(PARTB)は、プログラムモード動作
中、語線端子(WORDLINE15)を駆動するのに
使用され、これらの動作は、一般に、読取りモード動作
の電圧よりも高い電圧を要求する。読取りモード動作に
要求される低電圧のために、読取りモード副回路(PA
RT A)のトランジスタ(T1)〜(T5)は、集
積回路デバイスの記憶セルを構成するのに使用される最
小長リソグラフィー式寸法を持つように(例えば、最短
可能チャネル長を持つように)構成される。最小長リソ
グラフィー式寸法に実質的に等しいチャネル長の使用は
、動作速度を上昇するか、又は読取りモード副回路(P
ART A)が語線端子(WORDLINE15)に
関連する高キャパシタンスを駆動することを可能にする
。プログラムモード副回路(PART B)内に使用
されるトランジスタ(T8)〜(T10)及び(T12
)〜(T19)並びにスイッチングトランジスタ(T6
),(T7)及び(T11)は、プログラムモード副回
路(PART B)内及びトランジスタ(T6),(
T7)、及び(T11)内に使用される高電圧のために
、一般に、大寸法(長チャネル)を要求する。トランジ
スタ(T6)〜(T19)は、例えば、記憶セルアレイ
の製造に使用される最小リソグラフィー式寸法のおそら
く1から2倍の範囲内のチャネル長を有する。しかしな
がら、プログラムモード副回路(PART B)は、
おそらく記憶チップ全体によって使用される総面積を最
小化する目的上、読取りモード副回路(PARTA)か
ら及び記憶セル10から遠く配置される。さらに、トラ
ンジスタ(T6)〜(T19)は、読取りモード副回路
(PART A)のトランジスタ及び記憶セル10で
あるトランジスタよりも厚いゲート絶縁物又は酸化物を
有する。
【0023】図2の読取りモード副回路(PART
A)を参照すると、NAND素子(NAND1)は、制
御回路24の端子(PDA),(PDB)、及び(RE
N)に接続された3つの入力端子を有し、かつNチャネ
ルトランジスタ(T1)及びPチャネルトランジスタ(
T2)の共通接続されたソース−ドレインに接続された
出力端子を有する。Pチャネルトランジスタ(T2)の
タンク(基板内P形井戸)は、電圧(Vcc)の端子に
接続されている。Nチャネルトランジスタ(T1)のゲ
ート端子は、また、端子(REN)に接続されている。 Pチャネルトランジスタ(T2)のゲート端子は、端子
(REN− )、及びNチャネルトランジスタ(T3)
のゲート端子に接続されている。Nチャネルトランジス
タ(T1)とPチャネルトランジスタ(T2)の他の共
通接続ソース−ドレイン端子は、トランジスタ(T3)
のソース−ドレイン端子に接続されている。トランジス
タ(T3)の他のソース−ドレイン端子は、接地表示さ
れている基準電圧(Vss)に接続されている。NAN
D素子(NAND1)の出力端子は、また、Pチャネル
トランジスタ(T4)のゲート端子に接続されている。 Pチャネルトランジスタ(T4)のソース−ドレイン端
子及びタンクは、電圧(Vcc)の端子に接続されてい
る。トランジスタ(T4)の他のソース−ドレイン端子
は、Nチャネルトランジスタ(T5)のソース−ドレイ
ン端子に接続されている。読取りモード副回路(PAR
T A)の出力は、トランジスタ(T4)及び(T5
)の共通接続ソース−ドレイン端子からとられ、かつP
チャネルトランジスタ(T6)として示されるスイッチ
のソース−ドレイン端子に接続されている。Nチャネル
トランジスタ(T5)のゲート端子は、トランジスタ(
T1),(T2)、及び(T3)の共通接続ソース−ド
レイン端子に接続されている。Nチャネルトランジスタ
(T5)の他のソース−ドレイン端子は、基準電圧(V
ss)に接続されている。
A)を参照すると、NAND素子(NAND1)は、制
御回路24の端子(PDA),(PDB)、及び(RE
N)に接続された3つの入力端子を有し、かつNチャネ
ルトランジスタ(T1)及びPチャネルトランジスタ(
T2)の共通接続されたソース−ドレインに接続された
出力端子を有する。Pチャネルトランジスタ(T2)の
タンク(基板内P形井戸)は、電圧(Vcc)の端子に
接続されている。Nチャネルトランジスタ(T1)のゲ
ート端子は、また、端子(REN)に接続されている。 Pチャネルトランジスタ(T2)のゲート端子は、端子
(REN− )、及びNチャネルトランジスタ(T3)
のゲート端子に接続されている。Nチャネルトランジス
タ(T1)とPチャネルトランジスタ(T2)の他の共
通接続ソース−ドレイン端子は、トランジスタ(T3)
のソース−ドレイン端子に接続されている。トランジス
タ(T3)の他のソース−ドレイン端子は、接地表示さ
れている基準電圧(Vss)に接続されている。NAN
D素子(NAND1)の出力端子は、また、Pチャネル
トランジスタ(T4)のゲート端子に接続されている。 Pチャネルトランジスタ(T4)のソース−ドレイン端
子及びタンクは、電圧(Vcc)の端子に接続されてい
る。トランジスタ(T4)の他のソース−ドレイン端子
は、Nチャネルトランジスタ(T5)のソース−ドレイ
ン端子に接続されている。読取りモード副回路(PAR
T A)の出力は、トランジスタ(T4)及び(T5
)の共通接続ソース−ドレイン端子からとられ、かつP
チャネルトランジスタ(T6)として示されるスイッチ
のソース−ドレイン端子に接続されている。Nチャネル
トランジスタ(T5)のゲート端子は、トランジスタ(
T1),(T2)、及び(T3)の共通接続ソース−ド
レイン端子に接続されている。Nチャネルトランジスタ
(T5)の他のソース−ドレイン端子は、基準電圧(V
ss)に接続されている。
【0024】Pチャネルスイッチングトランジスタ(T
6)の他のソース−ドレイン端子は、語線端子(WOR
DLINE15)に接続されている。Pチャネルトラン
ジスタ(T6)のゲート端子は、読取り使用可能端子(
Vnxr )に接続されている。Pチャネルスイッチン
グトランジスタ(T6)のタンクは、端子(Vppsw
)に接続されている。
6)の他のソース−ドレイン端子は、語線端子(WOR
DLINE15)に接続されている。Pチャネルトラン
ジスタ(T6)のゲート端子は、読取り使用可能端子(
Vnxr )に接続されている。Pチャネルスイッチン
グトランジスタ(T6)のタンクは、端子(Vppsw
)に接続されている。
【0025】図2の読取りモード副回路(PART
A)に類似の回路が、上掲の1989年4月11日に交
付され、かつテキサス・インスツルメンツ社に讓受され
た米国特許第4,820,941号に記載されている。
A)に類似の回路が、上掲の1989年4月11日に交
付され、かつテキサス・インスツルメンツ社に讓受され
た米国特許第4,820,941号に記載されている。
【0026】図2のプログラムモード副回路(PART
B)の出力は、Pチャネルスイッチングトランジス
タ(T7)の1つのソース−ドレイン端子に接続されて
いる。Pチャネルスイッチングトランジスタ(T7)は
、プログラム使用可能信号端子(Vnxp )に接続さ
れたゲート端子を有し、かつ語線端子(WORDLIN
E15)に接続された他のソース−ドレイン端子を有す
る。
B)の出力は、Pチャネルスイッチングトランジス
タ(T7)の1つのソース−ドレイン端子に接続されて
いる。Pチャネルスイッチングトランジスタ(T7)は
、プログラム使用可能信号端子(Vnxp )に接続さ
れたゲート端子を有し、かつ語線端子(WORDLIN
E15)に接続された他のソース−ドレイン端子を有す
る。
【0027】プログラムモード副回路(PART B
)の出力は、Pチャネルトランジスタ(T8)のソース
−ドレイン端子の1つからとられる。Pチャネルトラン
ジスタ(T8)のタンクは、端子(Vppsw)に接続
されている。Pチャネルトランジスタ(T8)の他のソ
ース−ドレイン端子は、Pチャネルトランジスタ(T9
)の1つのソース−ドレイン端子と同様に、端子(Vh
ssw)に接続されている。Pチャネルトランジスタ(
T9)の他のソース−ドレイン端子は、Pチャネルトラ
ンジスタ(T10)のソース−ドレイン端子に接続され
ている。 Pチャネルトランジスタ(T10)の他のソース−ドレ
イン端子は、Pチャネルトランジスタ(T7)及び(T
8)の共通接続ソース−ドレイン端子に接続されている
。Pチャネルトランジスタ(T9)のゲート端子は、消
去端子(ERASE)に接続されている。
)の出力は、Pチャネルトランジスタ(T8)のソース
−ドレイン端子の1つからとられる。Pチャネルトラン
ジスタ(T8)のタンクは、端子(Vppsw)に接続
されている。Pチャネルトランジスタ(T8)の他のソ
ース−ドレイン端子は、Pチャネルトランジスタ(T9
)の1つのソース−ドレイン端子と同様に、端子(Vh
ssw)に接続されている。Pチャネルトランジスタ(
T9)の他のソース−ドレイン端子は、Pチャネルトラ
ンジスタ(T10)のソース−ドレイン端子に接続され
ている。 Pチャネルトランジスタ(T10)の他のソース−ドレ
イン端子は、Pチャネルトランジスタ(T7)及び(T
8)の共通接続ソース−ドレイン端子に接続されている
。Pチャネルトランジスタ(T9)のゲート端子は、消
去端子(ERASE)に接続されている。
【0028】語線駆動回路(22)の消去モード副回路
を簡単に参照すると、Pチャネルスイッチングトランジ
スタ(T11)のソース−ドレイン端子及びゲート端子
は、語線端子(WORDLINE15)に接続されてい
る。Pチャネルスイッチングトランジスタ(T11)の
他のソース−ドレイン端子は、負電荷ポンプである負電
圧源(NEG.CHARGE PUMP)の出力に接
続されている。負電圧源(NEG.CHARGE P
UMP)は、消去中、パルス化負電圧(Vee)を供給
する。 負電圧パルスを供給しないとき、負電圧源(NEG.C
HARGE PUMP)は、その出力端子に高インピ
ーダンスを生じる。個別の負電圧源(NEG.CHAR
GE PUMP)が各プログラムモード副回路(PA
RT B)と共に形成されるか、又は例えば、いくつ
かの語線駆動回路22が記憶セルアレイのセグメントと
して働くように形成されている場合には、1つの負電圧
源(NEG.CHARGE PUMP)がいくつかの
語線駆動回路22に対して使用される。スイッチングト
ランジスタ(T11)のタンクは、プログラムモード動
作中は電圧(Vpp)に接続され、消去モード動作中は
基準電圧(Vss)に接続される。
を簡単に参照すると、Pチャネルスイッチングトランジ
スタ(T11)のソース−ドレイン端子及びゲート端子
は、語線端子(WORDLINE15)に接続されてい
る。Pチャネルスイッチングトランジスタ(T11)の
他のソース−ドレイン端子は、負電荷ポンプである負電
圧源(NEG.CHARGE PUMP)の出力に接
続されている。負電圧源(NEG.CHARGE P
UMP)は、消去中、パルス化負電圧(Vee)を供給
する。 負電圧パルスを供給しないとき、負電圧源(NEG.C
HARGE PUMP)は、その出力端子に高インピ
ーダンスを生じる。個別の負電圧源(NEG.CHAR
GE PUMP)が各プログラムモード副回路(PA
RT B)と共に形成されるか、又は例えば、いくつ
かの語線駆動回路22が記憶セルアレイのセグメントと
して働くように形成されている場合には、1つの負電圧
源(NEG.CHARGE PUMP)がいくつかの
語線駆動回路22に対して使用される。スイッチングト
ランジスタ(T11)のタンクは、プログラムモード動
作中は電圧(Vpp)に接続され、消去モード動作中は
基準電圧(Vss)に接続される。
【0029】ここで、図2のプログラムモード副回路(
PART B)の翻訳副回路(TR)について参照す
ると、Pチャネルトランジスタ(T12)及び(T13
)は、各々、端子(Vppsw)に接続されたソース−
ドレイン端子を有する。Pチャネルトランジスタ(T1
2)の他のソース−ドレイン端子は、Pチャネルトラン
ジスタ(T14)のソース−ドレイン端子に接続されて
いる。Pチャネルトランジスタ(T13)の他のソース
−ドレイン端子は、Pチャネルトランジスタ(T15)
のソース−ドレイン端子に接続されている。Pチャネル
トランジスタ(T14)の他のソース−ドレイン端子は
、Nチャネルトランジスタ(T16)の1つのソース−
ドレイン端子に接続されている。Nチャネルトランジス
タ(T16)の他のソース−ドレイン端子は、Nチャネ
ルトランジスタ(18)のソース−ドレイン端子に接続
されている。Nチャネルトランジスタ(T17)の他の
ソース−ドレイン端子は、Nチャネルトランジスタ(T
19)のソース−ドレイン端子に接続されている。 Nチャネルトランジスタ(T18)及び(T19)の他
のソース−ドレイン端子は、基準電圧(Vss)に接続
されている。
PART B)の翻訳副回路(TR)について参照す
ると、Pチャネルトランジスタ(T12)及び(T13
)は、各々、端子(Vppsw)に接続されたソース−
ドレイン端子を有する。Pチャネルトランジスタ(T1
2)の他のソース−ドレイン端子は、Pチャネルトラン
ジスタ(T14)のソース−ドレイン端子に接続されて
いる。Pチャネルトランジスタ(T13)の他のソース
−ドレイン端子は、Pチャネルトランジスタ(T15)
のソース−ドレイン端子に接続されている。Pチャネル
トランジスタ(T14)の他のソース−ドレイン端子は
、Nチャネルトランジスタ(T16)の1つのソース−
ドレイン端子に接続されている。Nチャネルトランジス
タ(T16)の他のソース−ドレイン端子は、Nチャネ
ルトランジスタ(18)のソース−ドレイン端子に接続
されている。Nチャネルトランジスタ(T17)の他の
ソース−ドレイン端子は、Nチャネルトランジスタ(T
19)のソース−ドレイン端子に接続されている。 Nチャネルトランジスタ(T18)及び(T19)の他
のソース−ドレイン端子は、基準電圧(Vss)に接続
されている。
【0030】プログ30モード副回路(PART B
)の第1出力は、Pチャネルトランジスタ(T14)と
Nチャネルトランジスタ(T16)の共通接続ソース−
ドレイン端子からとられる。この第1出力は、また、P
チャネルトランジスタ(T13)のゲート端子に接続さ
れている。翻訳副回路(TR)の第2出力は、Pチャネ
ルトランジスタ(T15)とNチャネルトランジスタ(
T17)の共通接続ソース−ドレイン端子からとられる
。 この第2出力は、また、Pチャネルトランジスタ(T1
2)のゲート端子に接続されている。Pチャネルトラン
ジスタ(T14)及び(T15)のゲート端子は、端子
(HVdet )に接続されている。Nチャネルトラン
ジスタ(T16)及び(T17)のゲート端子は、電圧
(Vcc)の端子に接続されている。
)の第1出力は、Pチャネルトランジスタ(T14)と
Nチャネルトランジスタ(T16)の共通接続ソース−
ドレイン端子からとられる。この第1出力は、また、P
チャネルトランジスタ(T13)のゲート端子に接続さ
れている。翻訳副回路(TR)の第2出力は、Pチャネ
ルトランジスタ(T15)とNチャネルトランジスタ(
T17)の共通接続ソース−ドレイン端子からとられる
。 この第2出力は、また、Pチャネルトランジスタ(T1
2)のゲート端子に接続されている。Pチャネルトラン
ジスタ(T14)及び(T15)のゲート端子は、端子
(HVdet )に接続されている。Nチャネルトラン
ジスタ(T16)及び(T17)のゲート端子は、電圧
(Vcc)の端子に接続されている。
【0031】翻訳副回路(TR)の第1出力及び第2出
力は、スイッチング副回路(SW)のそれぞれトランジ
スタ(T8)及び(T10)のゲート端子に接続されて
いる。
力は、スイッチング副回路(SW)のそれぞれトランジ
スタ(T8)及び(T10)のゲート端子に接続されて
いる。
【0032】Pチャネルトランジスタ(T8),(T9
),(T10),(T12)、及び(T13)のそれぞ
れタンクは、端子(Vppsw)に接続されている。P
チャネルトランジスタ(T14)のタンクは、Pチャネ
ルトランジスタ(T12)と(T14)の共通接続ソー
ス−ドレイン端子に接続されている。Pチャネルトラン
ジスタ(T15)のタンクは、Pチャネルトランジスタ
(T13)と(T15)の共通接続ソース−ドレイン端
子に接続されている。
),(T10),(T12)、及び(T13)のそれぞ
れタンクは、端子(Vppsw)に接続されている。P
チャネルトランジスタ(T14)のタンクは、Pチャネ
ルトランジスタ(T12)と(T14)の共通接続ソー
ス−ドレイン端子に接続されている。Pチャネルトラン
ジスタ(T15)のタンクは、Pチャネルトランジスタ
(T13)と(T15)の共通接続ソース−ドレイン端
子に接続されている。
【0033】NAND素子(NAND2)は、端子(P
DA),(PDB),(REN− )に、それぞれ、接
続された3つの入力端子を有する。NAND素子(NA
ND2)の出力は、Nチャネルトランジスタ(T18)
のゲート端子に使用可能信号を供給するように、及びイ
ンバータ回路(INV1)を通して、Nチャネルトラン
ジスタ(T19)のゲート端子に反転使用可能信号を供
給するように、接続されている。NAND素子(NAN
D2)の出力は、また、負電圧源(NEG.CHARG
E PUMP)の入力に接続されている。
DA),(PDB),(REN− )に、それぞれ、接
続された3つの入力端子を有する。NAND素子(NA
ND2)の出力は、Nチャネルトランジスタ(T18)
のゲート端子に使用可能信号を供給するように、及びイ
ンバータ回路(INV1)を通して、Nチャネルトラン
ジスタ(T19)のゲート端子に反転使用可能信号を供
給するように、接続されている。NAND素子(NAN
D2)の出力は、また、負電圧源(NEG.CHARG
E PUMP)の入力に接続されている。
【0034】読取りモード動作中、端子(Vppsw)
,(Vhssw)及び電圧(Vcc)の端子にそれぞれ
接続された電圧源は、同じ値(約5V)を有する。端子
(Vnxp )に印加される信号電圧もまた、約5Vで
あり、これによってスイッチングトランジスタ(T7)
が語線駆動回路のプログラムモード副回路(PART
B)を語線端子(WORDLINE15)から分離す
る。端子(Vnxr )に印加される信号電圧は、約−
4Vであり、高レベル電圧(Vcc)及び低レベル電圧
(接地電位又は0V)の両方が語線駆動回路の読取りモ
ード副回路(PART A)によって語線端子(WO
RDLINE15)に転送されるのを可能とする。端子
(REN)上の信号は、電圧(Vcc)(約5V)と同
じである。端子(REN− ) 上の信号は、端子(R
EN)上の信号の反転であり、接地電位(基準電圧Vs
s又は0V)にある。端子(REN)上の信号は、NA
ND素子(NAND1)を使用可能とする。NAND素
子(NAND1)は、語線選択回路(図には示されてい
ない)からの信号(PDA)及び(PDB)を復号する
。端子(REN− )上の信号は、NAND素子(NA
ND2)を使用禁止して、プログラムモード副回路(P
ART B)のリセットがスイッチされるのを防止す
る。高速読取りモード動作は、選択語線の読取り中に語
線端子(WORDLINE15)に接続される語線駆動
回路にとって、一般に望ましい。したがって、トランジ
スタ(T4),(T5)及び(T6)は、記憶セルアレ
イの語線端子(EORDLINE15)を高速で駆動す
るように選択されなければならない。
,(Vhssw)及び電圧(Vcc)の端子にそれぞれ
接続された電圧源は、同じ値(約5V)を有する。端子
(Vnxp )に印加される信号電圧もまた、約5Vで
あり、これによってスイッチングトランジスタ(T7)
が語線駆動回路のプログラムモード副回路(PART
B)を語線端子(WORDLINE15)から分離す
る。端子(Vnxr )に印加される信号電圧は、約−
4Vであり、高レベル電圧(Vcc)及び低レベル電圧
(接地電位又は0V)の両方が語線駆動回路の読取りモ
ード副回路(PART A)によって語線端子(WO
RDLINE15)に転送されるのを可能とする。端子
(REN)上の信号は、電圧(Vcc)(約5V)と同
じである。端子(REN− ) 上の信号は、端子(R
EN)上の信号の反転であり、接地電位(基準電圧Vs
s又は0V)にある。端子(REN)上の信号は、NA
ND素子(NAND1)を使用可能とする。NAND素
子(NAND1)は、語線選択回路(図には示されてい
ない)からの信号(PDA)及び(PDB)を復号する
。端子(REN− )上の信号は、NAND素子(NA
ND2)を使用禁止して、プログラムモード副回路(P
ART B)のリセットがスイッチされるのを防止す
る。高速読取りモード動作は、選択語線の読取り中に語
線端子(WORDLINE15)に接続される語線駆動
回路にとって、一般に望ましい。したがって、トランジ
スタ(T4),(T5)及び(T6)は、記憶セルアレ
イの語線端子(EORDLINE15)を高速で駆動す
るように選択されなければならない。
【0035】プログラムモード動作及び消去モード動作
中、端子(TEN−) 上の信号は、高レベル(約5V
)に、及び端子(REN)上の信号は低レベル(接地電
位又は0V)にある。端子(REN)上の低レベル信号
は、NAND素子(NAND1)を使用禁止して、これ
によって、読取りモード副回路(PART A)をス
イッチングから防止する。端子(REN− ) 上の高
レベル信号は、NAND素子(NAND2)を使用可能
とする。NAND素子(NAND2)は、語線復号回路
(図には示されていない)からの信号(PDA)及び(
PDB)を復号する。
中、端子(TEN−) 上の信号は、高レベル(約5V
)に、及び端子(REN)上の信号は低レベル(接地電
位又は0V)にある。端子(REN)上の低レベル信号
は、NAND素子(NAND1)を使用禁止して、これ
によって、読取りモード副回路(PART A)をス
イッチングから防止する。端子(REN− ) 上の高
レベル信号は、NAND素子(NAND2)を使用可能
とする。NAND素子(NAND2)は、語線復号回路
(図には示されていない)からの信号(PDA)及び(
PDB)を復号する。
【0036】プログラムモード作動中、端子(Vnxr
)は、約18V(Vpp)にあり、これによって、ス
イッチングトランジスタ(T6)が読取りモード副回路
(PARTA)を語線端子(WORDLINE15)か
ら遮断する(プログラムモード動作中、語線端子は約1
8V又は約7Vのいずれかにある)。ここで注意するこ
とは、トランジスタ(T4)及び(T5)は、プログラ
ムモード動作中は、遮断されており、これによって、ト
ランジスタ(T6)上に存在する降伏電圧として電圧(
Vpp)の最大値−(電圧Vccと1ダイオード電圧降
下の和)を可能とする、ことである。
)は、約18V(Vpp)にあり、これによって、ス
イッチングトランジスタ(T6)が読取りモード副回路
(PARTA)を語線端子(WORDLINE15)か
ら遮断する(プログラムモード動作中、語線端子は約1
8V又は約7Vのいずれかにある)。ここで注意するこ
とは、トランジスタ(T4)及び(T5)は、プログラ
ムモード動作中は、遮断されており、これによって、ト
ランジスタ(T6)上に存在する降伏電圧として電圧(
Vpp)の最大値−(電圧Vccと1ダイオード電圧降
下の和)を可能とする、ことである。
【0037】選択語線上の消去モード動作中、端子(V
nxr )は接地され(0V)、これによって、スイッ
チングトランジスタ(T6)は読取りモード副回路(P
ARTA)を語線端子(WORDLINE15)から遮
断する。駆動回路(22)の語線端子(WORDLIN
E15)は、選択語線上の消去モード動作中、約−11
Vにある。しかしながら、駆動回路22に接続された語
線が非選択される消去モード動作中、語線端子(WOR
DLINE15)は電圧(Vcc)(約5V)にある。 したがって、トランジスタ(T6)は、非選択語線上の
駆動回路の消去モード動作中、導通するが、しかしトラ
ンジスタ(T4)及び(T5)の両方は遮断し、これに
よって、読取りモード副回路(PART A)を語線
端子(WORDLINE15)から分離する。トランジ
スタ(T4)及び(T5)のソース11、ドレイン12
は、基準電圧(Vss)とPチャネル電圧しきい値との
和より低い電圧レベルに出会うことは決してない。した
がって、トランジスタ(T4)の降伏電圧要件が低下さ
せられて、関連するトランジスタ(T5)のPN接合は
順バイアスされない。
nxr )は接地され(0V)、これによって、スイッ
チングトランジスタ(T6)は読取りモード副回路(P
ARTA)を語線端子(WORDLINE15)から遮
断する。駆動回路(22)の語線端子(WORDLIN
E15)は、選択語線上の消去モード動作中、約−11
Vにある。しかしながら、駆動回路22に接続された語
線が非選択される消去モード動作中、語線端子(WOR
DLINE15)は電圧(Vcc)(約5V)にある。 したがって、トランジスタ(T6)は、非選択語線上の
駆動回路の消去モード動作中、導通するが、しかしトラ
ンジスタ(T4)及び(T5)の両方は遮断し、これに
よって、読取りモード副回路(PART A)を語線
端子(WORDLINE15)から分離する。トランジ
スタ(T4)及び(T5)のソース11、ドレイン12
は、基準電圧(Vss)とPチャネル電圧しきい値との
和より低い電圧レベルに出会うことは決してない。した
がって、トランジスタ(T4)の降伏電圧要件が低下さ
せられて、関連するトランジスタ(T5)のPN接合は
順バイアスされない。
【0038】プログラムモード動作中、プログラムモー
ド副回路(PART B)は、端子(REN− )上
の高レベル信号(約5V)によって、電圧(Vpp)(
約18V)によって、及び電圧(Vhs)(約7V)に
よって、使用可能とされる。NAND素子(NAND2
)の出力は、接地電位(又は0V)又は電圧(Vcc)
(約5V)のいずれかにある。これらの出力は、翻訳副
回路(TR)(トランジスタ(T12)〜(T19)、
及びインバータ(INV1)を含む)によって翻訳され
るとき、接地電位(Vss又は0V)、電圧(Vpp)
(約18Vにパルス駆動される)、又は端子(Vhss
w)上の電圧(約7Vへスイッチされる)のいずれかに
なる。端子(HVdet )上の信号は、プログラムモ
ード動作中、接地電位(Vss又は0V)から電圧(V
cc)(約5V)へ変化する。分離トランジスタ(T1
4)〜(T17)は翻訳副回路(TR)に印加される電
圧を低減するように働き、これによって、この回路の電
界効果トランジスタの構成に対する「フィールドプレー
ト」又は「ゲーテッドダイオード」降伏電圧要件を低下
させる。翻訳副回路(TR)は、プログラムモード動作
中、NAND素子(NAND2)からの入力信号を使用
して高電圧(Vpp)をスイッチし、基準電圧(Vss
)に等しい電位と電圧(Vcc)レベル信号とを有する
。端子(Vnxp )上の信号は、プログラムモード動
作中、接地電位(又は0V)にあり、これによって、ス
イッチングトランジスタ(T7)を導通させる。
ド副回路(PART B)は、端子(REN− )上
の高レベル信号(約5V)によって、電圧(Vpp)(
約18V)によって、及び電圧(Vhs)(約7V)に
よって、使用可能とされる。NAND素子(NAND2
)の出力は、接地電位(又は0V)又は電圧(Vcc)
(約5V)のいずれかにある。これらの出力は、翻訳副
回路(TR)(トランジスタ(T12)〜(T19)、
及びインバータ(INV1)を含む)によって翻訳され
るとき、接地電位(Vss又は0V)、電圧(Vpp)
(約18Vにパルス駆動される)、又は端子(Vhss
w)上の電圧(約7Vへスイッチされる)のいずれかに
なる。端子(HVdet )上の信号は、プログラムモ
ード動作中、接地電位(Vss又は0V)から電圧(V
cc)(約5V)へ変化する。分離トランジスタ(T1
4)〜(T17)は翻訳副回路(TR)に印加される電
圧を低減するように働き、これによって、この回路の電
界効果トランジスタの構成に対する「フィールドプレー
ト」又は「ゲーテッドダイオード」降伏電圧要件を低下
させる。翻訳副回路(TR)は、プログラムモード動作
中、NAND素子(NAND2)からの入力信号を使用
して高電圧(Vpp)をスイッチし、基準電圧(Vss
)に等しい電位と電圧(Vcc)レベル信号とを有する
。端子(Vnxp )上の信号は、プログラムモード動
作中、接地電位(又は0V)にあり、これによって、ス
イッチングトランジスタ(T7)を導通させる。
【0039】随意選択スイッチング副回路(SW)(ト
ランジスタ(T8)〜(T10)を含む)は、端子(V
hssw)上のスイッチされる半選択電圧を語線端子(
WORDLINE15)へスイッチするのを可能とする
。トランジスタ(T8)が導通(非選択語線)か、又は
トランジスタ(T10)が導通(選択語線)かどうかに
依存して、語線端子(WORDLINE15)は、それ
ぞれ、電圧(Vhs)(約7V)又は電圧(Vpp)(
約18V)のいずれかにある。
ランジスタ(T8)〜(T10)を含む)は、端子(V
hssw)上のスイッチされる半選択電圧を語線端子(
WORDLINE15)へスイッチするのを可能とする
。トランジスタ(T8)が導通(非選択語線)か、又は
トランジスタ(T10)が導通(選択語線)かどうかに
依存して、語線端子(WORDLINE15)は、それ
ぞれ、電圧(Vhs)(約7V)又は電圧(Vpp)(
約18V)のいずれかにある。
【0040】消去モード動作中、端子(Vhssw)及
び(Vppsw)上の電源電圧は、5Vにある。もし語
線端子(WORDLINE15)が選択語線に接続され
るならば、負電圧源は使用可能とされる。トランジスタ
(T8)は、翻訳副回路(TR)の出力からの5V信号
のために遮断する。トランジスタ(T9)は、制御回路
(24)の消去端子(ERASE)からの5V信号のた
めに遮断する。端子(Vnxp )上の信号は、接地電
位(Vss又は0V)にある。したがって、語線端子(
WORDLINE15)は、スイッチングトランジスタ
(T11)を通してポンプ駆動される。もし語線端子(
WORDLINE15)が非選択語線に接続されるなら
ば、負電圧源は使用禁止され、かつ語線端子(WORD
LINE15)上の電圧が、トランジスタ(T7)及び
(T8)によって、端子(Vhssw)上の電源電圧(
Vcc)(約5V)の値へ引き寄せられる。
び(Vppsw)上の電源電圧は、5Vにある。もし語
線端子(WORDLINE15)が選択語線に接続され
るならば、負電圧源は使用可能とされる。トランジスタ
(T8)は、翻訳副回路(TR)の出力からの5V信号
のために遮断する。トランジスタ(T9)は、制御回路
(24)の消去端子(ERASE)からの5V信号のた
めに遮断する。端子(Vnxp )上の信号は、接地電
位(Vss又は0V)にある。したがって、語線端子(
WORDLINE15)は、スイッチングトランジスタ
(T11)を通してポンプ駆動される。もし語線端子(
WORDLINE15)が非選択語線に接続されるなら
ば、負電圧源は使用禁止され、かつ語線端子(WORD
LINE15)上の電圧が、トランジスタ(T7)及び
(T8)によって、端子(Vhssw)上の電源電圧(
Vcc)(約5V)の値へ引き寄せられる。
【0041】読取りモード動作及び消去モード動作中、
端子(HVdet )上の信号は、接地電位(Vss又
は0V)にあり、かつ、したがって、翻訳副回路(TR
)は浮動接続点を持つことはない。プログラムモード動
作中、端子(HVdet )上の信号もまた、接地電位
(Vss又は0V)にあるが、遂に電圧(Vpp)が1
0Vより高い電圧に達する。このとき、検出回路(図に
は示されていない)によって端子(HVdet )上の
信号電圧が高レベル(すなわち、約5V)へ移行させら
れ、したがって、翻訳副回路(TR)を、電圧(Vpp
)が10Vより低い時限中、正しく動作させることがで
き、しかし電圧(Vpp)が10Vより高い時限中、大
きな降伏電圧を防止する。
端子(HVdet )上の信号は、接地電位(Vss又
は0V)にあり、かつ、したがって、翻訳副回路(TR
)は浮動接続点を持つことはない。プログラムモード動
作中、端子(HVdet )上の信号もまた、接地電位
(Vss又は0V)にあるが、遂に電圧(Vpp)が1
0Vより高い電圧に達する。このとき、検出回路(図に
は示されていない)によって端子(HVdet )上の
信号電圧が高レベル(すなわち、約5V)へ移行させら
れ、したがって、翻訳副回路(TR)を、電圧(Vpp
)が10Vより低い時限中、正しく動作させることがで
き、しかし電圧(Vpp)が10Vより高い時限中、大
きな降伏電圧を防止する。
【0042】便宜のため、駆動回路22の入力電圧を、
表2に与える。
表2に与える。
【0043】
【表2】
【0044】本発明は、実施例に関して説明されたけれ
ども、本説明は限定的意味に解釈されることを意図する
ものではない。本説明を参照するならば、本実施例の多
様な変更、並びに本発明の他の実施例が当業者にとって
明白となるであろう。前掲の特許請求の範囲は、本発明
の範囲内にあるあらゆるこのような変更又は実施例を包
含することを主張する。
ども、本説明は限定的意味に解釈されることを意図する
ものではない。本説明を参照するならば、本実施例の多
様な変更、並びに本発明の他の実施例が当業者にとって
明白となるであろう。前掲の特許請求の範囲は、本発明
の範囲内にあるあらゆるこのような変更又は実施例を包
含することを主張する。
【0045】以上の説明に関して更に次に以下の項を開
示する。 (1) 不揮発性記憶セルアレイの語線に電源電圧と
プログラミング電圧とを印加する語線駆動回路であって
、複数の出力上で読取り制御信号とプログラミング制御
信号とをそれぞれ供給しかつ基準電圧と電源電圧とプロ
グラミング電圧とをそれぞれ供給する制御回路と、前記
制御回路の前記複数の出力の1つに接続された入力を有
しかつ前記読取り制御信号と前記プログラミング制御信
号とに応答して前記電源電圧を供給する出力を有する読
取りモード副回路と、前記読取りモード副回路の前記出
力と前記語線との間に接続される第1スイッチであって
、前記制御回路の前記出力の1つに接続された制御入力
を有する前記第1スイッチと、前記制御回路の前記複数
の出力の1つに接続された入力を有しかつ前記読取り制
御信号と前記プログラミング制御信号に応答して前記プ
ログラミング電圧を供給する出力を有するプログラムモ
ード副回路と、前記プログラムモード副回路の前記出力
と前記語線との間に接続された第2スイッチであって、
前記制御回路の前記出力の1つに接続された制御入力を
有する前記第2スイッチとを包含することを特徴とする
前記語線駆動回路。
示する。 (1) 不揮発性記憶セルアレイの語線に電源電圧と
プログラミング電圧とを印加する語線駆動回路であって
、複数の出力上で読取り制御信号とプログラミング制御
信号とをそれぞれ供給しかつ基準電圧と電源電圧とプロ
グラミング電圧とをそれぞれ供給する制御回路と、前記
制御回路の前記複数の出力の1つに接続された入力を有
しかつ前記読取り制御信号と前記プログラミング制御信
号とに応答して前記電源電圧を供給する出力を有する読
取りモード副回路と、前記読取りモード副回路の前記出
力と前記語線との間に接続される第1スイッチであって
、前記制御回路の前記出力の1つに接続された制御入力
を有する前記第1スイッチと、前記制御回路の前記複数
の出力の1つに接続された入力を有しかつ前記読取り制
御信号と前記プログラミング制御信号に応答して前記プ
ログラミング電圧を供給する出力を有するプログラムモ
ード副回路と、前記プログラムモード副回路の前記出力
と前記語線との間に接続された第2スイッチであって、
前記制御回路の前記出力の1つに接続された制御入力を
有する前記第2スイッチとを包含することを特徴とする
前記語線駆動回路。
【0046】(2) 第1項記載の語線駆動回路にお
いて、前記プログラムモード副回路は、前記制御回路の
前記出力の1つに接続された入力を有する翻訳副回路で
あって、出力を有する前記翻訳副回路と、前記翻訳副回
路の前記出力に接続された制御入力を有し、かつ前記プ
ログラミング電圧を供給する前記制御回路の出力に接続
された入力を有し、かつ前記プログラムモード副回路の
前記出力に接続された出力を有するスイッチング副回路
と、を含むことを特徴とする前記語線駆動回路。
いて、前記プログラムモード副回路は、前記制御回路の
前記出力の1つに接続された入力を有する翻訳副回路で
あって、出力を有する前記翻訳副回路と、前記翻訳副回
路の前記出力に接続された制御入力を有し、かつ前記プ
ログラミング電圧を供給する前記制御回路の出力に接続
された入力を有し、かつ前記プログラムモード副回路の
前記出力に接続された出力を有するスイッチング副回路
と、を含むことを特徴とする前記語線駆動回路。
【0047】(3) 第1項記載の語線駆動回路にお
いて、前記プログラムモード副回路は、翻訳副回路であ
って前記制御回路の前記出力の1つに接続された電源電
圧入力を有し、かつ前記制御回路の前記出力の1つに接
続された少なくとも1つのプログラミング電圧入力を有
し、かつ出力を有する前記翻訳副回路と、前記翻訳副回
路の前記出力に接続された入力を有するスイッチング副
回路とを含むことと、前記翻訳副回路は前記電源電圧入
力を前記翻訳副回路の前記出力上の前記プログラミング
電圧出力に翻訳することとを特徴とする前記語線駆動回
路。
いて、前記プログラムモード副回路は、翻訳副回路であ
って前記制御回路の前記出力の1つに接続された電源電
圧入力を有し、かつ前記制御回路の前記出力の1つに接
続された少なくとも1つのプログラミング電圧入力を有
し、かつ出力を有する前記翻訳副回路と、前記翻訳副回
路の前記出力に接続された入力を有するスイッチング副
回路とを含むことと、前記翻訳副回路は前記電源電圧入
力を前記翻訳副回路の前記出力上の前記プログラミング
電圧出力に翻訳することとを特徴とする前記語線駆動回
路。
【0048】(4) 第1項記載の語線駆動回路にお
いて、前記記憶セルアレイは最小リソグラフィー式寸法
を有することと、前記プログラムモード副回路は前記記
憶セルアレイの前記最小リソグラフィー式寸法より長い
チャネル長を有する電界効果トランジスタを有する翻訳
副回路を含むこととを特徴とする前記語線駆動回路。
いて、前記記憶セルアレイは最小リソグラフィー式寸法
を有することと、前記プログラムモード副回路は前記記
憶セルアレイの前記最小リソグラフィー式寸法より長い
チャネル長を有する電界効果トランジスタを有する翻訳
副回路を含むこととを特徴とする前記語線駆動回路。
【0049】(5) 第1項記載の語線駆動回路にお
いて、前記記憶セルアレイは最小リソグラフィー式寸法
を有することと、前記読取りモード副回路は前記記憶セ
ルアレイの前記最小リソグラフィー式寸法に実質的に等
しいチャネル長を有する電界効果トランジスタを含むこ
ととを特徴とする前記語線駆動回路。
いて、前記記憶セルアレイは最小リソグラフィー式寸法
を有することと、前記読取りモード副回路は前記記憶セ
ルアレイの前記最小リソグラフィー式寸法に実質的に等
しいチャネル長を有する電界効果トランジスタを含むこ
ととを特徴とする前記語線駆動回路。
【0050】(6) 第1項記載の語線駆動回路にお
いて、前記記憶セルアレイは最大ゲート絶縁物厚さを有
することと、前記プログラムモード副回路は前記記憶セ
ルアレイの前記最小ゲート絶縁物厚さより厚いゲート絶
縁物厚さを有する少なくとも1つの電界効果トランジス
タを含むこととを特徴とする前記語線駆動回路。
いて、前記記憶セルアレイは最大ゲート絶縁物厚さを有
することと、前記プログラムモード副回路は前記記憶セ
ルアレイの前記最小ゲート絶縁物厚さより厚いゲート絶
縁物厚さを有する少なくとも1つの電界効果トランジス
タを含むこととを特徴とする前記語線駆動回路。
【0051】(7) 第1項記載の語線駆動回路にお
いて、前記記憶セルアレイは最大ゲート絶縁物厚さを有
することと、前記読取りモード副回路はゲート絶縁物を
有する少なくとも1つの電界効果トランジスタを含むこ
とと、前記少なくとも1つの電界効果トランジスタは前
記記憶セルアレイの前記最小ゲート絶縁物厚さと実質的
に等しいゲート絶縁物厚さを有することとを特徴とする
前記語線駆動回路。
いて、前記記憶セルアレイは最大ゲート絶縁物厚さを有
することと、前記読取りモード副回路はゲート絶縁物を
有する少なくとも1つの電界効果トランジスタを含むこ
とと、前記少なくとも1つの電界効果トランジスタは前
記記憶セルアレイの前記最小ゲート絶縁物厚さと実質的
に等しいゲート絶縁物厚さを有することとを特徴とする
前記語線駆動回路。
【0052】(8) 第1項記載の語線駆動回路にお
いて、前記プログラムモード副回路と前記記憶セルアレ
イとは基板上に形成されることと、前記プログラムモー
ド副回路は前記記憶セルアレイから遠く前記基板上に形
成されることとを特徴とする前記語線駆動回路。
いて、前記プログラムモード副回路と前記記憶セルアレ
イとは基板上に形成されることと、前記プログラムモー
ド副回路は前記記憶セルアレイから遠く前記基板上に形
成されることとを特徴とする前記語線駆動回路。
【0053】(9) 第1項記載の語線駆動回路にお
いて、前記読取りモード副回路と前記記憶セルアレイは
基板上に形成されることと、前記読取りモード副回路は
前記記憶セルアレイから遠く前記基板上に形成されるこ
ととを特徴とする前記語線駆動回路。
いて、前記読取りモード副回路と前記記憶セルアレイは
基板上に形成されることと、前記読取りモード副回路は
前記記憶セルアレイから遠く前記基板上に形成されるこ
ととを特徴とする前記語線駆動回路。
【0054】(10) 第1項記載の語線駆動回路に
おいて、前記プログラムモード副回路は、前記翻訳副回
路であって第1出力と第2出力を有し、かつ使用可能入
力と反転入力とを有する前記翻訳副回路を含み、前記使
用可能入力信と前記反転使用可能入力とは前記制御回路
から導出され、前記翻訳副回路は、第1ソース−ドレイ
ンと第2ソース−ドレインとゲートとを有する第1導電
形第1トランジスタであって、前記第1ソース−ドレイ
ンが前記プログラミング電圧を供給する前記制御回路の
出力に接続された前記第1トランジスタと、第1ソース
−ドレインと第2ソース−ドレインとゲートとを有する
第1導電形第2トランジスタであって、前記第2トラン
ジスタの前記第1ソース−ドレインが前記プログラミン
グ電圧を供給する前記制御回路の出力に接続された前記
第2トランジスタと、第1ソース−ドレインと第2ソー
ス−ドレインとゲートとを有する前記第1導電形第3ト
ランジスタであって、前記第3トランジスタの前記第1
ソース−ドレインが前記第1トランジスタの前記第2ソ
ース−ドレインに接続され、かつ前記第3トランジスタ
の前記ゲートが前記制御回路の前記出力の1つに接続さ
れた前記第3トランジスタと、第1ソース−ドレインと
第2ソース−ドレインとゲートとを有する前記第1導電
形第4トランジスタであって、前記第4トランジスタの
前記第1ソース−ドレインが前記第2トランジスタの前
記第2ソース−ドレインに接続され、かつ前記第3トラ
ンジスタの前記ゲートが前記制御回路の前記出力の1つ
に接続された前記第4トランジスタと、第1ソース−ド
レインと第2ソース−ドレインとゲートとを有する前記
第1導電形と反対の第2導電形第5トランジスタであっ
て、前記第5トランジスタの前記第1ソース−ドレイン
が前記第3トランジスタの前記第2ソース−ドレインと
、前記第2トランジスタの前記ゲート、前記翻訳副回路
の前記第1出力とに接続され、かつ前記第5トランジス
タの前記ゲートが前記電源電圧に接続された前記第5ト
ランジスタと、第1ソース−ドレインと第2ソース−ド
レインとゲートとを有する前記第2導電形第6トランジ
スタであって、前記第6トランジスタの前記第1ソース
−ドレインが前記第4トランジスタの前記第2ソース−
ドレインと、前記第1トランジスタの前記ゲートと、前
記翻訳副回路の前記第2出力とに接続され、かつ前記第
6トランジスタの前記ゲートが前記電源電圧に接続され
た前記第6トランジスタと、第1ソース−ドレインと第
2ソース−ドレインとゲートとを有する前記第2導電形
第7トランジスタであって、前記第7トランジスタの前
記第1ソース−ドレインが前記第5トランジスタの前記
第2ソース−ドレインに接続され、前記第7トランジス
タの前記第2ソース−ドレインが前記基準電圧に接続さ
れ、前記第7トランジスタの前記ゲートが前記使用可能
入力に接続された前記第7トランジスタと、第1ソース
−ドレインと第2ソース−ドレインとゲートとを有する
前記第2導電形第8トランジスタであって、前記第8ト
ランジスタの前記第1ソース−ドレインが前記第6トラ
ンジスタの前記第2ソース−ドレインに接続され、前記
第8トランジスタの前記第2ソース−ドレインが前記基
準電圧に接続され、前記第8トランジスタの前記ゲート
が前記反転使用可能入力に接続された前記第8トランジ
スタと、前記制御回路の前記出力の1つを前記語線に接
続するために前記翻訳副回路の前記出力に接続されたス
イッチとを含むことを特徴とする前記語線駆動回路。
おいて、前記プログラムモード副回路は、前記翻訳副回
路であって第1出力と第2出力を有し、かつ使用可能入
力と反転入力とを有する前記翻訳副回路を含み、前記使
用可能入力信と前記反転使用可能入力とは前記制御回路
から導出され、前記翻訳副回路は、第1ソース−ドレイ
ンと第2ソース−ドレインとゲートとを有する第1導電
形第1トランジスタであって、前記第1ソース−ドレイ
ンが前記プログラミング電圧を供給する前記制御回路の
出力に接続された前記第1トランジスタと、第1ソース
−ドレインと第2ソース−ドレインとゲートとを有する
第1導電形第2トランジスタであって、前記第2トラン
ジスタの前記第1ソース−ドレインが前記プログラミン
グ電圧を供給する前記制御回路の出力に接続された前記
第2トランジスタと、第1ソース−ドレインと第2ソー
ス−ドレインとゲートとを有する前記第1導電形第3ト
ランジスタであって、前記第3トランジスタの前記第1
ソース−ドレインが前記第1トランジスタの前記第2ソ
ース−ドレインに接続され、かつ前記第3トランジスタ
の前記ゲートが前記制御回路の前記出力の1つに接続さ
れた前記第3トランジスタと、第1ソース−ドレインと
第2ソース−ドレインとゲートとを有する前記第1導電
形第4トランジスタであって、前記第4トランジスタの
前記第1ソース−ドレインが前記第2トランジスタの前
記第2ソース−ドレインに接続され、かつ前記第3トラ
ンジスタの前記ゲートが前記制御回路の前記出力の1つ
に接続された前記第4トランジスタと、第1ソース−ド
レインと第2ソース−ドレインとゲートとを有する前記
第1導電形と反対の第2導電形第5トランジスタであっ
て、前記第5トランジスタの前記第1ソース−ドレイン
が前記第3トランジスタの前記第2ソース−ドレインと
、前記第2トランジスタの前記ゲート、前記翻訳副回路
の前記第1出力とに接続され、かつ前記第5トランジス
タの前記ゲートが前記電源電圧に接続された前記第5ト
ランジスタと、第1ソース−ドレインと第2ソース−ド
レインとゲートとを有する前記第2導電形第6トランジ
スタであって、前記第6トランジスタの前記第1ソース
−ドレインが前記第4トランジスタの前記第2ソース−
ドレインと、前記第1トランジスタの前記ゲートと、前
記翻訳副回路の前記第2出力とに接続され、かつ前記第
6トランジスタの前記ゲートが前記電源電圧に接続され
た前記第6トランジスタと、第1ソース−ドレインと第
2ソース−ドレインとゲートとを有する前記第2導電形
第7トランジスタであって、前記第7トランジスタの前
記第1ソース−ドレインが前記第5トランジスタの前記
第2ソース−ドレインに接続され、前記第7トランジス
タの前記第2ソース−ドレインが前記基準電圧に接続さ
れ、前記第7トランジスタの前記ゲートが前記使用可能
入力に接続された前記第7トランジスタと、第1ソース
−ドレインと第2ソース−ドレインとゲートとを有する
前記第2導電形第8トランジスタであって、前記第8ト
ランジスタの前記第1ソース−ドレインが前記第6トラ
ンジスタの前記第2ソース−ドレインに接続され、前記
第8トランジスタの前記第2ソース−ドレインが前記基
準電圧に接続され、前記第8トランジスタの前記ゲート
が前記反転使用可能入力に接続された前記第8トランジ
スタと、前記制御回路の前記出力の1つを前記語線に接
続するために前記翻訳副回路の前記出力に接続されたス
イッチとを含むことを特徴とする前記語線駆動回路。
【0055】(11) 第1項記載の語線駆動回路に
おいて、前記制御回路はまた該制御回路の出力の1つに
半選択電圧を供給することと、前記プログラムモード副
回路は、前記制御回路の前記出力の1つに接続された入
力を有する翻訳副回路であって、2つの出力を有する前
記翻訳副回路と、前記翻訳副回路の前記2つの出力にそ
れぞれ接続された2つの制御入力を有し、かつ前記プロ
グラミング電圧と前記半選択電圧とを供給する前記制御
回路の前記出力の2つにそれぞれ接続された2つの入力
を有し、かつ前記プログラムモード副回路の前記出力に
接続された出力を有するスイッチング副回路と、を含む
こととを特徴とする前記語線駆動回路。
おいて、前記制御回路はまた該制御回路の出力の1つに
半選択電圧を供給することと、前記プログラムモード副
回路は、前記制御回路の前記出力の1つに接続された入
力を有する翻訳副回路であって、2つの出力を有する前
記翻訳副回路と、前記翻訳副回路の前記2つの出力にそ
れぞれ接続された2つの制御入力を有し、かつ前記プロ
グラミング電圧と前記半選択電圧とを供給する前記制御
回路の前記出力の2つにそれぞれ接続された2つの入力
を有し、かつ前記プログラムモード副回路の前記出力に
接続された出力を有するスイッチング副回路と、を含む
こととを特徴とする前記語線駆動回路。
【0056】(12) 第1項記載の語線駆動回路に
おいて、前記制御回路はまた該制御回路の出力の1つに
半選択電圧を供給することと、前記プログラムモード副
回路は、前記制御回路の前記出力の1つに接続された入
力を有する翻訳副回路であって、第1出力と第2とを有
する前記翻訳副回路と、スイッチング副回路と、を含む
ことと、前記スイッチング副回路は、第1ソース−ドレ
インと第2ソース−ドレインとゲートとを有する第1ト
ランジスタであって、前記ゲートが前記翻訳副回路の前
記第1出力に接続され、前記第1ソース−ドレインが前
記半選択電圧を供給する前記制御回路の出力に接続され
た前記第1トランジスタと、第1ソース−ドレインと第
2ソース−ドレインとゲートとを有する第2トランジス
タであって、前記第2トランジスタの前記ゲートが前記
翻訳副回路の前記第2出力に接続され、前記第2トラン
ジスタの前記第1ソース−ドレインが前記プログラミン
グ電圧を供給する前記制御回路の出力に接続され、前記
第2トランジスタの前記第2ソース−ドレインが前記第
1トランジスタの前記第2ソース−ドレインと前記プロ
グラムモード副回路の前記出力とに接続された前記第2
トランジスタと、を含むことを特徴とする前記語線駆動
回路。
おいて、前記制御回路はまた該制御回路の出力の1つに
半選択電圧を供給することと、前記プログラムモード副
回路は、前記制御回路の前記出力の1つに接続された入
力を有する翻訳副回路であって、第1出力と第2とを有
する前記翻訳副回路と、スイッチング副回路と、を含む
ことと、前記スイッチング副回路は、第1ソース−ドレ
インと第2ソース−ドレインとゲートとを有する第1ト
ランジスタであって、前記ゲートが前記翻訳副回路の前
記第1出力に接続され、前記第1ソース−ドレインが前
記半選択電圧を供給する前記制御回路の出力に接続され
た前記第1トランジスタと、第1ソース−ドレインと第
2ソース−ドレインとゲートとを有する第2トランジス
タであって、前記第2トランジスタの前記ゲートが前記
翻訳副回路の前記第2出力に接続され、前記第2トラン
ジスタの前記第1ソース−ドレインが前記プログラミン
グ電圧を供給する前記制御回路の出力に接続され、前記
第2トランジスタの前記第2ソース−ドレインが前記第
1トランジスタの前記第2ソース−ドレインと前記プロ
グラムモード副回路の前記出力とに接続された前記第2
トランジスタと、を含むことを特徴とする前記語線駆動
回路。
【0057】(13) 第1項記載の語線駆動回路で
あって、前記語線駆動回路はまた前記語線に消去電圧を
印加することと、前記語線駆動回路において、前記制御
回路はまた該制御回路の出力の2つに半選択電圧と消去
信号とを供給することと、前記プログラムモード副回路
は、前記制御回路の前記出力の1つに接続された入力を
有する翻訳副回路であって、第1出力と第2とを有する
前記翻訳副回路と、スイッチング副回路と、を含むこと
と、前記スイッチング副回路は、第1ソース−ドレイン
と第2ソース−ドレインとゲートとを有する第1トラン
ジスタであって、前記ゲートが前記翻訳副回路の前記第
1出力に接続され、前記第1ソース−ドレインが前記半
選択電圧を供給する前記制御回路の出力に接続された前
記第1トランジスタと、第1ソース−ドレインと第2ソ
ース−ドレインとゲートとを有する第2トランジスタで
あって、前記第2トランジスタの前記ゲートが前記翻訳
副回路の前記第2出力に接続され、前記第2トランジス
タの前記第2ソース−ドレインが前記第1トランジスタ
の前記第2ソース−ドレインと前記プログラムモード副
回路の前記出力とに接続された前記第2トランジスタと
、第1ソース−ドレインと第2ソース−ドレインとゲー
トとを有する第3トランジスタであって、前記第3トラ
ンジスタの前記ゲートが前記消去信号を供給する前記制
御回路の出力に接続され、前記第3トランジスタの前記
第1ソース−ドレインが前記プログラミング電圧を供給
する前記制御回路の出力に接続され、前記第3トランジ
スタの前記第2ソース−ドレインが前記第2トランジス
タの前記第1ソース−ドレインに接続された前記第3ト
ランジスタと、を含むことを特徴とする前記語線駆動回
路。
あって、前記語線駆動回路はまた前記語線に消去電圧を
印加することと、前記語線駆動回路において、前記制御
回路はまた該制御回路の出力の2つに半選択電圧と消去
信号とを供給することと、前記プログラムモード副回路
は、前記制御回路の前記出力の1つに接続された入力を
有する翻訳副回路であって、第1出力と第2とを有する
前記翻訳副回路と、スイッチング副回路と、を含むこと
と、前記スイッチング副回路は、第1ソース−ドレイン
と第2ソース−ドレインとゲートとを有する第1トラン
ジスタであって、前記ゲートが前記翻訳副回路の前記第
1出力に接続され、前記第1ソース−ドレインが前記半
選択電圧を供給する前記制御回路の出力に接続された前
記第1トランジスタと、第1ソース−ドレインと第2ソ
ース−ドレインとゲートとを有する第2トランジスタで
あって、前記第2トランジスタの前記ゲートが前記翻訳
副回路の前記第2出力に接続され、前記第2トランジス
タの前記第2ソース−ドレインが前記第1トランジスタ
の前記第2ソース−ドレインと前記プログラムモード副
回路の前記出力とに接続された前記第2トランジスタと
、第1ソース−ドレインと第2ソース−ドレインとゲー
トとを有する第3トランジスタであって、前記第3トラ
ンジスタの前記ゲートが前記消去信号を供給する前記制
御回路の出力に接続され、前記第3トランジスタの前記
第1ソース−ドレインが前記プログラミング電圧を供給
する前記制御回路の出力に接続され、前記第3トランジ
スタの前記第2ソース−ドレインが前記第2トランジス
タの前記第1ソース−ドレインに接続された前記第3ト
ランジスタと、を含むことを特徴とする前記語線駆動回
路。
【0058】(14) 第1項記載の語線駆動回路に
おいて、前記第1スイッチと前記第2スイッチとはゲー
テッド電界効果トランジスタであることを特徴とする前
記語線駆動回路。
おいて、前記第1スイッチと前記第2スイッチとはゲー
テッド電界効果トランジスタであることを特徴とする前
記語線駆動回路。
【0059】(15) 第1項記載の語線駆動回路に
おいて、前記第1スイッチは第1ソース−ドレインと第
2ソース−ドレインとゲートとを有する電界効果トラン
ジスタであることと、前記第1ソース−ドレインは前記
読取りモード副回路の前記出力に接続され、前記第2ソ
ース−ドレインは前記語線に接続され、前記ゲートは前
記制御回路の前記出力の1つに接続されることとを特徴
とする前記語線駆動回路。
おいて、前記第1スイッチは第1ソース−ドレインと第
2ソース−ドレインとゲートとを有する電界効果トラン
ジスタであることと、前記第1ソース−ドレインは前記
読取りモード副回路の前記出力に接続され、前記第2ソ
ース−ドレインは前記語線に接続され、前記ゲートは前
記制御回路の前記出力の1つに接続されることとを特徴
とする前記語線駆動回路。
【0060】(16) 第1項記載の語線駆動回路に
おいて、前記第2スイッチは第1ソース−ドレインと第
2ソース−ドレインとゲートとを有する電界効果トラン
ジスタであることと、前記第1ソース−ドレインは前記
プログラムモード副回路の前記出力に接続され、前記第
2ソース−ドレインは前記語線に接続され、前記ゲート
は前記制御回路の前記出力の1つに接続されることとを
特徴とする前記語線駆動回路。
おいて、前記第2スイッチは第1ソース−ドレインと第
2ソース−ドレインとゲートとを有する電界効果トラン
ジスタであることと、前記第1ソース−ドレインは前記
プログラムモード副回路の前記出力に接続され、前記第
2ソース−ドレインは前記語線に接続され、前記ゲート
は前記制御回路の前記出力の1つに接続されることとを
特徴とする前記語線駆動回路。
【0061】(17) 第1項記載の語線駆動回路で
あって、前記語線駆動回路はまた前記語線に消去電圧を
印加することと、前記語線駆動回路は、さらに、制御入
力を有しかつ消去電圧出力を有する負電荷ポンプであっ
て、前記制御入力が前記制御回路から導出される信号に
接続される前記負電荷ポンプと、前記負電荷ポンプの前
記消去電圧出力と前記語線との間に接続された第3スイ
ッチであって、前記制御回路の前記出力の1つに接続さ
れた制御入力を有する前記第3スイッチと、を包含する
ことを特徴とする前記語線駆動回路。
あって、前記語線駆動回路はまた前記語線に消去電圧を
印加することと、前記語線駆動回路は、さらに、制御入
力を有しかつ消去電圧出力を有する負電荷ポンプであっ
て、前記制御入力が前記制御回路から導出される信号に
接続される前記負電荷ポンプと、前記負電荷ポンプの前
記消去電圧出力と前記語線との間に接続された第3スイ
ッチであって、前記制御回路の前記出力の1つに接続さ
れた制御入力を有する前記第3スイッチと、を包含する
ことを特徴とする前記語線駆動回路。
【0062】(18) 第1項記載の語線駆動回路で
あって、前記語線駆動回路はまた前記語線に消去電圧を
印加することと、前記語線駆動回路は、さらに、制御入
力を有しかつ消去電圧出力を有する負電荷ポンプであっ
て、前記制御入力が前記制御回路から導出される信号に
接続される前記負電荷ポンプと、第1ソース−ドレイン
と第2ソース−ドレインとゲートとを有する電界効果ト
ランジスタとを包含し、前記語線駆動回路において、前
記第1ソース−ドレインは前記負電荷ポンプの前記消去
電圧出力に接続され、前記第2ソース−ドレインは前記
語線に接続され、前記ゲートは前記制御回路の前記出力
の1つに接続されることを特徴とする前記語線駆動回路
。
あって、前記語線駆動回路はまた前記語線に消去電圧を
印加することと、前記語線駆動回路は、さらに、制御入
力を有しかつ消去電圧出力を有する負電荷ポンプであっ
て、前記制御入力が前記制御回路から導出される信号に
接続される前記負電荷ポンプと、第1ソース−ドレイン
と第2ソース−ドレインとゲートとを有する電界効果ト
ランジスタとを包含し、前記語線駆動回路において、前
記第1ソース−ドレインは前記負電荷ポンプの前記消去
電圧出力に接続され、前記第2ソース−ドレインは前記
語線に接続され、前記ゲートは前記制御回路の前記出力
の1つに接続されることを特徴とする前記語線駆動回路
。
【0063】(19) 本発明は、正読取り電圧(V
cc)スイッチング用読取りモード副回路(PART
A)及び正プログラミング電圧(Vppsw,Vhs
sw)スイッチング用プログラムモード副回路(PAR
T B)を含み、浮動ゲート型不揮発性記憶セルアレ
イ内の語線回路22に関する。語線駆動回路22は、ま
た、負消去電圧(Vee)スイッチング用トランジスタ
(T11)を含む。読取り駆動回路(PART A)
は、高キャパシタンス語線(WORDLINE)に接続
されたとき比較的高速動作するために比較的短チャネル
トランジスタ(T1)〜(T5)を使用して構成される
。他方、プログラムモード副回路(PART B)は
、比較的長チャネルトランジスタを使用して構成され、
かつこれらの長チャネルトランジスタは記憶セルから及
び読取りモード副回路(PARTA)から遠く記憶チッ
プ上に配置される。 Pチャネルスイッチングトランジスタ(T6),(T7
),(T11)は、動作中、使用されない回路素子を分
離するために使用される。プログラムモード副回路(P
ART B)は、トランジスタ(T12)〜(T19
)の降伏電圧が超えられる確率を低めるようなトランジ
スタ構成配置を有する電圧翻訳副回路(TR)を含む。
cc)スイッチング用読取りモード副回路(PART
A)及び正プログラミング電圧(Vppsw,Vhs
sw)スイッチング用プログラムモード副回路(PAR
T B)を含み、浮動ゲート型不揮発性記憶セルアレ
イ内の語線回路22に関する。語線駆動回路22は、ま
た、負消去電圧(Vee)スイッチング用トランジスタ
(T11)を含む。読取り駆動回路(PART A)
は、高キャパシタンス語線(WORDLINE)に接続
されたとき比較的高速動作するために比較的短チャネル
トランジスタ(T1)〜(T5)を使用して構成される
。他方、プログラムモード副回路(PART B)は
、比較的長チャネルトランジスタを使用して構成され、
かつこれらの長チャネルトランジスタは記憶セルから及
び読取りモード副回路(PARTA)から遠く記憶チッ
プ上に配置される。 Pチャネルスイッチングトランジスタ(T6),(T7
),(T11)は、動作中、使用されない回路素子を分
離するために使用される。プログラムモード副回路(P
ART B)は、トランジスタ(T12)〜(T19
)の降伏電圧が超えられる確率を低めるようなトランジ
スタ構成配置を有する電圧翻訳副回路(TR)を含む。
【図1】本発明の語線駆動回路を含む実施例の不揮発性
記憶セルアレイ及び関連する回路素子の部分的にブロッ
ク図で示された概略回路図。
記憶セルアレイ及び関連する回路素子の部分的にブロッ
ク図で示された概略回路図。
【図2】本発明の語線駆動回路の実施例の概略回路図。
10 記憶セル(浮動ゲートトランジスタ)11
ソース 12 ドレイン 13 浮動ゲート 14 制御ゲート 15 語線 16 語線復号器 17 ソース−列線(ビット線) 18 列復号器 19 ドレイン−列線(ビット線) 20 ドレイン−列複号器 21d アドレス線(ビット線アドレス信号用)21
r アドレス線(語線アドレス信号用)21s ア
ドレス線(ビット線アドレス信号用)22 語線駆動
回路 23 読取り/書込み/消去制御回路24 制御回
路 PART A 読取りモード副回路PART B
プログラムモード副回路TR 翻訳副回路 SW スイッチング副回路
ソース 12 ドレイン 13 浮動ゲート 14 制御ゲート 15 語線 16 語線復号器 17 ソース−列線(ビット線) 18 列復号器 19 ドレイン−列線(ビット線) 20 ドレイン−列複号器 21d アドレス線(ビット線アドレス信号用)21
r アドレス線(語線アドレス信号用)21s ア
ドレス線(ビット線アドレス信号用)22 語線駆動
回路 23 読取り/書込み/消去制御回路24 制御回
路 PART A 読取りモード副回路PART B
プログラムモード副回路TR 翻訳副回路 SW スイッチング副回路
Claims (1)
- 【請求項1】 不揮発性記憶セルアレイの語線に電源
電圧とプログラミング電圧とを印加する語線駆動回路で
あって、複数の出力上で読取り制御信号とプログラミン
グ制御信号とをそれぞれ供給しかつ基準電圧と電源電圧
とプログラミング電圧とをそれぞれ供給する制御回路と
、前記制御回路の前記複数の出力の1つに接続された入
力を有しかつ前記読取り制御信号と前記プログラミング
制御信号とに応答して前記電源電圧を供給する出力を有
する読取りモード副回路と、前記読取りモード副回路の
前記出力と前記語線との間に接続される第1スイッチで
あって、前記制御回路の前記出力の1つに接続された制
御入力を有する前記第1スイッチと、前記制御回路の前
記複数の出力の1つに接続された入力を有しかつ前記読
取り制御記号と前記プログラミング制御信号に応答して
前記プログラミング電圧を供給する出力を有するプログ
ラムモード副回路と、前記プログラムモード副回路の前
記出力と前記語線との間に接続された第2スイッチであ
って、前記制御回路の前記出力の1つに接続された制御
入力を有する前記第2スイッチとを包含することを特徴
とする前記語線駆動回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US51353490A | 1990-04-23 | 1990-04-23 | |
US513534 | 1990-04-23 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04228192A true JPH04228192A (ja) | 1992-08-18 |
Family
ID=24043669
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3092134A Pending JPH04228192A (ja) | 1990-04-23 | 1991-04-23 | 不揮発性記憶セルアレイの語線に電源電圧とプログラミング電圧を印加する語線駆動回路 |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0453812B1 (ja) |
JP (1) | JPH04228192A (ja) |
DE (1) | DE69126234T2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100497688B1 (ko) * | 1996-09-13 | 2005-09-08 | 텍사스 인스트루먼츠 인코포레이티드 | 저전압플래시eeprom메모리용행구동회로 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0961290B1 (en) * | 1991-12-09 | 2001-11-14 | Fujitsu Limited | Flash memory with improved erasability and its circuitry |
DE19833068A1 (de) * | 1998-07-22 | 1999-11-04 | Siemens Ag | Endstufe für einen Decoder |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62136919A (ja) * | 1985-12-10 | 1987-06-19 | Mitsubishi Electric Corp | ドライバ−回路 |
US4884240A (en) * | 1986-06-19 | 1989-11-28 | Texas Instruments Incorporated | Static row driver |
US4823318A (en) * | 1988-09-02 | 1989-04-18 | Texas Instruments Incorporated | Driving circuitry for EEPROM memory cell |
-
1991
- 1991-03-28 EP EP19910104995 patent/EP0453812B1/en not_active Expired - Lifetime
- 1991-03-28 DE DE1991626234 patent/DE69126234T2/de not_active Expired - Fee Related
- 1991-04-23 JP JP3092134A patent/JPH04228192A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100497688B1 (ko) * | 1996-09-13 | 2005-09-08 | 텍사스 인스트루먼츠 인코포레이티드 | 저전압플래시eeprom메모리용행구동회로 |
Also Published As
Publication number | Publication date |
---|---|
EP0453812B1 (en) | 1997-05-28 |
EP0453812A3 (en) | 1992-12-16 |
DE69126234D1 (de) | 1997-07-03 |
DE69126234T2 (de) | 1997-11-06 |
EP0453812A2 (en) | 1991-10-30 |
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