DE69126234T2

DE69126234T2 - Wortleitungstreiberschaltung für nichtflüchtiges Speicherzellenarray

Info

Publication number: DE69126234T2
Application number: DE1991626234
Authority: DE
Inventors: Benjamin H Ashmore; John F Schreck; Harvey J Steigler; Phat C Truong
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1990-04-23
Filing date: 1991-03-28
Publication date: 1997-11-06
Anticipated expiration: 2011-03-29
Also published as: EP0453812A2; EP0453812A3; JPH04228192A; DE69126234D1; EP0453812B1

Description

HINTERGRUND DER ERFINDUNG

Diese Erfindung bezieht sich auf eine nichtflüchtige Speichervorrichtung, die eine Wortleitung und eine Schaltung enthält zum Anlegen von Lese-, Programmier- und Löschspannungen an die Wortleitung und somit zum Steuern der Gates der nichtflüchtigen Speicherzellen, die z. B. elektrisch löschbare, elektrisch programmierbare Nur-Lese-Zellen (EEPROM) des Schwebegate-Typs sind.
Diese Anmeldung offenbart und beansprucht eine Schaltung, die sich auf die Wortleitungstreiberschaltung bezieht, die in der US-A-4,820,941, eingereicht am 11. April 1989, beschrieben ist; in der US-A-4,823,318, eingereicht am 18. April 1989; und in der US-A-5 265 052, welche alle der Texas Instruments Incorporated zugeteilt worden sind.
EEPROM-Matrizen des Typs, der mit der Schaltung dieser Anmeldung verwendet wird, sind z. B. in der US-A-5 017 980, in der US-A-5 008 721 und in der US-A-5 012 307 beschrieben, die alle der Texas Instruments Incorporated zugeteilt worden sind. EEPROM-Matrizen des in den vorangegangenen Anmeldungen beschriebenen Typs benötigen eine Schaltung, die vier unterschiedliche Werte von Spannungen auf die jeweilige Wortleitung schaltet, um die in den schwebenden Gates gespeicherten Informationen zu lesen, zu programmieren und zu löschen. Eine dieser Spannungen, die Löschspannung, muß bezüglich der Matrix-Bitleitungen oder der Zellen-Source-Drain-Bereiche negativ sein.
Die unterschiedlichen EEPROM-Wortleitungs-Spannungen können unter Verwendung ladungsgepumpter Kondensatoren, die auf dem Speicherchip angeordnet sind, aus der externen Versorgungsspannung Vcc (ungefähr +5 V) erzeugt werden. Schaltungen zum Umschalten von einer positiven Spannung auf eine zweite positive Spannung sind wohlbekannt. Schaltungen zum Ändern der Wortleitungsspannung von einem Wert einer positiven Spannung auf einen weiteren Wert einer positiven Spannung und sogar auf eine Referenzspannung wurden z. B. während des Wechsels vom Programmiermodus- zum Lesemodus-Betrieb von elektrisch programmierbaren Nur-Lese-Speichern (EPROMs) verwendet. Im Falle der EEPROMs besteht jedoch Bedarf an verbesserten Schaltungen, die nicht nur Wortleitungslese- und -programmierspannungen umschalten, sondern die auch negative Löschspannungen auf eine ausgewählte Wortleitung schalten. Das Schalten von negativen Spannungen stellt ein besonderes Problem dar, da solche Schaltungen so beschaffen sein müssen, daß sie verhindern müssen, daß P-N- Übergänge zwischen den diffundierten Bereichen und dem Substrat solcher integrierter Schaltungen während des Anlegens der negativen Löschspannungen in Vorwärtsrichtung mit Spannung beaufschlagt werden.
Außerdem besteht Bedarf an einer Schaltung, die einen dritten Wert einer positiven Spannung zuführt, um Wortleitungen während der Programmiermodus-Operation zu deselektieren, und die somit die Wahrscheinlichkeit der Störung des programmierten Zustands nicht ausgewählter Speicherzellen verringert.
Im allgemeinen müssen die Feldeffekttransistoren, die verwendet werden, um während des Programmierens und/oder des Löschens von Speicherzellen Wortleitungen zu treiben, eine längere Kanallänge aufweisen als die Feldeffekttransistoren, die während des Lesens jener Speicherzellen verwendet werden. Die längeren Kanallängen werden benötigt, um einen "Durchbruch" zwischen dem Source-Anschluß und dem Drain-Anschluß zu verhindern, der durch die höheren Spannungen verursacht wird, die während des Programmierens und des Löschens verwendet werden. Im allgemeinen weisen Transistoren mit längeren Kanälen langsamere Operationszeiten auf als Transistoren mit kürzeren Kanälen. Da die vorangegangenen Wortleitungstreiberschaltungen wenigstens einige der gleichen Treibertransistoren sowohl für Lesemodus-Operationen als auch für Schreib- und/oder Löschmodus-Operationen verwendet haben, war die Operationsgeschwindigkeit während der Lesemodus- Operation durch die erforderlichen längeren Kanallängen jener gleichen Transistoren beschränkt.
Ferner müssen die Feldeffekttransistoren, die zum Treiben der Wortleitungen während des Programmierens und/oder Löschens der Speicherzellen verwendet werden, im allgemeinen eine dickere Gate-Isolierung aufweisen als die Feldeffekttransistoren, die während des Lesens jener Speicherzellen verwendet werden. Die dickere Gate-Isolierung ist erforderlich, um einen "Feldplatten"- oder "Gate-Diode"-Elektrikfeld-Durchbruch zwischen dem Gate-Leiter und dem Substrat zu verhindern, der durch die während des Programmierens und Löschens verwendeten höheren Spannungen verursacht wird.
In der GB-A-0 356 650 ist eine Schaltung offenbart zum Anlegen von Lese-, Programmier- und Löschspannungen an eine Wortleitung in einer EEPROM-Zellenmatrix des Schwebegate-Typs. In dieser Schaltung ist keine separate Weiterleitung der Lese- und Programmierspannungen zur Wortleitung vorgesehen, so daß es nicht möglich ist, die jeweilige Weiterleitung für diesen bestimmten Zweck zu optimieren.

ZUSAMMENFASSUNG DER ERFINDUNG

Die nichtflüchtige Speichervorrichtung dieser Erfindung weist die Merkmale des Anspruchs 1 auf.
Die Lese-Treiberteilschaltung kann hauptsächlich unter Verwendung von Kurzkanal-Transistoren für eine relativ hohe Operationsgeschwindigkeit ausgelegt sein, wenn sie an hochkapazitive Wortleitungen angeschlossen ist. Andererseits können die Programmier- und Lösch-Treiberteilschaltungen unter Verwendung von Transistoren mit relativ langen Kanälen und vielleicht mit relativ dicker Gate-Isolierung aufgebaut sein. Die Transistoren der Programmier- und Lösch-Teilschaltungen können auf dem Speicherchip entfernt von den Speicherzellen und von der Lese- Treiberteilschaltung angeordnet sein, wodurch Kanallängenbeschränkungen im Speicherzellenbereich beseitigt werden und eine Layout-Flexibilität für Zwecke ermöglicht wird, die die Isolierung und die Verwendung von Starkfeld-Vorrichtungen umfassen. Es werden P-Kanal-Isolationstransistoren verwendet, um die Ausgänge der Teilschaltungen auf die Wortleitung zu schalten, wodurch die verwendete Teilschaltung verbunden wird und die während der Operationen nicht verwendeten Teilschaltungen isoliert werden.
Die Programmier-Treiberteilschaltung enthält eine Spannungsverschiebungs-Teilschaltung, die eine Konfiguration aufweist, die für die in dieser Teilschaltung verwendeten Feldeffekttransistoren eine niedrigere erforderliche Feldplatten- oder Gate- Diode-Durchbruchspannung zuläßt. Daher können die Transistoren dieser Teilschaltung mit relativ kurzen Kanallängen und relativ dünnen Gate-Isolierungen aufgebaut sein.
Die Schaltung dieser Erfindung ist besonders nützlich, wenn sie in Verbindung mit einer segmentierten Speichermatrix verwendet wird, wie sie z. B. in der US-A-5 313 432 offenbart ist, die am 3. Mai 1990 eingereicht worden ist und ebenfalls der Texas Instruments Incorporated zugeteilt ist.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Die neuartigen Merkmale dieser Erfindung sind in den beigefügten Ansprüchen ausgeführt. Die Erfindung, ihre Merkmale und ihre Vorteile werden im folgenden in Verbindung mit den folgenden Zeichnungen beschrieben:
Fig. 1 zeigt ein schematisches, teilweise in Blockform dargestelltes Schaubild einer beispielhaften, nichtflüchtigen Speichermatrix und der zugehörigen Schaltung, die die Wortleitungstreiberschaltung dieser Erfindung enthalten kann.
Fig. 2 zeigt eine schematische Ausführungsform der Wortleitungstreiberschaltung dieser Erfindung.

GENAUE BESCHREIBUNG DER SPEZIFISCHEN AUSFÜHRUNGSFORM

In Fig. 1 ist eine beispielhafte Matrix von Speicherzellen gezeigt, die ein integraler Bestandteil eines Speicherchips ist, um die Verwendung der Schaltung dieser Erfindung zu erläutern. Jede Zelle ist ein Transistor 10 mit schwebendem Gate, der einen Source-Anschluß 11, einen Drain-Anschluß 12, ein schwebendes Gate 13 und einen Steuergate-Anschluß 14 besitzt. Jeder der Steuergate-Anschlüsse 14 in einer Zeile von Zellen 10 ist mit einer Wortleitung 15 verbunden, wobei jede der Wortleitungen 15 mit einem Wortleitungsdecodierer 16 verbunden ist. Jede der Source-Elektroden 11 in einer Spalte von Zellen 10 ist mit einer Source-Spaltenleitung 17 (Bitleitung) verbunden, wobei jede der Source-Spaltenleitungen 17 mit einem Source-Spaltendecodierer 18 verbunden ist. Jede der Drain-Elektroden 12 in einer Spalte von Zellen 10 ist mit einer Drain-Spaltenleitung 19 (Bitleitung) verbunden, wobei jede der Drain-Spaltenleitungen 19 mit einem Drain-Spaltendecodierer 20 verbunden ist.
Bei einer Programmiermodus-Operation kann der Wortleitungsdecodierer 16 als Antwort auf Wortleitungsadressensignale auf den Leitungen 21r eine vorgegebene erste Programmierspannung Vpp (ungefähr +16 bis +18 V) an eine ausgewählte Wortleitung 15 anlegen, die einen ausgewählten Steuergate-Leiter 14 der ausgewählten Zelle 10 enthält. Der Drain-Spaltendecodierer 20 legt als Antwort auf Bitleitungsadressensignale auf den Leitungen 21d eine vorgegebene zweite Programmierspannung (Referenzpotential Vss oder Masse, oder eine nicht negative Spannung) an eine ausgewählte Drain-Spaltenleitung 19 an, die den Drain-Bereich 12 der ausgewählten Zelle 10 enthält. Der Wortleitungsdecodierer 16 kann optional und als Antwort auf Wortleitungsadressensignale auf den Leitungen 21r eine dritte vorgegebene Spannung Vhs (ungefähr +7 V) an deselektierte Wortleitungen 15 anlegen, die deselektierte Steuergate-Leiter 14 der deselektierten Zellen 10 enthalten. Die dritte vorgegebene Spannung oder "Halbauswahl"-Spannung Vhs sollte ausreichend nahe an der zweiten Programmierspannung liegen, so daß folglich die den deselektierten Wortleitungen 15 zugeordneten Schwebegate-Leiter 13 nicht programmiert werden, sollte jedoch ausreichend hoch sein, so daß eine Spannungsbelastung an irgendwelchen Tunnelfenstern der Zellen in den deselektierten Wortleitungen 15 verringert werden, wodurch die Deprogrammierung der vorprogrammierten Zellen 10 vermieden wird. Der Drain- Spaltendecodierer 20 kann ferner eine vierte vorgegebene Spannung, die ebenfalls gleich Vhs sein kann, an die deselektierten Drain-Spaltenleitungen 19 anlegen. Der Source-Spaltendecodierer 18 erlaubt als Antwort auf die Bitleitungsadressensignale auf den Leitungen 215 der ausgewählten Source-Spaltenleitung 17 zu schweben, und kann ferner die vierte vorgegebene Spannung an die deselektierten Source-Spaltenleitungen 17 anlegen. (Im allgemeinen ist es nicht erforderlich, die vierte vorgegebene Spannung sowohl an die Source-Spaltenleitungen als auch an die Drain-Spaltenleitungen anzulegen.) Die positive Spannung Vpp, die an das Steuer-Gate 14 der ausgewählten Zelle 10 angelegt wird, bewirkt, daß der Halbleiter-Source-Drain-Pfad der ausgewählten Zelle 10 leitend wird. Somit liegt der Source-Anschluß 11 der ausgewählten Zelle 10 auf demselben Potential (Vss) wie der Drain-Anschluß 12 dieser Zelle 10. Die vorgegebene zweite Programmierspannung Vss muß sich ausreichend von der ersten vorgegebenen Programmierspannung Vpp unterscheiden, so daß möglicherweise durch Fowler-Nordheim-Tunneln Überschußelektronen zum ausgewählten Schwebegate-Leiter 13 wandern und als Folge hiervon diesen ausgewählten Schwebegate-Leiter 13 programmieren. Die dritten und vierten vorgegebenen Spannungen (Vhs) sollten an die deselektierten Wortleitungen 15 und an die deselektierten Source-Spaltenleitungen und/oder Drain Spaltenleitungen 17/19 angelegt werden, bevor die beiden ersten und zweiten vorgegebenen Spannung (Vpp und Vss) an ihre entsprechenden Elektroden angelegt werden. Die erste Programmierspannung Vpp kann schrittweise an die Steuergate-Leiter 14 angelegt werden, so daß die spannungsinduzierte Belastung der ausgewählten Zelle 10 reduziert wird. Das schwebende Gate 13 der ausgewählten Zelle 10 wird während der Programmierung mit Elektronen aufgeladen, wobei die Elektronen ihrerseits den Source-Drain-Pfad unter dem schwebenden Gate 13 der ausgewählten Zelle 10 im nichtleitenden Zustand belassen, einem Zustand, der als "Null"-Bit gelesen wird. Die deselektierten Zellen besitzen Source-Drain- Pfade unter dem schwebenden Gate 13, die leitend bleiben, wobei diese Zellen als "Eins"-Bits gelesen werden.
Während eines Flash-Löschmodus der Operation legt der Source- Spaltendecodierer 18 eine positive Spannung Vcc (ungefähr +5 V) an alle Source-Spaltenleitungen 17 an. Der Drain Spaltendecodierer 20 läßt alle Drain-Spaltenleitungen 19 schwebend. Der Wortleitungsdecodierer 16 legt an alle Wortleitungen 15 eine hohe negative Spannung Vee an (ungefähr -11 V). Die Überschußelektronen werden von den schwebenden Gates 13 der programmierten Zellen 10 entfernt.
Im Lesemodus der Operation legt der Wortleitungsdecodierer 16 als Antwort auf Wortleitungsadressensignale auf den Leitungen 21r eine vorgegebene positive Spannung (ungefähr +3 V bis +5 V, möglicherweise die Versorgungsspannung Vcc) an die ausgewählte Wortleitung 15 an und legt eine niedrige Spannung (Masse oder Vss) an die deselektierten Wortleitungen 15 an. Der Drain- Spaltendecodierer 20 legt als Antwort auf Drain-Spaltenadressensignale auf den Leitungen 21d eine vorgegebene positive Spannung Vsen (ungefähr +1 V bis +1,5 V) an die ausgewählte Drain-Spalte 19 an und erlaubt ein Schweben der deselektierten Drain-Leitungen. Der Source-Spaltendecodierer 18 verbindet alle Source-Spaltenleitungen 17 mit Masse (oder Vss). Der leitende oder nichtleitende Zustand der mit der ausgewählten Drain- Spaltenleitung 19 und der ausgewählten Wortleitung 15 verbundenen Zelle 10 wird von einem (nicht gezeigten) Leseverstärker erfaßt, der mit dem Anschluß DATENAUSGANG verbunden ist.
Die am Source-Bereich 11 und am Drain-Bereich 12 anliegenden Spannungen im obigen Lesebeispiel sind austauschbar. Außerdem kann mit entsprechender Änderung der Spannungen ein Programmieren und ein Löschen am Drain-Bereich 12 durchgeführt werden, wenn die Vorrichtung so strukturiert ist, daß ein Tunneln von Elektronen zwischen dem Drain-Bereich 12 und dem schwebenden Gate 13 stattfindet. Die hier verwendeten Ausdrücke "Source" und "Drain" sind für jeden Modus der Operation der Speichermatrix austauschbar.
Der Bequemlichkeit halber ist im folgenden eine Tabelle der Lese-, Schreib- und Flash-Lösch-Spannungen in der TABELLE I gezeigt: TABELLE I
Der Wortleitungsdecodierer 16 enthält Wortleitungs- Treiberschaltungen 22, die als Antwort auf Signale von den Leitungen 21r und von der Lese/Schreib/Lösch-Steuerschaltung 23 während der Programmier-, Lösch- und Lesemodus-Operationen geeignete Spannungen Vpp, Vhs, Vcc oder Vss an die Wortleitungen 15 anlegen. Die Wortleitungs-Decodiererschaltung 16, die die Wortleitungstreiberschaltungen 22 enthält, kann Abschnitte besitzen, die entfernt voneinander und entfernt von der Speichermatrix angeordnet sind. In einer seginentierten Speichermatrix können entsprechende Wortleitungen 15 der Segmente parallel verbunden sein, wobei die Wortleitungstreiberschaltung 22 die parallele Verbindung von Wortleitungen 15 treiben kann.
Wie in Fig. 2 gezeigt, enthält die Wortleitungstreiberschaltung 22 dieser Erfindung die mit PART A und PART B bezeichneten Teilschaltungen. Die Signale an den Anschlüssen Vnxr, PDA, PDB, REN, REN_, Vnxp sowie ERASE der Wortleitungstreiberschaltung 22 der Fig. 2 werden von der Steuerschaltung 24 unter Verwendung der Signale erzeugt, die aus den Eingangssignalen der Leitungen 21r und von der Lese/Schreib-Lösch-Steuerschaltung 23 abgeleitet werden. Die Teilschaltung PART A wird verwendet, um während der Lesemodus-Operation den Wortleitungsanschluß 15 zu treiben. Es ist erwünscht, daß die Teilschaltung PART A mit einer relativ hohen Operationsgeschwindigkeit arbeiten kann. Die Teilschaltung PART B wird verwendet, um während der Programmiermodus-Operationen den Wortleitungsanschluß 15 zu treiben, wobei diese Operationen im allgemeinen höhere Spannungen erfordern als die Lesemodus-Operation. Aufgrund der für die Lesemodus- Operation benötigten niedrigen Spannungen können die Transistoren T1-T5 der Teilschaltung PART A mit lithographischen Abmessungen minimaler Länge konstruiert sein (z. B. mit der kürzestmöglichen Kanallänge), die verwendet wird, um die Speicherzellen des integrierten Schaltungsbausteins zu konstruieren. Die Verwendung von Kanallängen, die im wesentlichen den lithographischen Abmessungen minimaler Länge entsprechen, erhöht die Operationsgeschwindigkeit oder erlaubt der Teilschaltung PART A, eine Höhere Kapazität zu treiben, die dem Wortleitungsanschluß 15 zugeordnet ist. Die Transistoren T8-T10 und T12- T19, die in der Teilschaltung PART B verwendet werden, sowie die Schalttransistoren T6-T7 und Tu erfordern im allgemeinen größere Abmessungen (längere Kanäle) aufgrund der höheren Spannungen, die in dieser Teilschaltung PART B und bei den Transistoren T6-T7 und T11 verwendet werden. Die Transistoren T6-T19 können z. B. Kanallängen im Bereich von möglicherweise der einbis zweifachen minimalen lithographischen Abmessung aufweisen, die zur Herstellung der Speicherzellenmatrix verwendet wird. Jedoch kann die Teilschaltung PART B auf einem gemeinsamen Substrat entfernt von der Teuschaltung PART A und von den Speichermatrixtransistoren 10 angeordnet sein, um die vom gesamten Speicherchip verwendete Gesamtfläche zu minimieren. Außerdem können die Transistoren T6-T19 dickere Gate-Isolationen oder Oxide aufweisen als die Transistoren der Teilschaltung PART A und der Speichertransistoren 10.
Wie in der Teilschaltung PART A der Fig. 2 gezeigt, besitzt das mit NAND1 bezeichnete NICHT-UND-Element drei Eingangsanschlüsse, die mit den Anschlüssen PDA, PDB und REN der Steuerschaltung 24 verbunden sind, sowie einen Ausgangsanschluß, der gleichzeitig an den Source-Drain-Anschlüssen des N-Kanal- Transistors T1 und des P-Kanal-Transistors T2 angeschlossen ist. Der Tank (P-Typ-Wanne im Substrat) des P-Kanal-Transistors T2 ist mit dem Anschluß Vcc verbunden. Der Gate-Anschluß des N- Kanal-Transistors T1 ist ferner mit dem Anschluß REN verbunden. Der Gate-Anschluß des P-Kanal-Transistors T2 ist mit dem Anschluß REN_ und mit dem Gate-Anschluß des N-Kanal-Transistors T3 verbunden. Der andere gemeinsame Source-Drain-Anschluß des N-Kanal-Transistors T1 und des P-Kanal-Transistors T2 ist mit einem Source-Drain-Anschluß des Transistors T3 verbunden. Der andere Source-Drain-Anschluß des Transistors T3 ist mit dem Referenzpotential Vss verbunden, das mit Masse bezeichnet ist. Der Ausgangsanschluß des Elements NAND1 ist ferner mit dem Gate-Anschluß des P-Kanal-Transistors T4 verbunden. Ein Source- Drain-Anschluß und der Tank des P-Kanal-Transistors T4 sind mit dem Anschluß Vcc verbunden. Der andere Source-Drain-Anschluß des Transistors T4 ist mit einem Source-Drain-Anschluß des N- Kanal-Transistors T5 verbunden. Der Ausgang der Teilschaltung PART A wird von den gemeinsamen Source-Drain-Anschlüssen der Transistoren T4 und T5 entnommen und ist mit einem Source- Drain-Anschluß eines Schalters verbunden, der als P-Kanal- Transistor T6 dargestellt ist. Der Gate-Anschluß des N-Kanal- Transistors T5 ist mit den gemeinsam verbundenen Source-Drain- Anschlüssen der Transistoren T1, T2 und T3 verbunden. Der andere Source-Drain-Anschluß des N-Kanal-Transistors T5 ist mit der Referenzspannung Vss verbunden.
Der andere Source-Drain-Anschluß des P-Kanal-Schalttransistors T6 ist mit dem Wortleitungsanschluß verbunden. Der Gate- Anschluß des P-Kanal-Transistors T6 ist mit dem Lese- Freigabesignal-Anschluß Vnxr verbunden. Der Tank des P-Kanal- Transistors T6 ist mit dem Anschluß Vppsw verbunden.
Im obenerwähnten US-Patent Nr. 4,820,941, eingereicht am 11. April 1989 und erteilt an Texas Instruments Incorporated, ist eine Schaltung ähnlich der Teilschaltung PART A der Fig. 2 beschrieben.
Der Ausgang der Teilschaltung PART B der Fig. 2 ist mit einem Source-Drain-Anschluß des P-Kanal-Schalttransistors T7 verbunden. Der P-Kanal-Transistor T7 besitzt einen Gate-Anschluß, der mit dem Programmier-Freigabesignal-Anschluß Vnxp verbunden ist, sowie einen weiteren Source-Drain-Anschluß, der mit dem Wortleitungsanschluß verbunden ist.
Der Ausgang der Teilschaltung PART B wird von einem der Source- Drain-Anschlüsse des P-Kanal-Transistors T8 entnommen. Der Tank des P-Kanal-Transistors T8 ist mit dem Anschluß Vppsw verbunden. Der andere Source-Drain-Anschluß des P-Kanal-Transistors T8 ist mit dem Anschluß Vhssw verbunden, ebenso wie einer der Source-Drain-Anschlüsse des P-Kanal-Transistors T9. Der andere Source-Drain-Anschluß des P-Kanal-Transistors T9 ist mit einem Source-Drain-Anschluß des P-Kanal-Transistors T10 verbunden. Der andere Source-Drain-Anschluß des P-Kanal-Transistors T10 ist mit den gemeinsam verbundenen Source-Drain-Anschlüssen der P-Kanal-Transistoren T7 und T8 verbunden. Der Gate-Anschluß des P-Kanal-Transistors T9 ist mit dem Anschluß ERASE verbunden.
Wie in der Lösch-Teilschaltung der Treiberschaltung 22 gezeigt, sind ein Source-Drain-Anschluß und der Gate-Anschluß des P- Kanal-Schalttransistors T11 mit dem Anschluß verbunden, der mit WORTLEITUNG bezeichnet ist. Der andere Source-Drain-Anschluß des P-Kanal-Transistors T11 ist mit dem Ausgang einer negativen Spannungsversorgung verbunden, die mit NEGATIVE LADUNGSPUMPE bezeichnet ist. Die Spannungsversorgung der NEGATIVEN LADUNGSPUMPE erzeugt während des Löschens eine gepulste negative Spannung Vee. Wenn der negative Spannungsimpuls nicht erzeugt wird, erzeugt der Ausgang der Spannungsversorgung NEGATIVE LADUNGSPUMPE an seinem Ausgangsanschluß eine hohe Impedanz. Eine separate Spannungsversorgung NEGATIVE LADUNGSPUMPE kann mit jeder Teilschaltung PART B ausgebildet sein, oder es kann z. B. eine Spannungsversorgung NEGATIVE LADUNGSPUMPE für mehrere Treiberschaltungen 22 verwendet werden, wenn mehrere Treiberschaltungen 22 ausgebildet sind, um die Segmente einer Speichermatrix zu bedienen. Der Tank des Transistors T11 ist während der Leseund Programmiermodus-Operationen mit der Spannung Vpp und während der Löschmodus-Operation mit dem Referenzpotential Vss verbunden.
Wie mit der Übersetzungsteilschaltung TR der Teilschaltung PART B der Fig. 2 gezeigt, besitzen die P-Kanal-Transistoren T12 und T13 jeweils einen Source-Drain-Anschluß, der mit dem Anschluß Vppsw verbunden ist. Der andere Source-Drain-Anschluß des P-Kanal-Transistors T12 ist mit dem Source-Drain-Anschluß des P-Kanal-Transistors T14 verbunden. Der andere Source-Drain- Anschluß des P-Kanal-Transistors T13 ist mit dem Source-Drain- Anschluß des P-Kanal-Transistors T15 verbunden. Der andere Source-Drain-Anschluß des P-Kanal-Transistors T14 ist mit einem Source-Drain-Anschluß des N-Kanal-Transistors T16 verbunden. Der andere Source-Drain-Anschluß des N-Kanal-Transistors T16 ist mit einem Source-Drain-Anschluß des N-Kanal-Transistors T18 verbunden. Der andere Source-Drain-Anschluß des N-Kanal- Transistors T17 ist mit einem Source-Drain-Anschluß des N- Kanal-Transistors T19 verbunden. Die anderen Source-Drain- Anschlüsse der N-Kanal-Transistoren T18 und T19 sind mit dem Referenzpotential Vss verbunden.
Ein erster Ausgang der Teilschaltung PART B wird von den gemeinsam verbundenen Source-Drain-Anschlüssen des P-Kanal- Transistors T14 und des N-Kanal-Transistors T16 entnommen. Der erste Ausgang ist ferner mit dem Gate-Anschluß des P-Kanal- Transistors T13 verbunden. Der zweite Ausgang der Teilschaltung TR wird von den gemeinsam verbundenen Source-Drain-Anschlüssen des P-Kanal-Transistors T15 und des N-Kanal-Transistors T17 entnommen. Der zweite Ausgang ist ferner mit dein Gate-Anschluß des P-Kanal-Transistors T12 verbunden. Die Gate-Anschlüsse der P-Kanal-Transistoren T14 und T15 sind mit dem Anschluß HVdet verbunden. Die Gate-Anschlüsse der N-Kanal-Transistoren T16 und T17 sind mit dem Anschluß Vcc verbunden.
Die ersten und zweiten Ausgänge der Teilschaltung TR sind mit den Gate-Anschlüssen der Transistoren T8 bzw. T10 der Umschalt- Teilschaltung SW verbunden.
Die Tanks der P-Kanal-Transistoren T8, T9, T10, T12 und T13 sind mit dem Anschluß Vppsw verbunden. Der Tank des P-Kanal- Transistors T14 ist mit den gemeinsam verbundenen Source-Drain- Anschlüssen der P-Kanal-Transistoren T12 und T14 verbunden. Der Tank des P-Kanal-Transistors T15 ist mit den gemeinsam verbundenen Source-Drain-Anschlüssen der P-Kanal-Transistoren T13 und T15 verbunden.
Das mit NAND2 bezeichnete NICHT-UND-Element besitzt drei Eingänge, die mit den Anschlüssen PDA, PDB bzw. REN_ verbunden sind. Der Ausgang des Elements NAND2 ist zum Erzeugen eines Freigabesignals mit dem Gate-Anschluß des N-Kanal-Transistors T18 und über die mit INV1 bezeichnete Inverterschaltung mit dem Gate-Anschluß des N-Kanal-Transistors T19 verbunden, um ein invertiertes Freigabesignal zu erzeugen. Der Ausgang des Elements NAND2 ist ferner mit einem Eingang der mit NEGATIVE LADUNGSPUMPE bezeichneten Negativspannungsversorgung verbunden.
Während der Lesemodus-Operation können die mit den Anschlüssen Vppsw, Vhssw und Vcc verbundenen Spannungsversorgungen den gleichen Wert aufweisen (ungefähr 5 Volt). Die am Anschluß Vnxp angelegte Signalspannung kann ebenfalls ungefähr 5 Volt betragen, was die Vorrichtung T7 veranlaßt, PART B der Treiberschaltung vorn Wortleitungsanschluß zu isolieren. Die an den Anschluß Vnxr angelegte Signalspannung beträgt ungefähr -4 Volt, was ermöglicht, daß sowohl die Hochpegelspannung (Vcc) als auch die Niedrigpegelspannung (Masse oder 0 Volt) von PART A der Treiberschaltung auf den Wortleitungsanschluß übertragen wird. Das Signal am Anschluß REN ist gleich der Spannung am Anschluß Vcc (ungefähr 5 Volt). Das Signal am Anschluß REN_, das das invertierte Signal des Anschlusses REN ist, liegt auf Masse (Vss oder 0 Volt). Das Signal am Anschluß REN gibt das Element NAND1 frei. Das Element NAND1 decodiert die Signale PDA und PDB einer (nicht gezeigten) Wortleitungsschaltung. Das Signal am Anschluß REN_ sperrt das Element NAND2, was den Rest der Teilschaltung PART B am Schalten hindert. Eine Hochgeschwindigkeits- Lesemodus-Operation ist für die mit dem Wortleitungsanschluß während des Lesens der ausgewählten Wortleitungen verbundenen Treiberschaltung im allgemeinen erwünscht. Daher sollten die Vorrichtungen T4, T5 und T6 so gewählt werden, daß sie den Wortleitungsanschluß der Speichermatrix schnell treiben.
Während der Programmier- und Löschmodus-Operationen liegt das Signal am Anschluß REN_ auf Hochpegel (ungefähr 5 Volt), während das Signal am Anschluß REN auf Niedrigpegel liegt (0 Volt oder Masse). Das Niedrigpegelsignal am Anschluß REN sperrt das Element NAND1, was die Schaltung PART A am Schalten hindert. Das Hochpegelsignal am Anschluß REN_ gibt das Element NAND2 frei. Das Element NAND2 decodiert die Signale PDA und PDB einer (nicht gezeigten) Wortleitungsdecodiererschaltung.
Während der Programmiermodus-Operation liegt der Anschluß Vnxr ungefähr auf 18 Volt (Vpp), was die Vorrichtung T6 veranlaßt, die Teilschaltung PART A vom Wortleitungsanschluß zu isolieren (der Wortleitungsanschluß liegt während der Programmiermodus- Operation entweder auf ungefähr 18 Volt oder auf ungefähr 7 Volt). Hierbei ist zu beachten, daß die Vorrichtungen T4 und TS während der Programmiermodus-Operation nichtleitend sind, was ein Maximum an Vpp - (Vcc plus einem Diodenspannungsabfall) als Durchbruchsspannung zuläßt, die an der Vorrichtung T6 anliegen kann.
Während der Löschmodus-Operation auf einer ausgewählten Wortleitung liegt der Anschluß Vnxr auf Masse (0 Volt), was die Vorrichtung T6 veranlaßt, die Teuschaltung PART A vom Wortleitungsanschluß zu isolieren. Der Wortleitungsanschluß der Treiberschaltung 22 liegt während der Löschmodus-Operation auf einer ausgewählten Wortleitung auf ungefähr -11 Volt. Während einer Löschmodus-Operation jedoch, bei der die mit einer Treiberschaltung 22 verbundene Wortleitung deselektiert ist, liegt der Wortleitungsanschluß auf Vcc (ungefähr 5 Volt). Somit ist T6 während der Löschmodus-Operation der Treiberschaltung auf einer deselektierten Wortleitung leitend, wobei jedoch beide Vorrichtungen T4 und T5 nichtleitend sind, was die Teilschaltung PART A vom Wortleitungsanschluß isoliert. Die Source-Anschlüsse 11 / Drain-Anschlüsse 12 der Vorrichtungen T4 und T5 werden niemals mit einem Spannungspegel kleiner als Vss plus einer P- Kanal-Schwellenspannung beaufschlagt. Somit wird die Spannungsdurchbruchanforderung von T4 reduziert und der betreffende PN- Übergang von T5 wird nicht in Vorwärtsrichtung mit Spannung beaufschlagt.
Während der Programmiermodus-Operation ist die Teilschaltung PART B durch ein Hochpegelsignal (ungefähr 5 Volt) am Anschluß REN_, durch Vpp (ungefähr 18 Volt) und durch Vhs (ungefähr 7 Volt) freigegeben. Der Ausgang des Elements NAND2 liegt entweder auf Masse (0 Volt) oder auf Vcc (ungefähr 5 Volt). Diese Ausgänge nehmen am Wortleitungsanschluß entweder Vss (Masse oder 0 Volt), Vpp (auf ungefähr 18 Volt gepulst) oder Vhssw (auf ungefähr 7 Volt geschaltet) an, wenn sie von der Übersetzungsteilschaltung TR übersetzt werden (die die Vorrichtungen T12, T13, T14, T15, T16, T17, T18, T19 und INV1 enthält). Das Signal am Anschluß HVdet wechselt während der Programmiermodus- Operation von Vss (0 V) auf Vcc (ungefähr 5 Volt). Die Isolationsvorrichtungen T14, T15, T16 und T17 reduzieren die an den Übersetzungsteilschaltungsvorrichtungen TR anliegende Spannung, wodurch die "Feldplatte" oder "Gate-Diode"- Durchbruchsspannungsanforderungen für die Konstruktion der Feldeffekttransistoren dieser Schaltung verringert werden. Die Übersetzungsteilschaltung TR schaltet während der Programmiermodus-Operation die Hochspannung Vpp unter Verwendung der Signaleingänge vom Element NAND2, die Potentiale gleich Vss und dem Spannungsversorgungspegelsignal Vcc aufweisen. Das Signal am Anschluß Vnxp liegt während der Programmiermodus-Operation auf Masse (0 Volt), was den Schalttransistor T7 in den leitenden Zustand versetzt.
Optional erlaubt die Umschalt-Schaltung SW (die die Vorrichtungen T8, T9 und T10 enthält), daß die geschaltete Halbauswahl- Spannung Vhssw auf den Wortleitungsanschluß geschaltet wird. In Abhängigkeit davon, ob T8 leitend ist (deselektierte Wortleitung) oder T10 leitend ist (ausgewählte Wortleitung) liegt der Wortleitungsanschluß entweder an Vhs (7 Volt) oder auf Vpp (18 Volt).
Während der Löschmodus-Operation liegen die Versorgungsspannungen an den Anschlüssen Vhssw und Vppsw auf 5 Volt. Die negative Ladungspumpe wird freigegeben, wenn der Wortleitungsanschluß mit einer ausgewählten Wortleitung verbunden ist. Die Vorrichtung T8 ist aufgrund des 5-Volt-Signals vom Ausgang der Übersetzungsschaltung TR nichtleitend. Die Vorrichtung T9 ist aufgrund eines 5-Volt-Signals vom Anschluß ERASE der Steuerschaltung 24 nichtleitend. Das Signal am Anschluß Vnxp liegt auf Masse (0 Volt). Somit wird der Wortleitungsanschluß über die Vorrichtung T11 gepumpt. Wenn der Wortleitungsanschluß mit einer deselektierten Wortleitung verbunden ist, ist die negative Ladungspumpe gesperrt und die Spannung am Wortleitungsanschluß wird mittels der Vorrichtungen T7 und T8 auf den Wert der Versorgungsspannung Vcc am Anschluß Vhssw (ungefähr 5 Volt) gezogen.
Während der Lese- und Löschmodus-Operationen liegt das Signal am Anschluß HVdet auf Masse (0 Volt), weshalb die Übersetzungsschaltung TR keinen schwebenden Knoten aufweist. Während der Programmiermodus-Operation liegt das Signal am Anschluß HVdet bis zu dem Zeitpunkt, zu dem Vpp eine Spannung größer als 10 Volt erreicht, ebenfalls auf Masse (0 Volt). Zu diesem Zeitpunkt bewirkt eine (nicht gezeigte) Detektorschaltung, daß das Signal am Anschluß HVdet auf Hochpegel wechselt (d. h. auf ungefähr 5 Volt), was der Übersetzungsschaltung TR ermöglicht, während der Zeitperioden korrekt zu arbeiten, in denen Vpp kleiner ist als 10 Volt, was jedoch während der Zeitperioden, in denen Vpp größer ist als 10 Volt, einen großen Spannungsdurchbruch verhindert.
Der Bequemlichkeit halber sind in der folgenden TABELLE II die Eingangsspannungen für die Treiberschaltung 22 gezeigt: TABELLE II
Obwohl diese Erfindung mit Bezug auf eine erläuternde Ausführungsforin beschrieben worden ist, soll diese Beschreibung nicht im einschränkenden Sinn aufgefaßt werden. Mit Bezug auf diese Beschreibung sind für Fachleute verschiedene Abwandlungen der erläuternden Ausführungsform sowie andere Ausführungsformen der Erfindung offensichtlich. Es wird angenommen, daß die beigefügten Ansprüche alle solche Abwandlungen oder Ausführungen abdekken, die in den Umfang der Erfindung fallen.

Claims

1. Nichtflüchtige Speichervorrichtung mit einer Wortleitung und einer Schaltung (22) zum Anlegen von Versorgungs- und Programmierspannungen an die Wortleitung (15), wobei die Schaltung enthält:

eine Steuerschaltung (24) zum Liefern von Lese- und Programmier-Steuersignalen und zum Liefern von Referenz-, Versorgungs- und Programmierspannungen an mehreren Ausgängen;

eine Lesemodus-Teilschaltung (TEIL A) mit einem Eingang, der mit einem (REN) der mehreren Ausgänge der Steuerschaltung (24) verbunden ist, und einem Ausgang zum Abgeben der Versorgungsspannung abhängig von den Lese- und Programmier- Steuersignalen;

einen ersten Schalter (T6), der direkt zwischen den Ausgang der Lesemodus-Teilschaltung (TEIL A) und die Wortleitung (15) geschaltet ist, wobei der erste Schalter (T6) einen Steuereingang aufweist, der mit einem (Vnrx) der Ausgänge der Steuerschaltung (24) verbunden ist;

eine Programmodus-Teilschaltung (TEIL 8) mit einem Eingang, der mit einem (REN_) der mehreren Ausgänge der Steuerschaltung (24) verbunden ist, und einen Ausgang zum Liefern der Programmierspannung abhängig von den Lese- und Programmier-Steuersignalen aufweist; und

einen zweiten Schalter (T7), der direkt zwischen den Ausgang der Programmodus-Teilschaltung (TEIL B) und die Wortleitung (15) geschaltet ist, wobei der zweite Schalter (T7) einen Steuereingang aufweist, der mit einem (Vnxp) der Ausgänge der Steuerschaltung (24) verbunden ist.

2. Nichtflüchtige Speichervorrichtung nach Anspruch 1, bei welcher die Programmodus-Teilschaltung (TEIL B) folgendes enthält:

eine Übersetzungsteilschaltung (TR) mit einem Eingang, der mit einem der Ausgänge der Steuerschaltung (24) verbunden ist, wobei die Übersetzungsteilschaltung (TR) einen Ausgang aufweist;

und eine Schaltanordnung (SW) mit einem Steuereingang, der mit dem Ausgang der Übersetzungsteilschaltung (TR) verbunden ist und einen Eingang aufweist, der mit einem Ausgang der Steuerschaltung (24) verbunden ist, der die Programmierspannung liefert, sowie einen Ausgang aufweist, der mit dem Ausgang der Programmodus-Teilschaltung (TEIL B) verbunden ist.

3. Nichtflüchtige Speichervorrichtung nach Anspruch 1, bei welcher die Programmodus-Teilschaltung (TEIL B) eine Übersetzungsteilschaltung (TR) enthält, die einen Versorgungsspannungseingang enthält, der mit einem der Ausgänge der Steuerschaltung (24) verbunden ist, wenigstens einen Programmierspannungseingang aufweist, der mit einem der Ausgänge der Steuerschaltung (24) verbunden ist, und einen Ausgang sowie eine Teil-Schaltanordnung (SW) aufweist, die mit einem mit einem Ausgang der Übersetzungsteilschaltung (TR) verbundenen Eingang versehen ist, wobei die Übersetzungsteilschaltung (TR) den Versorgungsspannungseingang zu einem Programmierspannungsausgangssignal an dem Ausgang der Übersetzungsteilschaltung (TR) übersetzt.

4. Nichtflüchtige Speichervorrichtung nach Anspruch 1, bei welcher die Programmodus-Teilschaltung (TEIL 6) und die Speichermatrix auf einem Substrat gebildet sind und bei welcher die Programmodus-Teilschaltung (TEIL B) auf dem Substrat von der Speicherzellenmatrix entfernt gebildet ist.

5. Nichtflüchtige Speichervorrichtung nach Anspruch 1, bei welcher die Lesemodus-Teilschaltung (TEIL A) und die Speichermatrix auf einem Substrat gebildet sind und bei welcher die Lesemodus-Teilschaltung (TEIL A) auf dem Substrat von der Speicherzellenmatrix entfernt gebildet ist.

6. Nichtflüchtige Speichervorrichtung nach Anspruch 11 bei welcher die Programmodus-Teilschaltung (TEIL B) eine Übersetzungsteilschaltung (TR) mit einem ersten und einem zweiten Ausgang sowie einem Freigabeeingang und einem invertierten Freigabeeingang enthält, wobei der Freigabeeingang und der invertierte Freigabeeingang von der Steuerschaltung (24) hergeleitet sind, wobei die Übersetzungsteilschaltung (TR) enthält:

einen ersten Transistor (T12) eines ersten Leitungstyps mit einem ersten und einem zweiten Source-Drain-Anschluß sowie einem Gate-Anschluß, wobei der erste Source-Drain- Anschluß mit dem Steuerschaltungsausgang (Vppsw) verbunden ist, der die Programmierspannung liefert;

einen zweiten Transistor (T13) des ersten Leitungstyps mit einem ersten und einem zweiten Source-Drain-Anschluß sowie einem Gate-Anschluß, wobei der erste Source-Drain- Anschluß des zweiten Transistors (T13) mit dem Steuerschaltungsausgang (Vppsw) verbunden ist, der die Programmierspannung liefert;

einen dritten Transistor (T14) des ersten Leitungstyps mit einem ersten und einem zweiten Source-Drain-Anschluß sowie einem Gate-Anschluß, wobei der erste Source-Drain- Anschluß des dritten Transistors (T14) mit dem zweiten Source-Drain-Anschluß des ersten Transistors (T12) verbunden ist, wobei der Gate-Anschluß des dritten Transistors (T14) mit einem (HVdet) der Ausgänge der Steuerschaltung (24) verbunden ist;

einen vierten Transistor (T15) des ersten Leitungstyps mit einem ersten und einem zweiten Source-Drain-Anschluß sowie einem Gate-Anschluß, wobei der erste Source-Drain- Anschluß des vierten Transistors (T15) mit dem zweiten Source-Drain-Anschluß des zweiten Transistors (T13) verbunden ist und der Gate-Anschluß des vierten Transistors (T15) mit einem (HVdet) der Ausgänge der Steuerschaltung (24) verbunden ist;

einen fünften Transistor (T16) eines dem ersten Leitungstyp entgegengesetzten zweiten Leitungstyps mit einem ersten und einem zweiten Source-Drain-Anschluß sowie einem Gate-Anschluß, wobei der erste Source-Drain-Anschluß des fünften Transistors (T16) mit dem zweiten Source-Drain- Anschluß des dritten Transistors (T14), mit dem Gate-Anschluß des zweiten Transistors (T13) und dem ersten Ausgang der Übersetzungsteilschaltung (TR) verbunden ist, während der Gate-Anschluß des fünften Transistors (T16) an die Versorgungsspannung gelegt ist;

einen sechsten Transistor (T17) des zweiten Leitungstyps mit einem ersten und einem zweiten Source-Drain-Anschluß sowie einem Gate-Anschluß, wobei der erste Source-Drain- Anschluß des sechsten Transistors (T17) mit dem zweiten Source-Drain-Anschluß des vierten Transistors, dem Gate- Anschluß des ersten Transistors (T12) und dem zweiten Ausgang der Übersetzungsteilschaltung (TR) verbunden ist, während der Gate-Anschluß des sechsten Transistors (T17) an die Versorgungsspannung gelegt ist;

einen siebten Transistor (T18) des zweiten Leitungstyps mit einem ersten und einem zweiten Source-Drain-Anschluß sowie einem Gate-Anschluß, wobei der erste Source-Drain- Anschluß des siebten Transistors (T18) mit dem zweiten Source-Drain-Anschluß des fünften Transistors (TiG) verbunden ist, der zweite Source-Drain-Anschluß des siebten Transistors (TIB) an die Referenzspannung gelegt ist und der Gate-Anschluß des siebten Transistors (T18) mit dem Freigabeeingang verbunden ist;

einen achten Transistor (T19) des zweiten Leitungstyps mit einem ersten und einem zweiten Source-Drain-Anschluß sowie einem Gate-Anschluß, wobei der erste Source-Drain- Anschluß des achten Transistors (T19) mit dem zweiten Source-Drain-Anschluß des sechsten Transistors (T17) verbunden ist, der zweite Source-Drain-Anschluß des achten Transistors (T19) an die Referenzspannung gelegt ist und der Gate- Anschluß des achten Transistors mit dem invertierten Freigabeeingang verbunden ist und

eine Schaltanordnung (SW), die mit dem Ausgang der Übersetzungsteilschaltung (TR) verbunden ist, um einen der Ausgänge der Steuerschaltung (24) mit der Wortleitung (15) zu verbinden.

7. Nichtflüchtige Speichervorrichtung nach Anspruch 1, bei welcher die Steuerschaltung (24) an einem ihrer Ausgänge eine halbe Wählspannung liefert und wobei die Programmodus- Teilschaltung folgendes enthält:

eine Ubersetzungs-Teilschaltung (TEIL B) mit einem Eingang, der mit einem der Ausgänge der Steuerschaltung (24) verbunden ist, wobei die Übersetzungsteilschaltung (TR) zwei Ausgänge aufweist; und

eine Schaltanordnung (SW) mit zwei Steuereingängen, die jeweils mit den zwei Ausgängen der Übersetzungsteilschaltung verbunden sind und die zwei Eingänge aufweist, die jeweils mit zwei Ausgängen der Steuerschaltung (24) verbunden sind, die die Programmierspannung und die halbe Wählspannung liefern, sowie einen Ausgang aufweist, der mit dem Ausgang der Programmodusteilschaltung (TEIL B) verbunden ist.

8. Nichtflüchtige Speichervorrichtung nach Anspruch 1, bei welcher die Steuerschaltung (24) außerdem an einem ihrer Ausgänge eine halbe Wählspannung (Vhssw) liefert und wobei die Programmodus-Teilschaltung folgendes enthält:

eine Übersetzungsteilschaltung (TR) mit einem Eingang, der mit einem der Ausgänge der Steuerschaltung (24) verbunden ist, wobei die Übersetzungsteilschaltung einen ersten und einen zweiten Ausgang aufweist; und

eine Schaltanordnung (SW) mit:

einem ersten Transistor (T8) mit einem ersten und einem zweiten Source-Drain-Anschluß sowie einem Gate-Anschluß, wobei der Gate-Anschluß mit dem ersten Ausgang der Übersetzungsteilschaltung (TR) verbunden ist und der erste Source-Drain-Anschluß mit dem die halbe Wählspannung abgebenden Ausgang (Vhssw) der Steuerchaltung (24) verbunden ist; und

einem zweiten Transistor (T10) mit einem ersten und einem zweiten Source-Drain-Anschluß sowie einem Gate- Anschluß, wobei der Gate-Anschluß des zweiten Transistors (T10) mit dem zweiten Ausgang der Übersetzungsteilschaltung (TR) verbunden ist, der erste Source-Drain-Anschluß des zweiten Transistors (T10) mit dem die Programmierspannung liefernden Ausgang (Vppsw) der Steuerschaltung (24) verbunden ist, und der zweite Source-Drain-Anschluß des zweiten Transistors (T10) mit dem zweiten Source-Drain-Anschluß des ersten Transistors (T8) und dem Ausgang der Programmodus- Teilschaltung (TEIL B) verbunden ist.

9. Nichtflüchtige Speichervorrichtung nach Anspruch 1, bei welcher die Schaltung (22) außerdem Löschspannungen an die Wortleitung (15) anlegt, wobei die Steuerschaltung (24) außerdem an zwei ihrer Ausgänge (Vhssw, ERASE) eine halbe Wählspannung bzw. ein Löschsignal liefert und wobei die Programmodus-Teilschaltung (TEIL B) folgendes enthält:

eine Übersetzungsteilschaltung (TR) mit einem an einem der Ausgänge der Steuerschaltung (24) angeschlossenen Eingang sowie einem ersten und einem zweiten Ausgang; und

eine Schaltanordnung (SW) mit:

einem ersten Transistor (T8) mit einem ersten und einem zweiten Source-Drain-Anschluß sowie einem Gate-Anschluß, wobei der Gate-Anschluß mit dem ersten Ausgang der Übersetzungsteilschaltung (TR) verbunden ist und der erste Source-Drain-Anschluß mit dem Ausgang der Steuerchaltung (24) verbunden ist, der die halbe Wählschaltung (Vhssw) liefert,

einem zweiten Transistor (T10) mit einem ersten und einem zweiten Source-Drain-Anschluß sowie einem Gate- Anschluß, wobei der Gate-Anschluß des zweiten Transistors mit dem zweiten Ausgang der Übersetzungsteilschaltung verbunden ist, der zweite Source-Drain-Anschluß des zweiten Transistors (T10) mit dem zweiten Source-Drain-Anschluß des ersten Transistors (T8) und mit dem Ausgang der Programmodus- Teilschaltung (TEIL B) verbunden ist; und

einem dritten Transistor (T9) mit einem ersten und einem zweiten Source-Drain-Anschluß sowie einem Gate- Anschluß, wobei der Gate-Anschluß des dritten Transistors (T9) mit dem Ausgang (ERASE) der Steuerschaltung (24) verbunden ist, der das Löschsignal liefert, der erste Source- Drain-Anschluß des dritten Transistors (T9) mit dem Ausgang (Vppsw) der Steuerschaltung (24) verbunden ist, der die Programmierspannung liefert, und der zweite Source-Drain- Anschluß des dritten Transistors (T9) mit dem ersten Source- Drain-Anschluß des zweiten Transistors (T10) verbunden ist.

10. Nichtflüchtige Speichervorrichtung nach Anspruch 1, bei welcher der erste Schalter (T6) und der zweite Schalter (T7) geschaltete Feldeffekttransistoren sind.

11. Nichtflüchtige Speichervorrichtung nach Anspruch 1, bei welcher der erste Schalter (T6) ein Feldeffekttransistor mit einem ersten und einem zweiten Source-Drain-Anschluß sowie einem Gate-Anschluß ist, wobei der erste Source-Drain-Anschluß mit dem Ausgang der Lesemodus-Teilschaltung (TEIL A) verbunden ist, der zweite Source-Drain-Anschluß mit der Wortleitung (15) verbunden ist und der Gate-Anschluß mit einem (Vnxr) der Ausgänge der Steuerschaltung (24) verbunden ist.

12. Nichtflüchtige Speichervorrichtung nach Anspruch 1, bei welcher der zweite Schalter (T7) ein Feldeffekttransistor mit einem ersten und einem zweiten Source-Drain-Anschluß sowie einem Gate-Anschluß ist, wobei der erste Source-Drain-Anschluß mit dem Ausgang der Programmodus-Teilschaltung (TEIL B) verbunden ist, der zweite Source-Drain-Anschluß mit der Wortleitung (15) verbunden ist und der Gate-Anschluß mit einem (Vnxp) der Ausgänge der Steuerschaltung (24) verbunden ist.

13. Nichtflüchtige Speichervorrichtung nach Anspruch 11 bei welcher die Schaltung (22) ferner Löschspannungen an die Wortleitung (15) anlegt und die Schaltung (22) ferner enthält:

eine negative Ladungspumpe mit einem Steuereingang und einem Löschspannungsausgang, wobei der Steuereingang mit einem von der Steuerschaltung (24) abgeleiteten Signal verbunden ist; und

einen dritten Schalter (T11), der zwischen den Löschspannungsausgang der negativen Ladungspumpe und die Wortleitung (15) geschaltet ist, wobei der dritte Schalter (T11) einen Steuereingang aufweist, der mit einem (Vpp/Vss) der Ausgänge der Steuerschaltung (24) verbunden ist.

14. Nichtflüchtige Speichervorrichtung nach Anspruch 1, bei welcher die Schaltung (22) außerdem Löschspannungen an die Wortleitung (15) anlegt wobei die Schaltung (22) ferner enthält:

eine negative Ladungspumpe mit einem Steuereingang und einem Löschspannungsausgang, wobei der Steuereingang mit einem aus der Steuerschaltung (24) abgeleiteten Signal verbunden ist; und

einen Feldeffekttransistor (T11) mit einem ersten und einem zweiten Source-Drain-Anschluß sowie einem Gate-Anschluß, wobei der erste Source-Drain-Anschluß mit dem Löschspannungsausgang der negativen Ladungspumpe verbunden ist, der zweite Source-Drain-Anschluß mit der Wortleitung (15) verbunden ist und der Gate-Anschluß mit einem (Vpp/Vss) der Ausgänge der Steuerschaltung (24) verbunden ist.