DE3839114C2 - Nichtflüchtige programmierbare Halbleiterspeicheranordnung - Google Patents

Description

Die Erfindung bezieht sich auf eine nichtflüchtige programmierbare Halbleiterspeicheranordnung nach dem Oberbegriff des Patentanspruchs 1.

Mit zunehmenden Anforderungen an hohe Leistung und Zuverlässigkeit bei digitalen Rechneranlagen hat sich die Entwicklung eines Halbleiterspeichers einer großen Kapazität als Ersatz für vorhandene nichtflüchtige Datenspeicheranordnungen bei Digitalrechneranlagen als höchst dringend erwiesen. Ein derzeit verfügbarer elektrisch löschbarer, programmierbarer Festwertspeicher besitzt technische Vorzüge, wie höhere Zuverlässigkeit und höhere Dateneinschreib-/auslesegeschwindigkeit als magnetische Datenspeicheranordnungen, wie Floppy- oder Hartplattengeräte; die Datenspeicherkapazität eines solchen Speichers ist jedoch nicht groß genug, als daß der Speicher die magnetische Datenspeicheranordnung ersetzen könnte.

Bei einem herkömmlichen elektrisch löschbaren, programmierbaren Festwertspeicher (im folgenden auch als EEPROM bezeichnet) ist jede Speicherzelle typischerweise mit zwei Transistoren aufgebaut. Demzufolge kann keine hohe Integrationsdichte erwartet werden, die eine große Kapazität zur Ermöglichung eines Ersatzes von peripheren Datenspeicheranordnungen bieten würde.

In neuerer Zeit ist als nichtflüchtiger Halbleiterspeicher, der hochintegriert ist, und daher eine große Kapazität besitzt, ein löschbarer programmierbarer Festwertspeicher mit "NAND-Zellenstruktur" entwickelt worden. Eine typische Anordnung dieser Art ist z. B. in "VLSI Symposium Manuscript Collection", R. Stewart u. a., RCA, 1984, S. 89-90, vorgeschlagen. Bei einer derartigen Speicheranordnung besteht jede Zelle aus einem Transistor mit Floating-gate und einem Steuergate, wobei nur ein Kontaktabschnitt zwischen einem auf einem Substrat angeordneten Feld von Speicherzellen, zur Bildung einer "NAND-Zellenstruktur", und der entsprechenden Bitleitung ausgebildet ist. Eine Zellenfläche, bezogen auf das Substrat, kann daher im Vergleich zu einem herkömmlichen EEPROM unter Verbesserung seiner Integrationsdichte wesentlich stärker verkleinert sein.

Der genannte EEPROM ist jedoch mit dem Problem einer geringen Betriebszuverlässigkeit behaftet. In jedem Speicherzellentransistor ist eine polykristalline Siliziumisolierschicht zwischen einem Floating-gate und einem Steuergate ausgebildet, um die beiden Gates gegeneinander zu isolieren. Es ist zu berücksichtigen, daß die Film- oder Schichtgüte der polykristallinen Siliziumisolierschicht wesentlich geringer ist als diejenige einer auf dem Substrat abgelagerten Siliziumoxid- oder SiO₂-Schicht. Da die Ladungsträger für Datenspeicherung ein elektrisches Feld zwischen Floating-gate und Steuergate erzeugen und sich zwischen diesen durch Durchtunnelung durch die polykristalline Siliziumisolierschicht bewegen, werden hierdurch die Eigenschaften der Speicherzelle in einem Dateneinschreib/-auslesemodus beeinträchtigt. Dies hat zur Folge, daß es schwierig wird, eine wirksame Dateneinschreib/-ausleseoperation durchzuführen.

In "IBM Technical Disclosure Bulletin", Vol. 27, Nr. 6, November 1984, Seiten 3302 bis 3307, ist ein EEPROM beschrieben, bei dem einzelne Speicherzellen aus MOS-Feldeffekttransistoren mit polykristallinen Floatinggates bestehen, die in Blöcken vom AND-Typ angeordnet sind. Eine Oxidisolierung der Floatinggates kann ohne weiteres mittels niedriger Schreibspannung durchtunnelt werden, um diese Gates zur Bitspeicherung zu laden. Gruppen seriell verbundener Speicherzellen bilden AND-Schaltungen in Wortblöcken, die relativ wenige elektrische Verbindungspunkte zwischen den Zellen und Ansteuerleitungen benötigen. Bei diesem bekannten EEPROM liegt eine "Zwischenspannung" an nicht gewählten Bitleitungen; diese Zwischenspannung ist aber auch nicht gewählten Wortleitungen zugeführt, um ein beliebiges Datenschreiben in einen Speicherzellentransistor in einem bestimmten AND-Zellenblock zu ermöglichen.

Weiterhin ist aus US 4 404 659 ein programmierbarer Festwertspeicher bekannt, der aber nicht vom NAND-Zellentyp ist. Beim Dateneinschreiben wird hier aber keine Durchtunnelung vorgenommen.

Schließlich werden in "IEEE Journal of Solid-State Circuits", Vol. SC-21, Nr. 5, Oktober 1986, Seiten 852 bis 860, und "IEEE Journal of Solid-State Circuits", Vol. SC-18, Nr. 5, Oktober 1983, Seiten 532 bis 538 die Ansteuerung von EEPROMs und deren Aufbau bzw. verschiedene Speicherzellen beschrieben.

Es ist Aufgabe der Erfindung, eine nichtflüchtige programmierbare Halbleiterspeicheranordnung zu schaffen, bei der ein fehlerhaftes Dateneinschreiben möglichst weitgehend verhindert wird und die sich durch eine zuverlässige Datenspeicherung auszeichnet.

Diese Aufgabe wird bei einer nichtflüchtigen programmierbaren Halbleiterspeicheranordnung nach dem Oberbegriff des Patentanspruches 1 erfindungsgemäß durch die in dessen kennzeichnendem Teil enthaltenen Merkmale gelöst.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Bei der erfindungsgemäßen Halbleiterspeicheranordnung wird das fehlerhafte Dateneinschreiben vermieden, indem die Zwischenspannung nur an nicht gewählte Bitleitungen gelegt wird, während die zuverlässige Datenspeicherung durch die Durchtunnelung der Ladungsträger zu bzw. aus Bereichen des monokristallinen Substrats erfolgt. Auch hat diese Halbleiteranordnung eine hohe Integrationsdichte zur Gewährleistung einer großen Kapazität und eine hervorragende Betriebszuverlässigkeit.

Die Erfindung schafft also eine spezielle nichtflüchtige programmierbare Halbleiterspeicheranordnung mit einem Halbleiter-Substrat, über bzw. auf diesem ausgebildeten parallelen Bitleitungen und an letztere angeschlossenen wiedereinschreibbaren Speicherzellen. Die Speicherzellen umfassen NAND-Zellenblöcke, die jeweils eine Reihenanordnung aus Speicherzellentransistoren aufweisen, von denen jeder eine Ladungsträgerspeicherschicht, wie ein Floatinggate, und ein Steuergate aufweist. Über dem Substrat sind die Bitleitungen kreuzende parallele Wortleitungen ausgebildet, die mit den Zellentransistoren an deren Steuergates verbunden sind. Eine Steuerschaltungseinheit dient dazu, eine Spannung eines niedrigen Pegels "L" in einem Dateneinschreibmodus an eine mit einer gewählten bzw. angesteuerten Speicherzelle eines Speicherzellenblocks verbundene Wortleitung, eine Spannung eines hohen Pegels "H" an eine Wortleitung oder mehrere Wortleitungen, die zwischen der gewählten Wortleitung und einem Kontaktknotenpunkt zwischen dem Speicherzellenblock und einer spezifischen, ihm zugeordneten Bitleitung angeordnet ist bzw. sind, eine einzuschreibenden Daten entsprechende Spannung an die spezifische Bitleitung und eine mittlere oder Zwischenspannung, die kleiner ist als die Spannung des Pegels "H", aber größer als die Spannung des Pegels "L", an die nichtgewählten Bitleitungen anzulegen, wodurch der genannte gewählte Speicherzellentransistor gesperrt wird, so daß Daten durch Durchtunnelung in die gewählte Speicherzelle eingeschrieben bzw. eingelesen werden. Wenn die einzuschreibende Dateneinheit eine solche einer logischen "0" ist, wird die Zwischenspannung an die genannte, spezifische Bitleitung angelegt.

Im folgenden sind bevorzugte Ausführungsformen der Erfindung anhand der Zeichnung näher erläutert. Es zeigt

Fig. 1 ein Schaltbild eines Hauptteils einer Schaltungsanordnung eines elektrisch löschbaren, programmierbaren Festwertspeichers gemäß einer Ausführungsform der Erfindung,

Fig. 2 ein Schaltbild, das in Aufsicht einen Zellenblock im EEPROM gemäß Fig. 1 mit miteinander in Reihe geschalteten Speicherzellentransistoren zur Bildung einer "NAND-Zellenstruktur" zusammen mit einem Wähltransistor zeigt,

Fig. 3 eine schematische Darstellung des NAND-Zellenblocks gemäß Fig. 2, im Schnitt längs der Linie III-III in Fig. 2,

Fig. 4 einen Schnitt längs der Linie IV-IV in Fig. 2 durch den NAND-Zellenblock,

Fig. 5 ein Wellenformdiagramm von Hauptsignalen, die in Hauptteilen des EEPROMs nach Fig. 1 in einem Dateneinschreibmodus erzeugt werden,

Fig. 6 ein Schaltbild einer abgewandelten Schaltungsanordnung einer peripheren Steuerschaltung beim EEPROM gemäß Fig. 1,

Fig. 7 ein Schaltbild eines Hauptteils einer Schaltungsanordnung bei einem EEPROM gemäß einer anderen Ausführungsform der Erfindung,

Fig. 8 eine schematische Aufsicht auf einen NAND-Zellenblock im EEPROM gemäß Fig. 1, mit Speicherzellentransistoren, die miteinander in Reihe geschaltet sind, um zusammen mit einem Wähltransistor eine "NAND-Zellenstruktur" zu bilden,

Fig. 9 ein Wellenformdiagramm von in Hauptteilen des EEPROMs nach Fig. 7 in einem Dateneinschreibmodus erzeugten Hauptsignalen,

Fig. 10A und 10B Kennliniendiagramme zur Darstellung der Änderungen von Schwellenwerten bestimmter Speicherzellen in dem Fall, daß eine mittlere oder Zwischenspannung des EEPROMs geändert wird,

Fig. 11 ein Schaltbild einer Abwandlung eines Zusatz-Verstärkerkreises im EEPROM und

Fig. 12 ein Wellenformdiagramm von in Hauptteilen der Schaltungsanordnung nach Fig. 11 erzeugten Hauptsignalen.

Fig. 1 veranschaulicht einen elektrisch löschbaren, programmierbaren Festwertspeicher (bzw. EEPROM) gemäß einer Ausführungsform der Erfindung mit einem Zellenarrayteil, der auf bzw. über einem Chip-Substrat 10 (vgl. Fig. 2) ausgebildet ist. Auf dem Substrat ist unter Isolierung diesem gegenüber eine gewählte Zahl von parallelen Bitleitungen BL1, BL2, . . ., BLm (wobei im folgenden eine einzelne oder beliebige Bitleitung mit BLi bezeichnet ist) ausgebildet. Jede dieser Bitleitungen BLi ist mit einer Anzahl von Speicherzellen verbunden, die ihrerseits in Unterarrays (im folgenden als "NAND-Zellenblöcke" oder einfach als "Zellenblöcke" bezeichnet) B11, B12, . . . (wobei ein beliebiger einzelner Zellenblock im folgenden mit Bÿ bezeichnet ist) unterteilt sind, von denen jeder Wähltransistoren Qs1 und Qs2 sowie eine vorbestimmte Zahl von Speicherzellen M aufweist. Die Wähltransistoren Qs bestehen aus Einzelgate- MOSFETs. Jede Speicherzelle M besteht grundsätzlich aus einem Doppelgate-MOSFET mit floating Gate und Steuergate.

Eine Reihenanordnung von Transistoren jedes NAND-Zellenblocks Bÿ ist an ihrer einen Seite (d. h. dem Drain des Speicherzellentransistors M11) mit einer entsprechenden Bitleitung BLi über einen ersten Wähltransistor Qsi1 verbunden und an der anderen Seite (d. h. der Sourceelektrode des Speicherzellentransistors M14) zur Substratspannung Vs über einen zweiten Wähltransistor Qsi2 an Masse gelegt. Bei dieser Ausführungsform bestehen die Speicherzellen M jedes Zellenblocks Bÿ aus Speicherzellentransistoren M1, M2, . . ., Mn, die miteinander in Reihe geschaltet sind und eine sog. "NAND-Zellenstruktur" bilden. In der folgenden Beschreibung ist die Zahl "n" von Speicherzellentransistoren in jedem Zellenblock lediglich zur Vereinfachung der Beschreibung mit der kleinen Zahl von "4" festgelegt. In einer tatsächlichen Anordnung wird jedoch diese Zahl auf "8" oder "16" festgelegt.

Über dem Substrat 10 sind unter Isolierung parallele, die Bitleitungen BL kreuzende Wortleitungen WL1, WL2, . . ., WL4 ausgebildet. Wähltransistoren Qs und Speicherzellentransistoren M sind gemäß Fig. 1 jeweils mit Knotenpunkten von Bitleitungen BL und Wortleitungen WL verbunden, so daß eine Zellenmatrix gebildet ist. Es ist darauf hinzuweisen, daß mit Wähltransistoren Qs1 und Qs2 jedes Zellenblocks Bÿ verbundene Leitungen SG1 bzw. SG2 im folgenden zeitweilig auch als "Gatesteuerleitungen" bezeichnet werden.

Gemäß Fig. 2 weist ein NAND-Zellenblock (z. B. B11) ein Kontaktloch 12 über einem schwachdotierten P-Typ-Siliziumchip- Substrat 10 auf. Insbesondere erstreckt sich eine Anschlußleitung 14, z. B. eine Aluminiumverdrahtung unter Isolierung über eine Reihenschaltung aus Transistoren Qs und M. Die Verdrahtung bzw. Leitung 14 überlappt die Gateelektroden von Transistoren Qs und M im Zellenblock B11.

Wie aus den Schnittansichten von Fig. 3 und 4 hervorgeht, ist das Transistorarray des NAND-Zellenblocks B11 auf einer Substratoberfläche ausgebildet, die durch eine auf dem Substrat 10 erzeugte Isolierschicht 16 zum Trennen bzw. Isolieren von Elementen umschlossen ist. Wie am besten aus Fig. 3 hervorgeht, weist der eine Speicherzelle bildende MOSFET M11 (wobei die anderen Speicherzellen den gleichen Aufbau besitzen) eine erste polykristalline Siliziumschicht 18, die unter Zwischenfügung einer thermisch oxidierten Isolierschicht 20 mit Isolierung auf dem Substrat 10 angeordnet ist, und eine zweite polykristalline Siliziumschicht 22 auf, die unter Zwischenfügung einer thermisch oxidierten Isolierschicht 24 mit Isolierung über der Schicht 18 angeordnet ist. Die Schicht 18 dient als Floatinggate des MOSFETs Mÿ, während die Schicht 22 als Steuergate des MOSFETs Mÿ dient. Die Steuergateschicht 22 ist mit der betreffenden Wortleitung (im Fall der Speicherzelle M11 mit der Wortleitung WL1) verbunden. Gemäß Fig. 3 erstreckt sich das Floatinggate 18 bis zum Elementtrenn- bzw. -isolierbereich, wodurch in jeder Zelle Mi die Koppelkapazität Cfs zwischen Floatinggate 18 und Substrat 10 kleiner eingestellt ist als die Koppelkapazität Cfc zwischen Floating­ gate 18 und Steuergate 22, so daß das Dateneinschreiben und -löschen lediglich durch Bewegung von Elektronen mittels eines Tunneleffekts zwischen Floatinggate 18 und Substrat 10 ermöglicht wird.

Der erste Wähltransistor Qs11 weist eine unter Isolierung über dem Substrat 10 angeordnete polykristalline Siliziumschicht 26 auf, die als Steuergate des Wähltransistors Qs11 dient. Ebenso weist der zweite Wähltransistor Qs12 eine unter Isolierung über dem Substrat 10 angeordnete polykristalline Siliziumschicht 28 auf, die als Steuergate dieses Wähltransistors Qs12 dient.

Gemäß Fig. 4 sind stark dotierte N-Typ-Diffusionsschichten 30, 32, 34, 36, 38, 40 und 42 so ausgebildet, daß sie die Gateelektroden der Transistoren Qs und M leicht überlappen. N⁺-Diffusionsschichten dienen als Source- und Drainelektroden der betreffenden Transistoren. Beispielsweise bilden die Schichten 30 und 32 die Drain- bzw. Source-Elektrode des Wähltransistors Qs11. Auf ähnliche Weise dienen Schichten 32 und 34 als Drain- bzw. Source-Elektrode des Zellentransistors M11.

Die beschriebene Schichtanordnung ist vollständig mit einer CVD-Isolierschicht 44 bedeckt. Gemäß Fig. 4 ist in der Schicht 44 eine durchgehende Öffnung ausgebildet, die als Kontaktloch 12 für ein Reihentransistorarray dient. Das Kontaktloch 12 befindet sich an der Source-Diffusionsschicht 32 des Wähltransistors Qs11. Die Aluminiumverdrahtungsschicht 14 verläuft auf der Schicht 44 und kontaktiert die Drain-Diffusionsschicht 30 des Transistors Qs über das Kontaktloch 12. Die Schicht 14 ist selektiv mit einer Dateneingabe- oder -ausgabeleitung verbunden.

Gemäß Fig. 1 sind die Wortleitungen WL1, WL2, WL3 und WL4 über Wähltransistoren S1, S2, S3 bzw. S4 mit Steueranschlüssen CG1, CG2, CG3 bzw. CG4 verbunden. Die Gatesteuerleitung SG1 ist mit dem Steueranschluß SD1 über den Wähltransistor S5 verbunden. Die Leitung SG2 ist unmittelbar an den Steueranschluß SS1 angeschlossen. Die Transistoren S1 bis S5 sind an ihren Gate-Elektroden mit der Steuerleitung CL verbunden. An letztere wird ein Steuersignal angelegt.

Jede der Bitleitungen BLi ist an ihrem einen Ende mit einem Zwischenspannungsgenerator 50-i und am anderen Ende mit einer peripheren Steuerschaltung 52-i verbunden. Der Generator 50 enthält eine Reihenschaltung aus zwei MOSFETs Q1 und Q2. Die Gate-Elektrode des MOSFETs Q1 ist mit dessen Drain-Elektrode verbunden. Der MOSFET Q1 wird an seiner Drain-Elektrode mit einer ersten verstärkten Spannung Vpp1 (von 10 V bei dieser Ausführungsform) beaufschlagt. Die Spannung Vpp1 wird daher über den MOSFET Q1 an die Bitleitung BL1 angelegt. Die Gate-Elektrode des MOSFETs Q2 ist mit dem Anschluß A verbunden. Der MOSFET Q2 dient als Entladungstransistor, über den Bitleitungs-Ladungsträger entladen bzw. abgeführt werden.

Die periphere Steuerschaltung 52 umfaßt einen Leseschaltungsteil 54, einen Datendiskriminierschaltungsteil 56 und einen Einschreibsteuerschaltungsteil 58. Der Leseschaltungsteil 54 enthält einen MOSFET Q3, dessen Gate-Elektrode mit dem Anschluß B verbunden ist und der in einem Auslesemodus des EEPROMs durchgeschaltet wird, einen über den MOSFET Q3 mit der Bitleitung BL1 verbundenen Leseverstärker 60, einen MOSFET Q4, dessen Gate-Elektrode mit dem Anschluß C verbunden ist, der seinerseits am Ausgang des Verstärkers 60 liegt, und welcher im Auslesemodus des EEPROMs durchgeschaltet wird, sowie einen MOSFET Q5, dessen Gate- Elektrode mit dem Anschluß D verbunden ist und der seinerseits zwischen den MOSFET Q4 und eine Eingabe/Ausgabeleitung I/01 eingeschaltet ist. Der Datendiskriminierschaltungsteil 56 enthält ein NOR-Glied 62 mit einem ersten Eingang, der an einen Sammel-Knotenpunkt N1 der MOSFETs Q4 und Q5 angeschlossen ist, sowie einem zweiten, mit dem Anschluß E verbundenen Eingang. Der Einschreibsteuerschaltungsteil 58 enthält eine Reihenschaltung aus zwei MOSFETs Q6 und Q7 sowie einen mit dem Ausgang eines NAND-Glieds 62 verbundenen Kondensator 64. Der MOSFET Q6 wird an seiner Drain-Elektrode mit einer zweiten verstärkten Spannung Vpp2 (von 20 V bei dieser Ausführungsform) beaufschlagt. Die Gate-Elektrode des MOSFETs Q6 ist mit der Source-Elektrode des MOSFETs Q7 und der Bitleitung BL1 verbunden. Die Gate-Elektrode des MOSFETs Q7 ist an einen Sammel-Knotenpunkt N2 der MOSFETs Q6 und Q7 angeschlossen. Der Knotenpunkt N2 ist seinerseits über den Kondensator 64 mit dem Ausgang des NOR-Glieds 62 verbunden. Der in Diodenschaltung vorliegende MOSFET Q7 und der Kondensator 64 bilden einen sog. "Pumpkreis". Die MOSFETs Q6 und Q7 dienen als "H"- Pegelspannungsspeisekreis zur Lieferung der Spannung Vpp2 zur betreffenden Bitleitung BL1 nach Maßgabe eines Ausgangssignals vom Datendiskriminierschaltungsteil 56.

Die Betriebsarten des erfindungsgemäßen EEPROMs mit dem erläuterten Aufbau sind nachstehend anhand des Zeitsteuerdiagramms (Wellenformdiagramms) von Fig. 5 beschrieben. In Fig. 5 sind eine an der Bitleitung BL anliegende Spannung mit "Vbit" und an Leitungen SD1, SD2 sowie CG1 bis CG4 anzulegende Spannungen mit Vsd1, Vsd2, Vcg1, Vcg2, Vcg3 bzw. Vcg4 bezeichnet. Die an Klemmen oder Anschlüssen A bis E des Zwischenspannungsgenerators 50 und der peripheren Steuerschaltung 52 erzeugten Spannungen sind mit Va, Vb, Vc, Vd bzw. Ve bezeichnet. Eine Ausgangsspannung vom NOR- Glied 62 der peripheren Steuerschaltung 52-i ist mit Vgoi bezeichnet. Beispielsweise sind Ausgangsspannungen von NOR-Gliedern 62 der Schaltungen 52-1 und 52-2 mit Vgo1 bzw. Vgo2 angegeben.

Der EEPROM bewirkt die gleichzeitige Datenlöschung für alle Speicherzellen (der erfindungsgemäße EEPROM wird daher auch als "Schnellösch-EEPROM" bzw. "flash EEPROM" bezeichnet). Dabei werden die in allen Zellentransistoren M in jedem Zellenblock gespeicherten Daten auf die nachstehend zu beschreibende Weise gleichzeitig gelöscht. Dies bedeutet, daß dabei die Spannung des Pegels "H" an alle Wortleitungen WL1 bis WL4 angelegt wird. Gleichzeitig wird die Spannung des Pegels "H" an die Anschlüsse SD1 und A angelegt. Infolgedessen wird in allen Speicherzellen jeweils ein Kanal gebildet. Der Kanal weist eine Massespannung Vs auf, wodurch Elektronen vom Substrat 10 zum Floatinggate 18 injiziert werden. Dabei verschiebt sich die Schwellenwertspannung jedes der Speicherzellentransistoren in positiver Richtung auf z. B. etwa 2 V, so daß ein Datenspeicherzustand von "0" gesetzt oder vorgegeben wird. Auf diese Weise wird die Simultanlöschoperation im EEPROM durchgeführt.

In einem Dateneinschreibmodus wird die Spannung des Pegels "L" an eine gewählte Wortleitung und die Spannung des Pegels "H" an eine nichtgewählte Wortleitung oder nichtgewählte Wortleitungen zwischen der gewählten Wortleitung und dem ersten Wähltransistor, der als Kontaktknotenpunkt zwischen dem Zellenblock und einer spezifischen, zugeordneten Bitleitung dient, angelegt, so daß die Source-Seite der nichtgewählten Wortleitungen mit der Spannung des Pegels "L" beaufschlagt wird. Die Spannung des Pegels "H" oder eine Zwischenspannung zwischen den Spannungen der Pegel "L" und "H" wird der gewählten Bitleitung nach Maßgabe einer Binärgröße der zu speichernden digitalen Daten aufgeprägt. Um dabei eine Überlöschung zu verhindern, wird die Zwischenspannung an die nichtgewählten Bitleitungen angelegt.

Insbesondere sei angenommen, daß Daten in z. B. die Speicherzelle M14 der Speicherzellenmatrix gemäß Fig. 1 eingeschrieben werden sollen. Zur Vereinfachung der Erläuterung sind nachstehend die Operationen von nur zwei benachbarten Bitleitungen, d. h. der Bitleitung BL1 als gewählte Bitleitung und der Leitung BL2 als nichtgewählte Bitleitung, beschrieben; andere nichtgewählte Bitleitungen BL3, . . ., BLm sind dabei - bezüglich der Funktion - der Bitleitung BL2 ähnlich. Das Signal wird der Leitung CL zugeführt, und die MOSFETs S1 bis S5 werden durchgeschaltet. Wenn sich die an den Anschluß SD1 anzulegende Spannung Vsd1 gemäß Fig. 5 auf 20 V ändert, werden die Wähltransistoren Qs11 und Qs21 durchgeschaltet, so daß jeder NAND-Zellenblock B elektrisch mit der betreffenden Bitleitung BL verbunden wird. Wenn eine Speicherzelle M14 eine gewählte Zelle ist, werden die Wortleitung WL4 und die Bitleitung BL1 gewählt. Dabei wird als Spannung des niedrigen Pegels "L" eine Spannung von 0 V an den Anschluß CG4 der gewählten Wortleitung WL4 angelegt, während als hochpegelige Spannung "H" eine Spannung von 20 V an die Anschlüsse CG1 bis CG3 der restlichen Wortleitungen WL1 bis WL3 und den Anschluß SD1 der Gatesteuerleitung SG1 angelegt wird. Wenn die Dateneinschreiboperation eingeleitet wird, wird die erste verstärkte Spannung Vpp1 an die Anschlüsse B und C der MOSFETs Q3 bzw. Q4, die nur im Auslesemodus durchschalten, und den Gateanschluß A des MOSFETs Q2, der nur im Löschmodus durchschaltet, angelegt, wobei die Anschlüsse auf der Spannung des Pegels "L" gehalten werden.

Bei dieser Spannungsanlegung werden etwa 8 V, d. h. eine Spannung, die um den Schwellenwert des MOSFETs Q1 niedriger ist als die Spannung Vpp1, zur gewählten Bitleitung BL1 und zur nichtgewählten Bitleitung BL2 geliefert (und ähnlich auch zu anderen nichtgewählten Bitleitungen). Zwischenzeitlich werden die Spannung der Ein/Ausgabeleitungen I/01 der Bitleitung BL1 zu 0 V und die Spannung der Ein/Ausgabeleitung I/02 der Bitleitung BL2 zu 5 V, und die Spannung Vd von 5 V wird an den Gate-Anschluß D des Einschreib-MOSFETs Q5 jeder Steuerschaltung 52-1 und 52-2 angelegt, wodurch die MOSFETs Q5 durchgeschaltet werden. Das NOR-Glied 62 der Schaltung 52-1 nimmt daher an seinem ersten Eingang von der Leitung I/01 gelieferte Daten und an seinem zweiten Eingang eine am Anschluß E eingespeiste Ausgangsspannung Ve (vgl. Fig. 5) von einem Ringoszillator ab. Auf ähnliche Weise nimmt das NOR-Glied 62 der Schaltung 52-2 an seinem ersten Eingang von der Leitung I/02 gelieferte Daten und an seinem zweiten Eingang eine Ausgangsspannung Ve von dem am Anschluß E einspeisenden Ringoszillator ab. Da die Spannung Ve anliegt, erhöht sich eine Ausgangsspannung (Vgo1) des NOR-Glieds 62 der Schaltung 52-1 der Leitung BL1 zum Durchschalten des MOSFETs Q7. In Abhängigkeit vom Durchschaltvorgang des MOSFETs Q7 schaltet (auch) der MOSFET Q6 durch. Infolgedessen wird eine zweite verstärkte oder angehobene Spannung Vpp2 (= 20 V) der Bitleitung BL1 aufgeprägt. Die Steuergatespannungen Vcg1, Vcg2 und Vcg3 der Speicherzellentransistoren M11 bis M13 der Bitleitung BL1 werden daher gemäß Fig. 5 auf 20 V gesetzt. Da die Kanäle der Transistoren M leitend gemacht sind und die Spannung des Pegels "H" von 20 V an der Bitleitung BL anliegt, bewegen sich keine Ladungsträger in den Speicherzellen M11 bis M13, und es findet keine Datenspannungsänderung statt. In der Speicherzelle M14 liegt die Steuergatespannung Vcg4 auf 0 V, und ihre Drain-Elektrode 38 (vgl. Fig. 4) wird mit praktisch 20 V beaufschlagt (die betreffende Spannung ist tatsächlich geringfügig kleiner als dieser Wert, weil ein geringfügiger Spannungsabfall in den Kanälen dieses Transistors auftritt), und zwar über die durchgeschalteten Zellentransistoren M11 bis M13. Die im Floatinggate 18 der Speicherzelle M14 gespeicherten oder aufgespeicherten Elektronen werden daher durch Durchtunnelung zum Substrat 10 entladen. Infolgedessen verschiebt sich der Schwellenwert des Speicherzellentransistors M14 in negativer Richtung auf z. B. -3 V. Auf diese Weise ist das Einschreiben einer logischen Dateneinheit "1" abgeschlossen.

Da die Ausgangsspannung des NOR-Glieds 62 der Steuerschaltung 52-2 während des Dateneinschreibens in der gewählten Bitleitung BL1 auf die Spannung des Pegels "L" festgelegt ist, wird die Zwischenspannung von 8 V durch die Schaltung 50-2 an die nichtgewählte Bitleitung BL2 angelegt. Auf diese Weise kann eine Überlöschung in nichtgewählten Speicherzellen M21 bis M24 ohne weiteres verhindert werden. Der Grund hierfür ist folgender: Es sei angenommen, daß die Bitleitung BL2 auf die Spannung des Pegels "L" (= 0 V) gesetzt ist. Da in diesem Fall die Wortleitungen WL1 bis WL3 an der Spannung des Pegels "H" liegen, werden die mit ihnen verbundenen Speicherzellen M21 bis M23 automatisch in einen Datenlöschmodus gesetzt. Als Ergebnis werden die Schwellenwerte der in den Speicherzustand für Daten "0" gesetzten Speicherzellen M21 bis M23, weil ihre Schwellenwerte anfänglich z. B. 2 V betragen, in unerwünschter Weise in positiver Richtung auf z. B. 6 V verschoben. Dieser Zustand wird als "Überlösch-Zustand" bezeichnet, in welchem dann, wenn der EEPROM dem Datenauslesemodus unterliegt, zwecks Auslegung von Daten "0" beim Schwellenwert von 2 V oder Daten "1" beim Schwellenwert von -3 V, eine Spannung von 0 V an eine mit einer bestimmten gewählten Speicherzelle Mÿ verbundene Wortleitung und eine Spannung von 5 V an die nichtgewählten Wortleitungen angelegt werden, wodurch alle Speicherzellen M, mit Ausnahme derjenigen der gewählten Wortleitung, durchgeschaltet werden, wobei es schwierig ist, eine wirksame oder effektive Datenauslesung durchzuführen.

In der folgenden Tabelle sind die angelegten Spannungen der Speicherzellen M11 bis M14 der gewählten Bitleitung BL1 im Dateneinschreibmodus des EEPROMs und der Speicherzellen M21 bis M24 der nichtgewählten Bitleitung BL2 zusammengefaßt.

Wenn im Datenauslesemodus die Speicherzelle M14 gewählt wird, werden eine Spannung von 0 V an die mit der gewählten Zelle M14 verbundene Wortleitung WL4 und eine Spannung von 5 V an die restlichen Wortleitungen WL1 bis WL3 angelegt, um damit festzustellen oder zu erfassen, ob die gewählte Speicherzelle M14 durchgeschaltet ist, während nichtgewählte Speicherzellen M11 bis M13 durchgeschaltet sind. Wenn die Zelle M14 durchgeschaltet ist, werden die gespeicherten Daten zu "1" diskriminiert. Wenn die Zelle M14 gesperrt bleibt oder gehalten wird, werden die Speicherdaten zu "0" diskriminiert. Wenn im EEPROM die beschriebene "Überlöschung" auftritt, wird der Schwellenwert der Speicherzelle angehoben, so daß es schwierig oder unmöglich wird, unter den obigen Auslesebedingungen die mit der gewählten Zelle in Reihe geschalteten Speicherzellen durchzuschalten. Bei der beschriebenen Ausführungsform bleiben dagegen die nichtgewählten Bitleitungen während der Dateneinschreibung in der gewählten Zelle auf der Zwischenspannung zwischen den Spannungen der Pegel "H" und "L". Infolgedessen kann der genannte Nachteil zuverlässig vermieden werden. Weiterhin wird die Abnahme der BL-Spannung (Vpp) aufgrund des Inkrements bzw. der Erhöhung in der Schwellenwertspannung Vth nichtgewählter Zellen unterdrückt, was dazu führt, daß die Dateneinschreiboperation einfacher gestaltet werden kann.

Darüber hinaus sind gemäß Fig. 1 Gate und Source des MOSFETs Q1 zur Lieferung der ersten verstärkten Spannung Vpp1 zusammengeschaltet. Wenn aber die zweite verstärkte Spannung Vpp2, die höher ist als die Spannung Vpp1, an die Bitleitungen BL angelegt wird, wird die Entstehung einer Reihenstrecke an der Seite der Spannung Vpp1 verhindert.

Gemäß Fig. 6 kann das NOR-Glied 62 der Steuerschaltung 52 durch eine Reihenschaltung aus einem NAND-Glied 70 und einem Inverter 72 ersetzt werden. Außerdem wird bei der beschriebenen Ausführungsform die erste verstärkte Spannung Vpp1 als Zwischenspannung benutzt, die den nichtgewählten Bitleitungen BL aufgeprägt werden soll. Die Zwischenspannung braucht jedoch lediglich eine Spannung zwischen den Spannungen der Pegel "H" und "L" zu sein.

Gemäß Fig. 7 kann ein elektrisch löschbarer, programmierbarer Festwertspeicher bzw. EEPROM gemäß einer zweiten Ausführungsform der Erfindung mittels einer einzigen Stromquellenspannung von 5 V betrieben werden. Dabei ist eine gewählte Zahl von bei dieser Ausführungsform z. B. vier Bitleitungen BLi1 bis BLi4 mit einer peripheren Steuerschaltung 52-i (deren Schaltungsaufbau demjenigen bei der vorher beschriebenen Ausführungsform entspricht und daher nicht mehr im einzelnen erläutert zu werden braucht) über N-Kanal- MOSFETs Q10, Q11, Q12 bzw. Q13 verbunden. Die MOSFETs Q10 bis Q13 sind an ihren Gate-Elektroden mit Spaltensteuerleitungen CL1, CL2, CL3 bzw. CL4 verbunden, welche Klemmen oder Anschlüsse CS1, CS2, CS3 bzw. CS4 für die Abnahme von Spaltenadreßsignalen aufweisen. Adreßsignale CS1 bis CS4 werden an die Gate-Elektroden von MOSFETs Q10 bis Q13, die zwischen jeder Gruppe von vier Bitleitungen BLi1 bis BLi4 und der betreffenden Schaltung 52-i gebildet sind, über Signalleitungen CL1 bis CL4 zugeführt.

Gemäß Fig. 8 weist jeder NAND-Zellenblock acht Speicherzellen M auf; der Querschnittsaufbau jeder Speicherzelle ist dabei ähnlich wie bei der vorher beschriebenen Ausführungsform. Eine langgestreckte, als Bitleitung BL dienende Aluminiumschicht 80 ist unter Isolierung über dem Chip-Substrat 82 abgelagert. Die Schicht 80 ist auf die vorher in Verbindung mit Fig. 4 gezeigte Weise über ein Kontaktloch 84 elektrisch mit dem Substrat 10 verbunden. Gemäß Fig. 8 sind längs der Leitung 80 aufeinanderfolgend Speicherzellentransistoren M111 bis M118 angeordnet. Ähnlich wie bei der vorher beschriebenen Ausführungsform, sind erste und zweite Wähltransistoren Qs111 und Qs112 an beide Enden bzw. Seiten eines Arrays der Speicherzellentransistoren angeschlossen. Als Steuergate-Elektroden von Transistoren M111 bis M118 dienende Wortleitungen sind an Klemmen bzw. Anschlüsse CG1 bis CG8 angeschlossen. Gatesteuer-Verdrahtungen, die als Gate-Elektroden der Wähltransistoren Qs111 und Qs112 dienen, sind mit Anschlüssen SD1 bzw. SS1 verbunden.

Gemäß Fig. 7 sind Wortleitungen WL1 bis WL8 über Wähltransistoren S1 bis S8 aus D-Typ-N-Kanal MOSFETs (MOSFETs S2 bis S6 in Fig. 7 aus Übersichtlichkeitsgründen nicht dargestellt) mit einer Steuerleitung CL verbunden, der ein Steuersignal zugeführt wird. Eine Leitung SG1 ist mit der Steuerleitung CL über einen Wähltransistor S9 verbunden, während eine Leitung SG2 unmittelbar an die Steuerleitung CL angeschlossen ist. Jede Bitleitung BLi ist mit einem Zwischenspannungsspeisekreis 86-i verbunden, der aus einer Reihenschaltung von N-Kanal-MOSFETs Q1 und Q2 besteht. Der MOSFET Q1 wird dabei nach Maßgabe eines an seine Gate- Elektrode angelegten Einschreibsignals W durchgeschaltet. Der MOSFET Q2 wird in Abhängigkeit von einem seiner Gate- Elektrode aufgeprägten Löschsignal A geschaltet. Der Drain- Anschluß des MOSFETs Q1 wird mit einer intern verstärkten oder angehobenen Spannung Vm (z. B. 10 V) beaufschlagt. Der Source-Anschluß des MOSFETs Q2 ist an die Substratmassespannung Vs angeschlossen.

Bei diesem EEPROM gemäß der zweiten Ausführungsform wird im Simultanlöschmodus eine Spannung von 20 V als Spannung des Pegels "H" an alle Wortleitungen WL angelegt. Gleichzeitig wird eine Spannung von 20 V als Spannung des Pegels "H" an die Gatesteuerleitungen SG1 und SG2 der ersten und zweiten Wähltransistoren Qs angelegt. Eine Spannung von 5 V wird an die Gate-Elektrode des MOSFETs Q2 des Zwischenspannungsspeisekreises 86-i jeder Bitleitung BLi angelegt. Spannungen von Adreßleitungen CL1 bis CL4 sind oder werden auf 0 V gesetzt. Die Substratspannung Vs beträgt in allen Lösch-, Einschreib- und Auslesemoden des EEPROMs jeweils 0 V.

Mit dieser Spannungsanlegung werden in allen Speicherzellen M des EEPROMs Kanäle gebildet, wobei eine Kanalspannung zu einer Massespannung wird und ihre Steuergates eine Spannung des Pegels "H" erlangen. Infolgedessen werden in allen Speicherzellen M Elektronen gleichzeitig über Tunnelstromflüsse vom Substrat 82 zu den Floatinggates mittels Fowler-Nordheim-Durchtunnelung (auch als "F-N-Durchtunnelung" bekannt) injiziert, wodurch der Schwellenwert jeder Speicherzelle Mi in positiver Richtung auf z. B. 2 V verschoben wird. Dieser Zustand entspricht einem "0"-Zustand. Mit anderen Worten: im Simultanlöschmodus werden alle Speicherzellen M in den "0"-Speicherzustand initialisiert.

Im folgenden ist anhand von Fig. 9 eine Dateneinschreiboperation bei diesem EEPROM beschrieben. Wenn ein Einschreibmodus gesetzt und z. B. die Speicherzelle M117 gewählt ist, wird eine Spannung des Pegels "L" der mit der gewählten Speicherzelle M117 verbundenen Wortleitung WL7 aufgeprägt. Gleichzeitig wird eine Spannung des Pegels "H" oder eine Zwischenspannung mit einer Größe zwischen der Spannung des Pegels "H" und der Massespannung Vs an die gewählte Bitleitung BL11 in Übereinstimmung mit in die gewählte Speicherzelle einzuschreibenden logischen Daten angelegt. Die Zwischenspannung wird den nichtgewählten Bitleitungen BL12 bis BL14 und BL21 bis BL24 aufgeprägt. Demzufolge werden gemäß Fig. 9 die Steuergate-Anschlußspannungen Vcg1 bis Vcg6 der nichtgewählten Speicherzellen M111 bis M116 des NAND-Zellenblocks B111 während des Einschreibmodus auf 23 V gesetzt. Die Steuergate-Anschlußspannung Vcg7 der gewählten Speicherzellen M117 bleibt auf 0 V. Die Steuergate-Anschlußspannung Vcg8 der nichtgewählten Speicherzelle M118 wird oder ist auf 0 V gesetzt.

Bei Einleitung der Einschreiboperation werden insbesondere die Spannung Vsd1 der mit dem Wähltransistor Qs111 verbundenen Steuergateleitung SG1 und die Spannung Vsd2 auf die Spannung des Pegels "H" (= 20 V) gesetzt (vgl. Fig. 9), wodurch der erste Wähltransistor Qs111 der gewählten Bitleitung BL1 leitend gemacht bzw. durchgeschaltet wird. Demzufolge wird der NAND-Zellenblock B111 zusammen mit den restlichen NAND-Zellenblöcken an seiner einen Seite mit der Bitleitung BL11 verbunden. Auf ähnliche Weise wird die Spannung Vss1 der Steuergateleitung SG2 auf die Spannung des Pegels "H" (= 20 V) gesetzt, wodurch der zweite Wähltransistor Qs112 der gewählten Bitleitung BL11 durchgeschaltet wird. Demzufolge wird der NAND-Zellenblock B111 an seiner anderen Seite mit Substratmassespannung Vs verbunden. Das gleiche gilt auch für die restlichen NAND-Zellenblöcke. Bei Einleitung des Einschreibmodus wird die Gatespannung des MOSFETs Q2 von der Zwischenspannungsspeiseschaltung 86 für jede Bitleitung BLi auf eine Spannung (Vm+Vth) gesetzt, die eine Summe aus der internen verstärkten Spannung Vm (= 10 V) und dem MOSFET-Schwellenwert Vth ist.

Gemäß Fig. 9 werden die Gatespannung Va des MOSFETs Q2 jeder Zwischenspannungsspeiseschaltung 86-i und die Gatespannungen Vb und Vc der MOSFETs Q3 und Q5 (vgl. Fig. 1) jeder peripheren Steuerschaltung 52-1 auf die Spannung des Pegels "L" gesetzt. Demzufolge wird die interne verstärkte Spannung Vm den Bitleitungen BL11, BL12, BL13, BL14, BL21, BL22, BL23, BL24, . . ., von denen eine Gruppe aus vier Bitleitungen BL11 bis BL14 die gewählte Speicherzelle M117 enthält, zugeführt, wenn die Steuerleitung CS1 nach Maßnahme des Adreßsignals bezeichnet ist und diese Bitleitungsgruppe eine Spannung (= 23 V) aufweist, die durch "Vpp (20 V) + Vth" repräsentiert ist; der Transistor Q10 wird dabei gewählt und von den in dieser Bitleitungsgruppe gebildeten Bitleitungs-Wähltransistoren Q10 bis Q13 durchgeschaltet, so daß die Steuerschaltung 52-1 nur mit der gewählten Bitleitung BL11 verbunden wird. An die Ein/Ausgabeleitung I/01 und die Ein/Ausgabeleitung I/02 wird jeweils eine Datenspannung von 0 V bzw. 5 V angelegt. In diesem Fall wird die Spannung Vpp nur an die Bitleitung BL11 angelegt, während die Spannung Vm den restlichen Bitleitungen BL12 bis BL24 aufgeprägt wird.

Auf dieselbe Weise, wie bei der vorher beschriebenen Ausführungsform, wird die Spannung Vd des Gateanschlusses D des Einschreibtransistors Q5 (vgl. Fig. 1) jeder Steuerschaltung 52-1 und 52-2 gemäß Fig. 9 auf 5 V gesetzt, wodurch die Transistoren Q5 durchgeschaltet werden. Das NOR- Glied 62 (vgl. Fig. 1) der Schaltung 52-1 wird daher mit der Datenspannung (= z. B. 0 V) der Leitung I/01 und einem (in Fig. 9 mit Ve bezeichneten) Ringoszillator-Ausgangssignal, das extern über den Anschluß E geliefert wird, beaufschlagt. Auf ähnliche Weise wird das NOR-Glied 62 (vgl. Fig. 1) der Schaltung 52-2 mit der Datenspannung (=5 V) von der Leitung I/02 und einem extern vom Anschluß E gelieferten Ringoszillator- Ausgangssignal Ve beaufschlagt. Da in der Schaltung 52-1 die Ausgangsspannung Vgo1 vom NAND-Glied 62 eine Impulswellenform gemäß Fig. 9 aufweist, werden Ladungsträger im Kondensator 64 (vgl. Fig. 1) geladen, wodurch die Gatespannung des Transistors oder MOSFETs Q7 erhöht wird. Demzufolge wird der MOSFET Q7 durchgeschaltet, worauf der MOSFET Q6 durchschaltet. Als Ergebnis wird eine verstärkte Spannung Vpp an die gewählte Bitleitung BL11 angelegt. Bei Anlegung der Spannung Vpp wird der MOSFET Q1 der Zwischenspannungs-Speiseschaltung 86-1 gesperrt. Da zwischenzeitlich die Ausgangsspannung Vgo2 vom NOR-Glied 62 der Steuerschaltung 52-2 gemäß Fig. 9 auf 0 V gehalten wird, wird die obige Operation nicht durchgeführt. Von allen Bitleitungen BL wird daher nur eine Bitleitung BL11, welche die gewählte Speicherzelle M117 enthält, mit der Spannung Vpp beaufschlagt.

Da bei dieser Spannungsanlegung im NAND-Zellenblock B111 der gewählten Bitleitung BL11 die Steuergatespannungen Vcg1 bis Vcg6 der Speicherzellen M111 bis M116 auf die Spannung des Pegels "H" von 23 V gesetzt sind, sind ihre Kanäle leitend gemacht. Zu diesem Zeitpunkt wird die Bitleitung BL11, wie beschrieben, mit der Spannung des Pegels "H" beaufschlagt, so daß die Drain-Spannung jeder der Speicherzellen M111 bis M116 im wesentlichen auf die Spannung des Pegels "H" gesetzt wird. Diese Speicherzellen bleiben daher unverändert.

Die Gate-Elektrode der gewählten Speicherzelle M117 wird mit der Steuergatespannung Vcg7 (vgl. Fig. 9) von 0 V beaufschlagt, während an ihre Drain-Elektrode die Spannung des Pegels "H" von der Bitleitung BL11 über Speicherzellen M111 bis M116 angelegt wird; die Speicherzelle M117 ist dabei gesperrt bzw. abgeschaltet. Im Floatinggate gespeicherte Elektronen werden daher durch F-N-Durchtunnelung zur Diffusionsschicht der Speicherzelle M117 entladen bzw. entleert, und der Schwellenwert verschiebt sich in negativer Richtung auf z. B. -3 V. Als Ergebnis werden logische Daten "1" in die Speicherzelle M117 eingeschrieben. Da dabei der Gate-Elektrode der anderen Speicherzelle M118 die Steuergatespannung Vcg8 (vgl. Fig. 9) von 5 V aufgeprägt ist, die eine Zwischenspannung zwischen der Spannung des Pegels "H" und der Massespannung Vs ist, wird eine Datenlöschung verhindert.

Während die gewählte Speicherzelle M117 der Dateneinschreibung unterliegt, wird die Ein/Ausgabeleitung I/02 der Steuerschaltung 52-2 in einer anderen Gruppe von vier Bitleitungen BL21 bis BL24 auf 5 V gesetzt. Daher wird gemäß Fig. 9 die Ausgangsspannung Vgo2 des NOR-Glieds 62 auf 0 V gesetzt. Infolgedessen bleiben die MOSFETs Q6 und Q7 der Schaltung 52-2 nicht durchgeschaltet, und es wird keine verstärkte Spannung Vpp ausgegeben. Die dieser Gruppe zugeordnete gewählte Bitleitung BL21, die bei Aktivierung der Steuerleitung CL1 gleichzeitig mit der Bitleitung BL11 gewählt wird, wird auf die Zwischenspannung Vm gesetzt. Dieser Zustand entspricht dem Einschreiben von Daten entsprechend einer logischen "0". Mit anderen Worten: Wenn logische Daten "0" in die gewählte Speicherzelle eingeschrieben werden sollen, wird die Zwischenspannung Vm nicht nur an die nichtgewählten Bitleitungen, sondern auch an die gewählte Bitleitung angelegt. Es ist darauf hinzuweisen, daß die Speicherzellen der nichtgewählten Bitleitungen BL22 bis BL24 dieser Gruppe unverändert bleiben, und zwar ähnlich den nichtgewählten Speicherzellen der Leitungen BL12 bis BL14 der obengenannten Gruppe von Bitleitungen BL11 bis BL14.

Zur Erzielung einer vorteilhaften Größe der Zwischenspannung Vm wurde ein Versuch durchgeführt, bei dem verschiedene Spannungen als "Zwischenspannung Vm" an eine gewählte Bitleitung BLi angelegt werden, wenn logische Daten "0" eingeschrieben werden sollen. Es sei angenommen, daß eine der nichtgewählten Speicherzellen M211 bis M216, an deren Gate-Elektroden beim Einschreiben von Daten "0" die Spannung des hohen Pegels "H" von 20 V anliegt, als "typische nichtgewählte Speicherzelle" bezeichnet wird, während eine gewählte Speicherzelle M217, an deren Steuergate dabei die Spannung des Pegels "L" von 0 V anliegt, als "typische gewählte Speicherzelle" bezeichnet wird. Fig. 10A veranschaulicht Änderungen im Schwellenwert bezüglich einer Spannungszeit (Spannungsanlegezeit) der "typischen nichtgewählten Speicherzelle", die sich dann ergeben, wenn die Größe der an die Bitleitung BL21 anzulegenden Zwischenspannung Vm variiert wird (halbgewählter Injektionsmodus). Fig. 10B veranschaulicht die Änderungen des Schwellenwerts in bezug auf eine Spannungszeit der "typischen gewählten Speicherzelle", wie sie unter den gleichen Bedingungen ermittelt werden (halbgewählter Entladungsmodus).

Wenn - wie aus Fig. 10A hervorgeht - eine Zwischenspannung Vm zur Herabsetzung der Bitleitungsspannung von 10 V aus verringert wird, vergrößert sich die Änderung des Schwellenwerts der "typischen nichtgewählten Speicherzelle" im halbgewählten Injektionsmodus. Wenn beispielsweise die Zwischenspannung Vm auf 6 V verringert wird, verändert sich der Schwellenwert der nichtgewählten Speicherzelle stark von 3,0 auf 3,5 V während eines Spannungszeitverlaufs von nur etwa 100 ms. Wenn andererseits - wie aus Fig. 10B hervorgeht - die Zwischenspannung Vm zur Erhöhung der Bitleitungsspannung erhöht wird, vergrößert sich die Änderung im Schwellenwert der "typischen gewählten Speicherzelle" im halbgewählten Entladungs- oder Entleerungsmodus. Wenn beispielsweise die Zwischenspannung Vm auf 13 V erhöht wird, erfährt der Schwellenwert der gewählten Speicherzelle eine große Änderung von 3,0 auf etwa 2,6 V im Laufe einer Spannungszeit von nur 10 ms. Aus diesen Versuchsergebnissen läßt sich schließen, daß die Zwischenspannung Vm vorzugsweise auf 8 bis 12 V eingestellt werden soll, wenn die Spannung des Pegels "H" des EEPROMs 20 V beträgt. Eine vorteilhafte Zwischenspannung Vm läßt sich daher durch folgende Beziehung ausdrücken:

Vpp/2 - 0,1 Vpp Vm Vpp/2 + 0,1 Vpp (1)

Da bei dieser Ausführungsform die verstärkte Spannung Vpp 20 V beträgt, ergibt sich folgende Beziehung:

8 V Vm 12 (2)

Bei dieser Ausführungsform gilt Vm = 10 V.

Wenn beim EEPROM gemäß der zweiten Ausführungsform der Erfindung Daten in einen NAND-Zellenblock einer bestimmten Bitleitung BLi eingeschrieben werden sollen, ist eine Bezeichnungsreihenfolge der gewählten Speicherzellen im NAND-Zellenblock keineswegs eingeschränkt oder begrenzt, vielmehr können die Daten in einer gewünschten Reihenfolge in eine gewünschte Speicherzelle eingeschrieben werden. Weiterhin werden in diesem Fall die Drain-Elektroden der nichtgewählten Speicherzellen M, mit Ausnahme der gewählten, augenblicklich der Dateneinschreibung unterworfenen Speicherzelle, mit der Zwischenspannung Vm beaufschlagt, weil letztere an den betreffenden Bitleitungen BL anliegt. Auf diese Weise kann eine unerwünschte Datenlöschung oder Datenzerstörung aufgrund von Überlöschung zuverlässig verhindert werden. Bei Anwendung der Zwischenspannung Vm kann eine Spannungsdifferenz zwischen Bitleitungen BL im Dateneinschreibmodus verkleinert und die Möglichkeit für einen unerwünschten Streustrom von einem Feldtransistor herabgesetzt werden. Infolgedessen läßt sich auf diese Weise die Betriebszuverlässigkeit des EEPROMs verbessern.

Wenn bei dieser Ausführungsform weiterhin logische Daten "0" in die gewählte Speicherzelle eingeschrieben werden sollen, wird die Zwischenspannung Vm auch an die gewählte Bitleitung BL angelegt. Hierdurch wird zuverlässig eine unerwünschte Datenlöschung/-zerstörung in den nichtgewählten, mit der gewählten Bitleitung BL verbundenen Speicherzellen im Einschreibmodus verhindert, wodurch die Betriebszuverlässigkeit des EEPROMs weiter verbessert wird.

Darüber hinaus sind bei dieser Ausführungsform alle Bitleitungen BL in eine Anzahl von Bitleitungsgruppen mit jeweils einer vorbestimmten Zahl von Bitleitungen BL unterteilt. Eine periphere Steuerschaltung 52 ist für jede Gruppe vorgesehen, und die Wähltransistoren Q10 bis Q13, die in Abhängigkeit von einem Adreßsignal geschaltet werden, sind für die Bitleitungen jeder Gruppe vorgesehen. Wenn in einer Gruppe eine bestimmte Bitleitung (z. B. BL11) gewählt wird, wird der betreffende Transistor (z. B. Q10) durchgeschaltet, um die Steuerschaltung 52 nur mit der gewählten Bitleitung zu verbinden. Infolgedessen kann die Anordnung oder Ausbildung der peripheren Steuerschaltung auf dem Chip insgesamt vereinfacht sein. Hierdurch wird die Packungs- bzw. Integrationsdichte des EEPROMs verbessert.

Beispielsweise kann der erfindungsgemäße EEPROM so abgewandelt werden, daß er einen Zusatz-Verstärker zum Verstärken der Stromquellenspannung Vcc zwecks Erzeugung der Spannung des Pegels "H", der verstärkten bzw. angehobenen Spannung Vpp oder der Zwischenspannung Vm im Chip aufweist. Eine derartige Schaltungsanordnung ist in Fig. 11 dargestellt. Dabei sind eine vorbestimmte Zahl von MOSFETs Qv1, Qv2, Qv3, . . ., Qvn in Reihe zwischen einen MOSFET Qr als Lasttransistor und eine Ausgangsklemme Vh für die Spannung des Pegels "H" geschaltet. Die Gate-Elektrode jedes MOSFETs Qv1, Qv3, . . ., Qvn ist mit dessen Drain-Elektrode und außerdem über einen entsprechenden Kondensator Cv1, Cv3, . . ., Cvn mit einer ersten Taktsignalleitung 90 verbunden. Die Gate-Elektrode jedes MOSFETs Qv2, Qv4, . . . ist mit dessen Drain-Elektrode und außerdem über einen betreffenden Kondensator Cv2, Cv4, . . . mit einer zweiten Taktsignalleitung 92 verbunden. An die Leitungen 90 und 92 werden erste bzw. zweite Taktsignale Φ1 bzw. Φ2 mit den Wellenformen gemäß Fig. 12 angelegt. Die Signale Φ1 und Φ2 sind phasenmäßig um λ gegeneinander verschoben. Wenn die Stromquellenspannung Vcc gleich 5 V ist, wird die Spannung von 5 V an den Kondensator Cv1 angelegt, wenn der Lasttransistor Qr durchgeschaltet ist, wobei Ladungsträger entsprechend dem (bzw. im) Kondensator gespeichert werden. Die gespeicherten Ladungsträger werden über den MOSFET Qv1 mittels der Signale Φ1 und Φ2 zum nächsten Kondensator Cv2 überführt und in diesem gespeichert. Auf ähnliche Weise werden die im Kondensator Cv2 gespeicherten Ladungsträger sequentiell zum nächsten Kondensator Cvi übertragen, wodurch schließlich die Spannung Vh des Pegels "H" erhalten wird.

Claims (17)

1. Nichtflüchtige programmierbare Halbleiterspeicheranordnung, umfassend
über bzw. auf einem Halbleiter-Substrat ausgebildete parallele Bitleitungen (BL),
eine Vielzahl von an die Bitleitungen angeschlossenen Speicherzellen (M), die in mehrere Speicherzellenblöcke unterteilt sind, von denen jeder eine Reihenanordnung aus Speicherzellentransistoren umfaßt, die ihrerseits jeweils eine Ladungsträgerspeicherschicht (18) und ein Steuergate (22) aufweisen, und
über dem Substrat ausgebildete und mit den Steuergates der Speicherzellentransistoren verbundene parallele Wortleitungen (WL), wobei:
zum Einschreiben von Daten eine diesen entsprechende Spannung an eine jeweilige Bitleitung angelegt wird und eine Steuerschaltungseinheit (50, 52, 86) zum Einschreiben von Daten in einen gewählten Speicherzellentransistor in einem Dateneinschreibmodus eine Niederpegelspannung "L", eine Hochpegelspannung "H" und eine Zwischenspannung, die höher als die Niederpegelspannung, aber niedriger als die Hochpegelspannung ist, erzeugt,
dadurch gekennzeichnet,
daß beim Einschreiben von Daten eine erste Spannung, die potentialmäßig einer Spannung aus der Niederpegelspannung "L" und der Hochpegelspannung "H" entspricht, an eine mit dem gewählten Speicherzellentransistor im ausgewählten Zellenblock verbundene Wortleitung zugeführt wird,
daß eine zweite Spannung, die potentialmäßig der anderen Spannung aus der Niederpegelspannung "L" und der Hochpegelspannung "H" entspricht, an eine Wortleitung oder an Wortleitungen, die zwischen der gewählten Wortleitung und einem Kontaktknotenpunkt zwischen dem ausgewählten Zellenblock und einer spezifischen, diesem zugeordneten Bitleitung angeordnet ist bzw. sind, zugeführt wird, und
daß eine den einzuschreibenden Daten entsprechende Dateneinschreibspannung niedrigen oder hohen Pegels an die spezifische Bitleitung des ausgewählten Zellenblocks zugeführt wird,
wodurch Daten durch Durchtunnelung von Ladungsträgern in die gewählte Speicherzelle aufgrund einer Ladungsträgerbewegung zu oder von der Ladungsträgerspeicherschicht (18) des gewählten Speicherzellentransistors eingeschrieben werden, derart, daß während eine dem gewählten Speicherzellentransistor zugeordnete gewählte Bitleitung potentialmäßig von der Zwischenspannung zur Dateneinschreibspannung verändert wird, die verbleibenden Bitleitungen außer der gewählten Bitleitung auf der Zwischenspannung gehalten sind.

2. Halbleiterspeicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß dann, wenn die einzuschreibenden Daten eine logische "0" ist, die Steuerschaltungseinheit (50, 52, 86) die Zwischenspannung auch an die spezifische Bitleitung anlegt.

3. Halbleiterspeicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerschaltungseinheit (50, 52, 86) umfaßt:
eine mit den Bitleitungen (BL) verbundene erste Schaltungseinheit (50, 86) zum Erzeugen der Zwischenspannung im Dateneinschreibmodus und
eine mit den Bitleitungen (BL) verbundene zweite Schaltungseinheit (52), welche im Dateneinschreibmodus die Hochpegelspannung "H" erzeugt und dann, wenn die einzuschreibenden Daten eine logische "1" sind, in Abhängigkeit von der Wahl der spezifischen Bitleitung wirksam gemacht wird, um die Hochpegelspannung "H" nur an die spezifische Bitleitung anzulegen.

4. Halbleiterspeicheranordnung nach Anspruch 3, dadurch gekennzeichnet, daß die zweite Schaltungseinheit (52) jeweils für jede der Bitleitungen (BL) vorgesehen ist.

5. Halbleiterspeicheranordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Bitleitungen (BL) in Gruppen einer gewählten Anzahl von Bitleitungen (BL11-BL14; BL21-BL24) unterteilt sind und die zweite Schaltungseinheit (52-1, 52-2) jeweils für jede der Gruppen vorgesehen ist.

6. Halbleiterspeicheranordnung nach Anspruch 5, gekennzeichnet durch mit der gewählten Zahl von Bitleitungen und der diesen zugeordneten zweiten Schaltungseinheit (52-1, 52-2) verbundene Schalttransistoreinheiten (Q10-Q13), um dann, wenn eine Bitleitung in jeder der Gruppen gewählt ist, die zweite Schaltungseinheit (52-1, 52-2) nur mit der gewählten Bitleitung elektrisch zu verbinden, während die restlichen Bitleitungen von der zweiten Schaltungseinheit (52-1, 52-2) elektrisch getrennt sind.

7. Halbleiterspeicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß jeder der Zellenblöcke ferner einen mit der betreffenden Bitleitung (BL1-BLm) verbundenen Wähltransistor (Qs11, Qs21) aufweist, wobei die Reihenanordnung der Speicherzellentransistoren an einem Knotenpunkt derselben mit dem Wähltransistor verbunden ist, und daß eine Spannungsregeleinheit einen Wähltransistor des Zellenblocks, der die gewählte Speicherzelle enthält, durchschaltet, um den Zellenblock mit der spezifischen Bitleitung zu verbinden.

8. Halbleiterspeicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Ladungsträgerspeicherschicht ein freischwebendes Gate (18) aufweist und eine Koppelkapazität zwischen dem freischwebenden Gate und dem Substrat kleiner ist als eine Koppelkapazität zwischen dem freischwebenden Gate (18) und dem Steuergate (22).

9. Halbleiterspeicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerschaltungseinheit (50, 52, 86) in einem Datenlöschmodus eine ausreichend hohe Spannung, um der Hochpegelspannung "H" zu entsprechen, an die mit den Steuergates aller der im bestimmten Zellenblock enthaltenen Speicherzellen verbundenen Wortleitungen anlegt, um damit die Speicherzellen (M) gleichzeitig zu löschen.

10. Halbleiterspeicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß dann, wenn die Hochpegelspannung "H" zu Vpp vorausgesetzt ist, die Zwischenspannung (Vm) so bestimmt ist, daß sie der folgenden Beziehung genügt: Vpp/2 - 0,1 Vpp Vm Vpp/2 + 0,1 Vpp.

11. Halbleiterspeicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerschaltungseinheit entsprechend dem logischen Zustand der einzuschreibenden Daten an die spezifische Bitleitung die Hochpegelspannung "H" oder die Zwischenspannung anlegt.

12. Halbleiterspeicheranordnung nach Anspruch 3 und 11, dadurch gekennzeichnet, daß die zweite Schaltungseinheit (52) prüft, ob die im Dateneinschreibmodus einzuschreibenden Daten eine logische "1" oder eine logische "0" sind, und die an die gewählte Bitleitung anzulegende Hochpegelspannung "H" erzeugt, wobei bei die mit der gewählten Bitleitung verbundene jeweilige erste Schaltungseinheit automatisch abgeschaltet wird, wenn die Hochpegelspannung "H" anliegt.

13. Halbleiterspeicheranordnung nach Anspruch 12, dadurch gekennzeichnet, daß jede der Schaltungseinheit (50) umfaßt:
eine Reihenschaltung aus zwei mit jeder der Bitleitungen verbundenen Transistoren (Q 1, Q 2), von denen der eine als Aufladetransistor (Q 1) zum Abnehmen und Aufladen der Zwischenspannung und der andere als zwischen den Aufladetransistor (Q 1) und die betreffende Bitleitung geschalteter Schalttransistor (Q 2) dient.

14. Halbleiterspeicheranordnung nach Anspruch 13, dadurch gekennzeichnet, daß der Aufladetransistor (Q 1) eine mit seiner Drainelektrode, an welcher die Zwischenspannung geliefert wird, verbundene Gateelektrode aufweist.

15. Halbleiterspeicheranordnung nach Anspruch 12, dadurch gekennzeichnet, daß jede zweite Schaltungseinheit (52) umfaßt:
eine mit den einzelnen Bitleitungen verbundene Reihenschaltung aus ersten und zweiten Transistoren (Q 7, Q 6), wobei beim ersten Transistor (Q 7) dessen Gateelektrode mit seiner Drainelektrode verbunden und seine Sourceelektrode an die betreffende Bitleitung angeschlossen ist, während der zweiten Transistor (Q 6) eine mit der Sourceelektrode des ersten Transistors verbundene Gateelektrode, eine mit der Drainelektrode des ersten Transistors verbundene Sourceelektrode und eine Drainelektrode, an welche die Hochpegelspannung "H" angelegt wird, aufweist, und
einen mit der Gateelektrode des ersten Transistors verbundenen und zusammen mit dem ersten Transistor (Q 7) einen Pumpkreis bildenden Kondensator (64).

16. Halbleiterspeicheranordnung nach Anspruch 12, dadurch gekennzeichnet, daß die Bitleitungen in Bitleitungsgruppen unterteilt sind, von denen jede eine vorbestimmte Zahl von Bitleitungen umfaßt, und daß die zweite Schaltungseinheit (52) aufweist:
eine Reihenschaltung aus ersten und zweiten, gemeinsam für die vorbestimmte Zahl von Bitleitungen (BL11- BL 14) vorgesehenen bzw. dieser zugeordneten Transistoren (Q 7, Q 6), wobei der erste Transistor (Q 7) eine mit seiner Drainelektrode verbundene Gateelektrode und eine an die betreffende Bitleitung angeschlossene Sourceelektrode aufweist, während der zweite Transistor (Q 6) eine mit der Sourceelektrode des ersten Transistors verbundene Gateelektrode, eine mit der Drainelektrode des ersten Transistors verbundene Sourceelektrode und eine Drainelektrode, an welche die Hochpegelspannung "H" angelegt wird, aufweist,
einen in Diodenschaltung mit der Gateelektrode des ersten Transistors (Q7) verbundenen und zusammen mit dem ersten Transistor einen Pumpkreis bildenden Kondensator (64) sowie
einen zwischen die Reihenschaltung aus erstem und zweitem Transistor (Q7, Q6) und die vorbestimmte Zahl von Bitleitungen geschalteten Schalterkreis (Q10-Q13), um dann, wenn eine Bitleitung als die gewählte Bitleitung unter den Bitleitungen bezeichnet ist, nur die gewählte Bitleitung (BL) mit der Reihenschaltung aus ersten und zweiten Transistoren (Q6, Q7) zu verbinden.

17. Halbleiterspeicheranordnung nach Anspruch 14, gekennzeichnet, durch:
an die vorbestimmte Zahl von Bitleitungen angeschlossene Transistoren (Q10-Q13), die in Abhängigkeit von der Bezeichnung der gewählten Bitleitung leitend gemacht werden.