JPH04255996A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に関し、特に、所望のメモリセルの記憶データだけ消
去することが可能な不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】不揮発性半導体記憶装置は、ＤＲＡＭ（
Ｄｙｎａｍｉｃ　　Ｒａｎｄｏｍ　　Ａｃｃｅｓｓ　　
Ｍｅｍｏｒｙ）やＳＲＡＭ（スタテック型　　Ｒａｎｄ
ｏｍ　　Ａｃｃｅｓｓ　　Ｍｅｍｏｒｙ）等の揮発性半
導体記憶装置と異なり、電源切断後も記憶データが保持
されることが特徴である。このような不揮発性半導体記
憶装置として代表的なものにＰＲＯＭ（Ｐｒｏｇｒａｍ
ｍａｂｌｅ　　Ｒｅａｄ　　Ｏｎｌｙ　　Ｍｅｍｏｒｙ
）がある。ＰＲＯＭは、ユーザ側で情報を書込める不揮
発性半導体記憶装置である。このＰＲＯＭとして現在既
に商品化されている代表的なものとして、電気的にデー
タが書込まれ紫外線照射によってデータが消去されるＥ
ＰＲＯＭ（Ｅｒａｓａｂｌｅ　　ａｎｄ　　Ｅｌｅｃｔ
ｒｉｃａｌｌｙ　　Ｐｒｏｇｒａｍｍａｂｌｅ　　Ｒｅ
ａｄ　　Ｏｎｌｙ　　Ｍｅｍｏｒｙ）と、データ消去お
よびデータ書込みのいずれも電気的に行なわれるＥＥＰ
ＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅ　
　ａｎｄ　　Ｐｒｏｇｒａｍｍａｂｌｅ　　Ｒｅａｄ　
　ＯｎｌｙＭｅｍｏｒｙ）とがある。図１２は、ＥＰＲ
ＯＭにおけるメモリセルの構造を示す断面図である。図
１３は、ＥＥＰＲＯＭにおけるメモリセルの構造を示す
断面図である。

【０００３】図１２を参照して、ＥＰＲＯＭにおいて各
メモリセルは、単一のＦＡＭＯＳ（Ｆｌｏａｔｉｎｇ−
ｇａｔｅ　　Ａｖａｌａｎｃｈｅ　　ｉｎｊｅｃｔｉｏ
ｎ　　ＭＯＳ）トランジスタを含む。このＦＡＭＯＳト
ランジスタは、Ｐ型基板１上にドレインおよびソースと
してそれぞれ形成されたＮ型不純物領域２および３と、
Ｎ型不純物領域２および３間にまたがるようにＰ型基板
１上に酸化膜６を介して形成されるポリシリコンの導電
層５と、この導電層５上に酸化膜７を介して形成される
導電層４とを含む。導電層４および５がそれぞれ、この
ＦＡＭＯＳトランジスタのコントロールゲートおよびフ
ローティングゲートである。

【０００４】データ書込み時には、ドレイン２およびコ
ントロールゲート４にそれぞれ高電圧が印加される。こ
れによって、ドレイン２およびソース３間に大きなチャ
ネル電流が流れる。ドレイン２およびソース３間のチャ
ネル内の電界はドレイン２近傍において非常に強いので
、チャネル内においてエレクトロンは十分に加速されて
高エネルギを得る。この高エネルギのエレクトロン（ホ
ットエレクトロン）の一部がコントロールゲート４の高
電位によってフローティングゲート５に向かう方向に、
フローティングゲート５および半導体基板１間に設けら
れる酸化膜６の障壁エネルギ以上の高エネルギを持つ。 したがって、この一部のホットエレクトロンがフローテ
ィングゲート５に到達し、フローティングゲート５に捕
獲される。ドレイン２およびコントロールゲート４に高
電圧が印加されなくなると、ホットエレクトロンはフロ
ーティングゲート５に注入されなくなる。しかし、フロ
ーティングゲート５はコントロールゲート４およびＰ型
基板１とそれぞれ絶縁膜７および６によって電気的に絶
縁されているため、フローティングゲート５に捕獲され
たエレクトロンのポテンシャルエネルギは酸化膜６およ
び７のポテンシャルエネルギよりも低くなる。このため
、フローティングゲート５に一旦捕獲されたエレクトロ
ンは長期間フローティングゲート５に残留する。

【０００５】フローティングゲート５にエレクトロンが
捕獲されている状態および、フローティングゲート５に
エレクトロニクスが捕獲されていない状態がそれぞれ、
データ“０”および“１”に対応させられる。

【０００６】フローティングゲート５にエレクトロニク
スが捕獲されると、ドレイン２およびソース３間に反転
層が生じにくくなる。このため、データ書込み後のメモ
リセルのしきい値電圧はデータ書込み前に比べて高くな
る。そこで、データ読出しは、コントロールゲート４に
適当な正の電圧を印加し、これによってドレイン２およ
びソース３間に電流が流れるか否かを判別することによ
って行なわれる。前記適当な電圧は、データが書込まれ
ていない、すなわちフローティングゲート５にエレクト
ロンが注入されていないＦＡＭＯＳトランジスタのしき
い値電圧よりも高く、かつ、データ書込みが行なわれた
、すなわち、フローティングゲート５にエレクトロンが
注入されたＦＡＭＯＳトランジスタのしきい値電圧より
も低く設定される。これによって、このメモリセルを構
成するＦＡＭＯＳトランジスタは、そのフローティング
ゲート５にエレクトロンが注入されていない場合に限り
導通して、ドレイン２およびソース３間に流れる電流が
生じる。そこで、ソース３およびドレイン２間に流れる
電流の有無を判別することによって、メモリセルの記憶
データが“０”であるか“１”であるかが判別される。

【０００７】データ消去時には、このＦＡＭＯＳトラン
ジスタに紫外線等の高エネルギを有する光線が照射され
る。これによって、フローティングゲート５に捕獲され
ているエレクトロンがこの光線のフォトエネルギによっ
て励起し、酸化膜６および７のポテンシャルエネルギよ
りも高いエネルギを得る。この結果、フローティングゲ
ート５に捕獲されていたエレクトロンはコントロールゲ
ート４または基板１に放出される。

【０００８】ＥＰＲＯＭのメモリセルアレイにおいては
、図１２に示される構造のＦＡＭＯＳトランジスタが行
および列のマトリクス状に配列される。そして、同じ行
に配列されるすべてのＦＡＭＯＳトランジスタのそれぞ
れのコントロールゲート４は同じワード線に接続される
。同じ列に配列されるすべてのＦＡＭＯＳトランジスタ
のそれぞれのドレイン２は同じビット線に接続される。 ドレイン２およびコントロールゲート４への電圧印加は
、それぞれ、このビット線およびワード線を介して行な
われる。したがって、１本のワード線と１本のビット線
とに高電圧を印加すれば、この１本のワード線とこの１
本のビット線とにそれぞれコントロールゲート４および
ドレイン２を接続される１つのメモリセルにのみデータ
“０”が書込まれる。一方、データ消去時にはメモリセ
ルアレイ全体に紫外線が照射されるので、メモリセルア
レイ内のすべてのメッセージの記憶データが一括して消
去される。

【０００９】図１３を参照して、ＥＥＰＲＯＭにおいて
各メモリセルは同一の基板上に形成される、単一のＦＡ
ＭＯＳトランジスタ１０と単一のＭＯＳトランジスタ１
１とによって構成される。ＦＡＭＯＳトランジスタ１０
は、Ｐ型基板１上にソースおよびドレインとしてそれぞ
れ形成されるＮ型不純物拡散層２および３と、コントロ
ールゲート４と、フローティングゲート５とを含む。フ
ローティングゲート５は、ドレイン２および３間にまた
がるように、Ｐ型基板１上に酸化膜６を介して形成され
る。コントロールゲート４は、フローティングゲート５
上に酸化膜７を介して形成される。このＦＡＭＯＳトラ
ンジスタ１０において、フローティングゲート５と基板
１との間に設けられる酸化膜６は、ソース２およびドレ
イン３間に対応する部分においては、トンネル現象が生
じないような膜厚（通常２００オングストローム以上）
で形成され、ドレイン２端部に対応する部分においては
、トンネル現象が生じ得るように薄く（通常１００オン
グストローム程度）形成される。酸化膜６のうちこの膜
厚の薄い部分６ｂはトンネル酸化膜と呼ばれる。一方、
ＥＰＲＯＭのメモリセルとして用いられるＦＡＭＯＳト
ランジスタ（図１２）においては、基板１とフローティ
ングゲート５との間に設けられる酸化膜６の厚さはすべ
ての部分においてトンネル現象が生じない厚さ（通常２
００オングストローム以上）である。ＥＥＰＲＯＭにお
いては、このトンネル酸化膜６ｂを利用してデータ書込
みおよびデータ消去が行なわれる。

【００１０】データ書込時には、ドレイン２およびコン
トロールゲート４間に、コントロールゲート４を高電位
側とする高電圧が印加される。これによってトンネル酸
化膜６ｂにフローティングゲート５側を高電位側とする
高電界が発生してトンネル現象が生じる。すなわち、ド
レイン２近傍で発生するホットエレクトロンが酸化膜６
ｂをトンネルしてフローティングゲート５に注入される
。ドレイン２およびコントロールゲート４間に高電圧が
印加されなくなると、フローティングゲート５に注入さ
れたエレクトロンはＥＰＲＯＭの場合と同様に長時間フ
ローティングゲート５に残留する。

【００１１】データ消去時には、データ書込時とは逆に
、ドレイン２およびコントロールゲート４間に、ドレイ
ン２を高電位側とする高電圧が印加される。これによっ
て、酸化膜６ｂにデータ書込み時とは逆方向の高電界が
発生するので、フローティングゲート５のエレクトロン
が酸化膜６ｂをトンネルしてドレイン２に放出される。 したがって、フローティングゲート５に捕獲されていた
エレクトロンはフローティングゲート５から除去される
。もちろん、フローティングゲート５にエレクトロンが
捕獲されているＦＡＭＯＳトランジスタ１０のしきい値
電圧は、エレクトロンを注入されていないフローティン
グゲート５を有するＦＡＭＯＳトランジスタ１０のそれ
よりも高い。したがって、ＥＥＰＲＯＭにおいても、デ
ータ書込みおよびデータ消去は、各メモリセルを構成す
るＦＡＭＯＳトランジスタ１０のしきい値電圧を変化さ
せることによって行なわれる。

【００１２】データ読出時には、コントロールゲート４
に適当な電位（エレクトロンを注入されたフローティン
グゲートを有するＦＡＭＯＳトランジスタ１０のしきい
値電圧よりも低く、かつ、エレクトロンを注入されてい
ないフローティングゲート５を有するＦＡＭＯＳトラン
ジスタ１０のしきい値電圧よりも高い電位）を与え、ド
レイン２およびソース３間に流れる電流の有無を判別す
れば、このメモリセルの記憶データが“０”であるか“
１”であるかが判別できる。

【００１３】このようなデータ消去，データ書込み，お
よびデータ読出しを１メモリセル単位で行なうために、
ＥＥＰＲＯＭの各々にはＭＯＳトランジスタ１１が設け
られる。ＭＯＳトランジスタ１１は、ソースとしてＰ型
基板１上にＦＡＭＯＳトランジスタ１０のドレインと共
通に形成される不純物拡散層２と、ドレインとしてＰ型
基板１上に形成されるＮ型不純物拡散層８と、不純物拡
散層２および８間にまたがるようにＰ型基板１上に形成
されるゲート電極９とを含む。ゲート電極９とＰ型基板
１とは酸化膜６によって電気的に絶縁される。

【００１４】ＥＥＰＲＯＭのメモリセルアレイにおいて
は、図１３に示される構造のメモリセルが行および列の
マトリクス状に配列され、同じ行に配列されるすべての
メモリセルをそれぞれ構成するＭＯＳトランジスタ１１
のゲート９が同一のワード線に接続され、同じ列に配列
されるすべてのメモリセルをそれぞれ構成するＭＯＳト
ランジスタ１１のドレイン８が同一のビット線に接続さ
れる。そして、データ書込時には、すべてのＦＡＭＯＳ
トランジスタ１０のコントロールゲート４に高電位が付
与され、かつ、１本のワード線および１本のビット線に
それぞれ、ＭＯＳトランジスタ１１のしきい値電圧以上
の電位および接地電位が与えられる。これによって、こ
の１本のワード線とこの１本のビット線にそれぞれゲー
ト９およびドレイン８を接続されるメモリセルにだけデ
ータが書込まれる。データ消去時には、すべてのＦＡＭ
ＯＳトランジスタ１０のコントロールゲート４が接地さ
れ、かつ、１本のワード線および１本のビット線にそれ
ぞれ、ＭＯＳトランジスタ１１のしきい値電圧以上の電
位および高電位が与えられる。これによって、この１本
のワード線およびこの１本のビット線にそれぞれゲート
９およびドレイン８を接続されるメモリセルのデータだ
けが消去される。そして、データ読出時には、すべての
ＦＡＭＯＳトランジスタ１０のコントロールゲート４に
前記適当な電位が付与され、かつ、１本のワード線にＭ
ＯＳトランジスタ１１のしきい値電圧以上の電位が付与
された状態で、１本のビット線に流れる電流の有無が検
知される。これによって、この１本のワード線およびこ
の１本のビット線にそれぞれゲート９およびドレイン８
を接続されるメモリセルの記憶データのみが読出される
。

【００１５】以上のように、構造的には、ＥＰＲＯＭの
メモリセルの各々が１つのトランジスタによって構成さ
れるのに対し、ＥＥＰＲＯＭのメモリセルの各々は２つ
のトランジスタによって構成される。このため、ＥＰＲ
ＯＭはビットコストが安く、高集積化が容易であるのに
対し、ＥＥＰＲＯＭは、ビットコストが高く高集積化が
難しい。一方、動作的には、ＥＰＲＯＭにおいて、デー
タ消去が紫外線で行なわれるのに対し、ＥＥＰＲＯＭに
おいては、データ消去が電気的に行なわれる。このため
ＥＰＲＯＭにおけるデータ消去はすべてのメモリセルに
対して一斉に行なうことしかできないのに対し、ＥＥＰ
ＲＯＭにおけるデータ消去は選択的に、たとえば１バイ
ト分のメモリセルごとに（バイト単位で）行なうことが
できる。

【００１６】このようなＥＰＲＯＭやＥＥＰＲＯＭ以外
の不揮発性半導体記憶装置として、すべてのメモリセル
の記憶データを一括して電気的に消去できる、フラッシ
ュＥＥＰＲＯＭが注目されつつある。図１４は、フラッ
シュＥＥＰＲＯＭにおける各メモリセルの断面構造を示
す図である。図１４を参照して、各メモリセルはＥＰＲ
ＯＭの場合と同様に、１つのＦＡＭＯＳトランジスタに
よって構成される。しかしながら、このＦＡＭＯＳトラ
ンジスタは、ＥＰＲＯＭの各メモリセルを構成するＦＡ
ＭＯＳトランジスタと異なり、フローティングゲート５
とＰ型基板１との間に介在される酸化膜６の厚さがトン
ネル現象が生じるように薄く、通常１００オングストロ
ーム程度に設定される。データ書込み時には、コントロ
ールゲート４およびドレイン２に高電圧が印加され、こ
れによって発生したホットエレクトロンがフローティン
グゲート５に注入される。データ消去時には、コントロ
ールゲート４が接地され、ソース３に高電圧が印加され
る。これによってフローティングゲート５およびソース
３間にトンネル現象が生じ、フローティングゲート５に
蓄積されたエレクトロンが酸化膜６をトンネルしてソー
ス３に放出される。なお、コントロールゲート４および
フローティングゲート５間の酸化膜７の厚さは通常２０
０オングストローム以上である。

【００１７】このフラッシュＥＥＰＲＯＭにおいても、
複数のメモリセルが行および列のマトリクス状に配列さ
れ、かつ、同一の行に配列されるメモリセルをそれぞれ
構成するＦＡＭＯＳトランジスタのコントロールゲート
４が同一のワード線に接続され、同一の列に配列される
メモリセルをそれぞれ構成するＦＡＭＯＳトランジスタ
のドレイン２が同一のビット線に接続される。データ書
込み時およびデータ消去時における、コントロールゲー
ト４およびドレイン２への電圧印加は、それぞれ、ワー
ド線およびビット線を介して行なわれる。フラッシュＥ
ＥＰＲＯＭにおいては、すべてのメモリセルを構成する
ＦＡＭＯＳトランジスタのソース３が共通の信号線（以
下、ソース線と呼ぶ）に接続される。データ消去時には
、このソース線に高電圧が印加され、かつ、すべてのワ
ード線が接地される。したがって、フラッシュＥＥＰＲ
ＯＭにおけるデータ消去は全ビット同時に行なわれる。 なお、ソース線は通常接地電位にある。

【００１８】図９は、フラッシュＥＥＰＲＯＭにおける
メモリアレイの構成を概念的に示す回路図である。図９
には、簡単のために、１つのメモリアレイにおいてメモ
リセルが３行×３列のマトリクス状に配列される場合が
示される。図１０は、フラッシュＥＥＰＲＯＭのデータ
書込み時におけるワード線，ビット線，およびソース線
の電位を表形式で示す図であり、図１１は、フラッシュ
ＥＥＰＲＯＭのデータ消去時における、ワード線，ビッ
ト線，およびソース線の電位を表形式で示す図である。

【００１９】図９を参照して、１行目のメモリセルＭ１
１，Ｍ１２，およびＭ１３のコントロールゲートはワー
ド線ＷＬ１に接続され、２行目のメモリセルＭ２１，Ｍ
２２，およびＭ２３のコントロールゲートはワード線Ｗ
Ｌ２に接続され、３行目のメモリセルＭ３１，Ｍ３２，
およびＭ３３のコントロールゲートはワード線ＷＬ３に
接続される。１列目のメモリセルＭ１１，Ｍ２１，およ
びＭ３１のドレインはビット線ＢＬ１に接続され、２列
目のメモリセルＭ１２，Ｍ２２，およびＭ３２のドレイ
ンはビット線ＢＬ２に接続され、３列目のメモリセルＭ
１３，Ｍ２３，およびＭ３３のドレインはビット線ＢＬ
３に接続される。ビット線ＢＬ１，ＢＬ２，およびＢＬ
３はそれぞれ、ＮチャネルＭＯＳトランジスタＱ１，Ｑ
２，およびＱ３を介してノードＤに接続される。すべて
のメモリセルＭｉｊ（ｉ＝１，２，３：ｊ＝１，２，３
）のソースは同一のノードＳに接続される。ノードＤは
、データ書込み時およびデータ消去時にそれぞれ、高電
位および接地電位とされる。ノードＳには、データ書込
み時およびデータ消去時にそれぞれ、接地電位および高
電位が印加される。トランジスタＱ１〜Ｑ３は、ノード
Ｄの電位が供給されるビット線ＢＬ１〜ＢＬ３のうちか
ら１本だけ選択するために設けられる。トランジスタＱ
１，Ｑ２およびＱ３の導通状態はそれぞれ、制御信号Ｃ
１，Ｃ２，およびＣ３によって制御される。

【００２０】たとえばメモリセルＭ２２にデータを書込
む場合には、制御信号Ｃ２の論理レベルがハイレベルと
され、他の制御信号Ｃ１およびＣ３の論理レベルはとも
にローレベルとされる。同時に、ワード線ＷＬ２に１２
Ｖ程度の高電圧が印加され、他のワード線ＷＬ１および
ＷＬ３の電位は０Ｖとされる。つまり、ビット線ＢＬ２
およびワード線ＷＬ２が選択される。したがって、選択
されたビット線ＢＬ２と選択されたワード線ＷＬ２との
接続点に配置されるメモリセル（以下、選択されたメモ
リセルと呼ぶ）Ｍ２２のコントロールゲート，ドレイン
，およびソースの電位がそれぞれ、図１０（ａ）に示さ
れるように、それぞれ１２Ｖ，７Ｖ，および０Ｖとなる
。したがって、選択されたメモリセルＭ２２のフローテ
ィングゲートにはドレイン近傍で発生したホットエレク
トロンが注入される。一方、選択されたワード線ＷＬに
接続される他のメモリセルＭ２１およびＭ２３の各々の
コントロールゲート，ドレイン，およびソースの電位は
それぞれ、１２Ｖ，０Ｖ，および０Ｖとなる。したがっ
て、これらのメモリセルＭ２１およびＭ２３のいずれに
おいても、ホットエレクトロンは発生しないので、フロ
ーティングゲートにエレクトロンは注入されない（図１
０（ｂ）参照）。選択されたビット線ＢＬ２に接続され
る他のメモリセルＭ１２およびＭ３２の各々において、
コントロールゲート，ドレイン，およびソースの電位は
それぞれ、図１０（ｃ）に示されるように、０Ｖ，７Ｖ
および０Ｖとなる。したがって、これらのメモリセルＭ
１２およびＭ３２のいずれにおいても発生したホットエ
レクトロンはフローティングゲート方向に移動しない。 コントロールゲートおよびドレインをそれぞれ非選択の
ワード線および非選択のビット線に接続されるメモリセ
ルＭ１１，Ｍ１３，Ｍ３１，およびＭ３３の各々のコン
トロールゲート，ドレイン，およびソースの電位はそれ
ぞれ、図１０（ｄ）に示されるように、０Ｖ，０Ｖ，お
よび７Ｖとなる。したがって、これらのメモリセルＭ１
１，Ｍ１３，Ｍ３１，およびＭ３３のいずれにおいても
、ホットエレクトロンの発生，発生したホットエレメン
トのフローティングゲートへの注入は行なわれない。そ
れゆえ、選択されたメモリセルＭ２２にのみデータ“０
”が書込まれ、他のメモリセルにはデータが書込まれな
い。

【００２１】データ消去時には、制御信号Ｃ１〜Ｃ３の
それぞれの論理レベルがすべてハイレベルとなる。これ
によって、すべてのビット線ＢＬ１〜ＢＬ３の電位がほ
ぼ０Ｖとなる。したがって、データ消去時には、すべて
のメモリセルＭｉｊのコントロールゲート，ドレイン，
およびソースの電位がそれぞれ図１１に示されるように
、０Ｖ，０Ｖ，および１０Ｖとなる。このため、すべて
のメモリセルＭｉｊのフローティングゲートからソース
にエレクトロンが引抜かれる。非選択のビット線はフロ
ーティング状態でもよいが、データ読出しのためにコン
トロールゲートに印加される電圧（読出し電圧）以下で
ある必要があり、実際にはほぼ０Ｖとされる。

【００２２】このように、フラッシュＥＥＰＲＯＭは、
各メモリセルが１つのトランジスタによって構成される
ので、ビットコストが安く高集積化に有利である。一方
、動作的には、フラッシュＥＥＰＲＯＭはすべてのメモ
リセルの記憶データが一括して電気的に消去されるよう
に構成される。

【００２３】一般に、フラッシュＥＥＰＲＯＭのメモリ
アレイは、図９に示すように単一のブロックで構成され
る場合は少なく、複数のブロックで構成される。図８は
、フラッシュＥＥＰＲＯＭの一般的な全体構成を示す概
略ブロック図である。図８を参照して、フラッシュＥＥ
ＰＲＯＭは、たとえば、８個のブロック１０１〜１０８
に分割されたメモリアレイ１００と、ソース回路１１０
と、Ｘデコーダ１２０と、Ｙデコーダ１３０と、８個の
ブロック１０１〜１０８の各々に対応して１個ずつ設け
られるＹゲート１４０とを含む。フラッュＥＥＰＲＯＭ
はさらに、８個のブロック１０１〜１０８の各々に対応
して１個ずつ設けられる、センスアンプおよび書込み／
消去回路１５０と、このセンスアンプおよび書込み／消
去回路１５０の各々に対応して１個ずつ設けられる入出
力バッファ１６０とを含む。Ｘデコーダ１２０は、外部
行アドレス信号を受ける端子Ａ０〜Ａｍ接続される。 Ｙデコーダ１３０は、外部列アドレス信号を受ける端子
Ｂ０〜Ｂｎに接続される。入出力バッファ１６０の各々
は、メモリアレイ１００への書込みデータおよびメモリ
アレイ１００からの読出しデータを受ける１つの端子Ｄ
０〜Ｄ７に接続される。メモリアレイ１００において、
ワード線ＷＬは８個のブロック１０１〜１０８に共通に
設けられる。一方、ビット線ＢＬは８個のブロック１０
１〜１０８の各々に同じ数ずつ設けられる。メモリセル
（図示せず）はワード線ＷＬおよびビット線ＢＬの交点
の各々に対応して１個ずつ設けられる。メモリアレイ１
００において、８個のブロック１０１〜１０８の各々は
１ビットに対応して設けられる。

【００２４】Ｘデコーダ１２０は、アドレス端子Ａ０〜
Ａｍからの外部行アドレス信号に応答して、１本のワー
ド線ＷＬを選択し、選択したワード線ＷＬに、１２Ｖ程
度の高電圧（データ書込み時）または５Ｖの電源電圧（
データ読出し時）を与える。さらに、Ｘデコーダ１２０
は、データ消去時に、すべてのワード線ＷＬに０Ｖを与
える。Ｙデコーダ１３０は、アドレス端子Ｂ０〜Ｂｎか
らの外部列アドレス信号に応答して、メモリアレイ１０
０の各ブロックから１本のビット線ＢＬを選択するため
の信号を出力する。具体的には、Ｙゲート１４０の各々
が図９に示されるトランジスタＱ１〜Ｑ３に相当するＭ
ＯＳトランジスタ１８０を、対応するブロック（１０１
〜１０８のうちのいずれか）に含まれるすべてのビット
線ＢＬの各々に対応して１個ずつ含む。

【００２５】Ｙデコーダ１３０は、外部列アドレス信号
に応答して、Ｙゲート１４０の各々に含まれるＭＯＳト
ランジスタ１８０のうちの１つのみを導通状態にし、他
を非導通状態にすべく、これらのＭＯＳトランジスタ１
８０にゲート電圧を供給する。各Ｙゲート１４０に含ま
れるＭＯＳトランジスタ１８０は、メモリアレイ１００
内の対応するブロックに含まれるビット線ＢＬの各々と
、対応するセンスアンプおよび書込／消去回路１５０と
の間に設けられる。したがって、Ｙデコーダ１３０の出
力に応答して、メモリアレイ１００を構成する８個のブ
ロック１０１〜１０８の各々のビット線ＢＬのうちの１
本が、対応するＹゲート１４０を介して対応するセンス
アンプおよび書込み／消去回路１５０に電気的に接続さ
れる。さらに、ブロック１０１〜１０８の各々のビット
線ＢＬは同一のソース線１７０を介してソース回路１１
０に接続される。ソース回路１１０は、すべてのソース
線１７０に、０Ｖ（データ書込み時およびデータ読出し
時）または１０Ｖ程度の高電圧（データ消去時）を与え
る。

【００２６】データ書込み時には、８ビットの外部デー
タがデータ入出力端子Ｄ０〜Ｄ７に与えられる。データ
入出力端子Ｄ０〜Ｄ７の各々はこの８ビットデータのい
ずれかのビットのデータ信号を受ける。入出力バッファ
１６０の各々は、対応するデータ入出力端子（Ｄ０〜Ｄ
７のいずれか）からのデータ信号をバッファリングして
対応するセンスアンプおよび書込み／消去回路１５０に
与える。センスアンプおよび書込み／消去回路１５０の
各々は、対応する入出力バッファ１６０からのデータ信
号が論理値“０”に対応するものである場合に、対応す
るＹゲート１４０に７Ｖ程度の高電圧を与え、対応する
入出力バッファ１６０からのデータ信号が論理値“１”
に対応するものであれば、対応するＹゲート１４０に０
Ｖ程度の低電圧を与える。この結果、８個のブロック１
０１〜１０８の各々において、Ｘデコーダ１２０によっ
て高電圧を印加されたワード線ＷＬおよび対応するＹゲ
ート１４０から高電圧を印加されたビット線ＢＬにそれ
ぞれコントロールゲートおよびドレインを接続される１
つのメモリセルに対してのみ外部データが書込まれる。

【００２７】データ読出し時には、センスアンプおよび
書込み／消去回路１５０の各々が、対応するＹゲート１
４０を介して電気的に接続される１本のビット線ＢＬに
流れる電流の有無を検知する。さらに、センスアンプお
よび書込み／消去回路１５０の各々の、前記１本のビッ
ト線ＢＬに流れる電流が検知された場合に論理値“１”
に対応するデータ信号を対応する入出力バッファ１６０
に出力し、前記１本のビット線ＢＬに流れる電流が検知
されなかった場合に、論理値“０”に対応するデータ信
号を対応する入出力バッファ１６０に出力する。入出力
バッファ１６０の各々は、対応するセンスアンプおよび
書込み／消去回路１５０からのデータ信号をバッファリ
ングして対応するデータ入出力端子Ｄ０〜Ｄ７に出力す
る。

【００２８】それゆえ、１回のデータ書込みによれば、
メモリアレイ１００を構成する８このブロック１０１〜
１０８のそれぞれに同時に１ビットのデータが書込まれ
、１回のデータ読出しによれば、この８個のブロック１
０１〜１０８のそれぞれから同時に１ビットのデータが
読出される。すなわち、データ書込みおよびデータ読出
しは１バイト単位で行なわれる。

【００２９】一方、データ消去時には、センスアンプお
よび書込み／消去回路１５０の各々は、対応するＹゲー
ト１４０に、０Ｖ程度の低電圧を与える。同時に、Ｙデ
コーダ１３０が、各Ｙゲート１４０に含まれるＭＯＳト
ランジスタ１８０をすべて導通状態にする。この結果、
メモリアレイ１００に含まれるすべてのブロック１０１
〜１０８または１つのブロックに含まれるすべてのメモ
リセルの記憶データが消去される。

【００３０】なお、データ書込時およびデータ消去時に
、ワード線，ビット線，およびソース線に印加される高
電圧（５Ｖ以上）および、通常の電源電圧（５Ｖ）はそ
れぞれ、電源端子ＶｐｐおよびＶｃｃに外部から供給さ
れる。実際には、スイッチ回路１９０が、電源端子Ｖｐ
ｐおよびＶｃｃに供給される電圧のうちのいずれかを選
択的にソース回路１１０，Ｘデコーダ１２０，およびＹ
デコーダ１３０に供給する。また、フラッシュＥＥＰＲ
ＯＭの各機能部は、データ書込みモードを指示するライ
トイネーブル信号ＷＥ，データ消去モードを指示するイ
レースイネーブル信号ＥＥ等の外部制御信号に従って上
記のような動作を実現する。これらの外部制御信号は制
御端子１９２に供給される。

【００３１】このように、１回のデータ消去によって、
メモリアレイ１００内の各ブロックにおいてすべてのメ
モリセルの記憶データが消去される。すなわち、データ
消去はデータ書込みおよびデータ読出しのようにバイト
単位で行なわれず、全ビット同時または、メモリアレイ
１００を構成するブロック単位で行なわれる。

【００３２】このように、フラッシュＥＥＰＲＯＭは、
構造的には１つのメモリセルが１つのトランジスタによ
って構成されるので、ビットコストが安く高集積化に有
利である一方、動作的には、データ消去がメモリアレイ
を構成するブロック単位で行なわれるので、メモリアレ
イの記憶データを選択的に消去することはできない。

【００３３】

【発明が解決しようとする課題】以上のように、従来の
不揮発性半導体記憶装置は、構造的にビットコストが安
く高集積化が可能なＥＰＲＯＭおよびフラッシュＥＥＰ
ＲＯＭと、構造的にビットコストが高く高集積化が困難
なＥＥＰＲＯＭとに大別される。近年の半導体記憶装置
の記憶容量の大容量化、すなわち、１つの半導体記憶装
置に含まれるメモリセルの数の増大に伴い、ビットコス
トが安く高集積化に有利なメモリセル構造が要求されつ
つある。このような要求に応えるには、前者の不揮発性
半導体記憶装置が有利である。しかしながら、従来のＥ
ＰＲＯＭおよびフラッシュＥＥＰＲＯＭにおいて、デー
タ消去は全ビット同時にまたはメモリアレイを構成する
ブロック単位で一括して行なわれる。このため、メモリ
アレイ内の一部のメモリセルの記憶データを選択的に消
去したり、新たなデータに書換えることは不可能である
。このような点で、ＥＰＲＯＭやフラッシュＥＥＰＲＯ
Ｍは、機能性が低いという欠点を有する一方、後者の不
揮発性半導体記憶装置（ＥＥＰＲＯＭ）は、ビットコス
トが高く高集積化が困難であるという欠点を有するもの
の、データ消去がバイト単位で行なわれるので、機能性
が高いという利点も有する。このように、従来の不揮発
性半導体記憶装置には、記憶容量の大容量化に適した構
造を有し、かつ、任意のメモリセルの記憶データを選択
的に消去できる高い機能性を有するものがなかった。

【００３４】それゆえに、本発明の目的は、上記のよう
な問題点を解決し、ビットコストが安く高集積化に有利
であり、かつ、少なくともバイト単位でデータ消去を行
なうことができる不揮発性半導体記憶装置を提供するこ
とである。

【００３５】

【課題を解決するための手段】本発明に係る不揮発性半
導体記憶装置は、複数の行および複数の列に配列された
複数のメモリセルを含み、これら複数のメモリセルの各
々は、トンネル現象を利用してデータ消去を行なうこと
ができる電界効果半導体素子のみを含む。これらの電界
効果半導体素子の各々は、制御端子と、第１および第２
導通端子と、電荷が捕獲されるべきフローティングゲー
ト領域とを有する。上記のような目的を達成するために
、本発明に係る不揮発性半導体記憶装置は、データ消去
時に、複数のビット線のうちのいずれかを選択する第１
選択手段と、データ消去時に、複数のワード線のうちの
いずれかを選択する第２選択手段と、データ消去時に、
第１選択手段によって選択されたビット線と第２選択手
段によって選択されたワード線との間に、所定の高電圧
を印加する第１の電圧印加手段とを備える。この所定の
高電圧は、第１選択手段によって選択されたビット線に
接続される第１導通端子と第２選択手段によって選択さ
れたワード線に接続される制御端子に対応するフローテ
ィングゲート領域との間にトンネル現象を生じさせるこ
とができる大きさに設定される。

【００３６】好ましくは、すべてのメモリセルの第２導
通端子は共通に接続され、かつ、データの一括消去時に
、共通に接続された第２導通端子とすべてのワード線と
の間に所定の高電圧を印加する第２の電圧印加手段が第
１電圧印加手段に加えて設けられる。この所定の高電圧
は、各メモリセルにおいて第２導通端子とフローティン
グゲート領域との間にトンネル現象を生じさせることが
できる大きさに設定される。

【００３７】

【作用】本発明に係る不揮発性半導体記憶装置は、上記
のように、データ消去時にいずれかのワード線およびい
ずれかのビット線を選択する手段と、これらの間に高電
圧を印加する手段とを備えるので、このいずれかのワー
ド線と、このいずれかのビット線との交点に配置された
メモリセルにのみトンネル現象を生じさせることができ
る。したがって、メモリセルアレイに含まれるすべての
メモリセルの記憶データではなく、メモリセルアレイ内
のごく一部のメモリセルの記憶データのみが選択的に消
去され得る。

【００３８】

【実施例】図１は、本発明の一実施例の不揮発性半導体
記憶装置のメモリアレイの構成を概念的に示す回路図で
ある。図１には、メモリアレイにおいてメモリセルが３
行×３列のマトリクス状に配列される場合が例示される
。なお、本実施例の半導体記憶装置における各メモリセ
ルの構造は、従来のフラッシュＥＥＰＲＯＭにおけるそ
れ（図１４）と同一である。

【００３９】図１を参照して、９個のメモリセルＭｉｊ
（ｉ＝１，２，３：ｊ＝１，２，３）は、従来のフラッ
シュＥＥＰＲＯＭの場合（図９）と同様に３本のワード
線ＷＬ１〜ＷＬ３および３本のビット線ＢＬ１〜ＢＬ３
に接続される。さらに、これら９個のメモリセルＭｉｊ
のそれぞれのソースは同一のノードＳに接続される。さ
らに、ビット線ＢＬ１，ＢＬ２，およびＢＬ３はそれぞ
れ、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２，Ｑ３を
介して同一のノードＤに接続される。トランジスタＱ１
，Ｑ２，およびＱ３の導通状態はそれぞれ、制御信号Ｃ
１，Ｃ２，およびＣ３によって制御される。データ書込
みおよびデータ読出しは従来のフラッシュＥＥＰＲＯＭ
の場合と同様に行なわれるので、説明は省略する。一方
、データ消去時には従来のフラッシュＥＥＰＲＯＭの場
合と異なり、記憶データを消去したいメモリセルに接続
されたビット線およびワード線にのみそれぞれ、高電位
および接地電位が付与される。

【００４０】次に、データ消去時における図１のノード
や信号線に付与される電位について図２を参照しながら
説明する。図２は、データ消去時における、記憶データ
を消去されるべきメモリセルおよび記憶データを消去さ
れるべきでないメモリセルの各々の、コントロールゲー
ト，ドレイン，およびソースの電位を表形式で示す図で
ある。

【００４１】データ消去時には、ノードＤが１０Ｖ程度
の高電圧を印加され、ノードＳが接地電位を印加される
かまたは、読出電圧以下（通常０Ｖ程度）のフローティ
ング状態とされる。同時に、制御信号Ｃ１〜Ｃ３のうち
のいずれか１つの論理レベルが選択的にハイレベルとさ
れ、かつ、ワード線ＷＬ１〜ＷＬ３のうちのいずれか１
本にのみ選択的に接地電位が付与される。たとえば、メ
モリセルＭ２２の記憶データを消去する場合には、制御
信号Ｃ２の論理レベルがハイレベルとされ、かつ、他の
制御信号Ｃ１およびＣ３の論理レベルがローレベルとさ
れる。そして、ワード線ＷＬ２に接地電位が付与され、
他のワード線ＷＬ１およびＷＬ３には５Ｖ程度の正の電
位が付与される。したがって、記憶データを消去される
べきメモリセルとして選択されたメモリセルＭ２２のコ
ントロールゲート，ドレイン，およびソースの電位はそ
れぞれ、図２（ａ）に示されるように、０Ｖ，１０Ｖ，
５Ｖ（またはフローティング）となる。このためメモリ
セルＭ２２において、フローティングゲートおよびドレ
イン間に、ドレイン側を高電位とする高電界が発生する
のでフローティングゲートおよびドレイン間にトンネル
現象が生じる。すなわち、フローティングゲートに蓄積
されたエレクトロンがドレインに放出される。一方、記
憶データを消去されるべきメモリセルとして選択されな
かった非選択メモリセルのうち、メモリセルＭ２２と同
じワード線ＷＬ２に接続されるメモリセルＭ２１および
Ｍ２３の各々の、コントロールゲート，ドレイン，およ
びソースの電位はそれぞれ、図２（ｂ）に示されるよう
に、０Ｖ，０Ｖ，５Ｖ（またはフローティング）となる
。このため、これらのメモリセルＭ２１およびＭ２３の
各々においては、コントロールゲートが接地されるもの
の、ソースおよびドレインのいずれにもトンネル現象を
生じさせることができるだけの高電圧が印加されないの
で、フローティングゲートからエレクトロンは放出され
ない。また、非選択メモリセルのうちメモリセルＭ２２
と同じビット線ＢＬ２に接続されるメモリセルＭ１２お
よびＭ３２の各々の、コントロールゲート，ドレイン，
およびソースの電位はそれぞれ図２（ｃ）に示されるよ
うに、５Ｖ，１０Ｖ，および５Ｖ（またはフローティン
グ）となる。このため、これらのメモリセルＭ１２およ
びＭ３２の各々においては、ドレインに高電圧が印加さ
れるものの、コントロールゲートに正の電圧が印加され
るので、コントロールゲートおよびドレイン間にトンネ
ル現象が生じるだけの高電界が印加されない。したがっ
て、フローティングゲートからエレクトロンは放出され
ない。また、他の非選択メモリセルＭ１１，Ｍ１３，Ｍ
３１，およびＭ３３の各々の、コントロールゲート，ド
レイン，およびソースの電位はそれぞれ、図２（ｄ）に
示されるように、５Ｖ，０Ｖおよび５Ｖ（またはフロー
ティング）となる。このため、これらのメモリセルＭ１
１，Ｍ１３，Ｍ３１，およびＭ３３の各々においては、
フローティングゲートおよびドレイン間にフローティン
グゲート側を高電位側とする電界が印加されるので、フ
ローティングゲートからエレクトロンは放出されない。 それゆえ、選択されたメモリセルＭ２２の記憶データの
みが消去される。なお、非選択メモリセルのドレインも
、フローティング状態であっても良いが、読出電圧５Ｖ
以下（通常０Ｖ程度）でなければならない。このように
、本実施例の不揮発性半導体記憶装置においては、記憶
データを消去したいメモリセルに接続されるビット線お
よびワード線にそれぞれ選択的に、トンネル現象を生じ
させるための電位を付与することによって行なわれる。 したがって、所望のメモリセルの記憶データのみを消去
することが可能となる。

【００４２】図３は、本実施例の不揮発性半導体記憶装
置の全体構成を示す概略ブロック図である。図３を参照
して、本実施例の不揮発性半導体記憶装置は、図８に示
される従来のフラッシュＥＥＰＲＯＭとほぼ同様の全体
構成を有する。ただし、本実施例の不揮発性半導体記憶
装置においては、Ｘデコーダ１２０が、データ消去時に
１本のワード線ＷＬを選択し、選択したワード線ＷＬに
接地電位を与え、他のワード線ＷＬに５Ｖを与えるよう
に構成される。Ｙデコーダ１３０は、データ書込時およ
びデータ読出時だけでなくデータ消去時にもＹゲート１
４０の各々に含まれるＭＯＳトランジスタ１８０のうち
の１つを導通させ、他を非導通状態にするように構成さ
れる。さらに、ソース回路１１０は、図８に示されるそ
れと異なり、データ消去時にすべてのソース線１７０に
５Ｖを与えるように構成される。さらに、センスアンプ
および書込み／消去回路１５０の各々は、データ消去時
に、対応するＹゲート１４０に１０Ｖを出力するように
構成される。

【００４３】図４は、本実施例におけるＸデコーダ１２
０の構成を示す部分回路図である。図４を参照して、Ｘ
デコーダ１２０は、すべてのワード線ＷＬの各々に対応
して、（ｍ＋２）入力ＮＡＮＤゲート２００と、インバ
ータ２１０と、ＮチャネルＭＯＳトランジスタ２２０，
２３０，および２６０と、ＰチャネルＭＯＳトランジス
タ２４０および２５０とを含む。ＮＡＮＤゲート２００
は、行アドレス端子Ａ０〜Ａｍのそれぞれからの信号ａ
０〜ａｍをそのままの論理レベルで、または反転して受
ける。さらに、ＮＡＮＤゲート２００は制御信号Ｉを受
ける。具体的には、ＮＡＮＤゲート２００には、対応す
るワード線ＷＬのアドレスを指示する行アドレス信号が
行アドレス端子Ａ０〜Ａｍに与えられたときに、このＮ
ＡＮＤゲート２００の制御信号Ｉ以外の入力信号の論理
レベルがすべてハイレベルとなるように、信号ａ０〜ａ
ｍが反転状態または非反転状態で与えられる。インバー
タ２１０はＮＡＮＤゲート２００の出力を反転する。ト
ランジスタ２２０は、インバータ２１０の出力端と、ト
ランジスタ２５０および２６０のゲートとの間に設けら
れ、トランジスタ２３０はＮＡＮＤゲート２００の出力
端とトランジスタ２５０および２６０のゲートとの間に
設けられる。トランジスタ２５０および２６０は端子Ｖ
２と接地との間に直列に接続される。トランジスタ２４
０は端子Ｖ２とトランジスタ２５０および２６０のゲー
トとの間に設けられる。トランジスタ２５０および２６
０の接続点は対応するワード線ＷＬおよび、トランジス
タ２４０のゲートに接続される。

【００４４】トランジスタ２２０および２３０の導通状
態はそれぞれ、制御信号Ｅおよびその反転信号によって
制御される。

【００４５】図５は、本実施例におけるＹデコーダ１３
０の構成を示す部分回路図である。図５を参照して、Ｙ
デコーダ１３０は、８個のＹゲート１４０に共通に、１
つのＹゲート１４０に含まれるすべてのトランジスタ１
８０の各々に対応して設けられる、（ｎ＋１）入力ＮＡ
ＮＤゲート３００と、ＮチャネルＭＯＳトランジスタ３
１０，３２０，および３５０と、ＰチャネルＭＯＳトラ
ンジスタ３３０および３４０とを含む。ＮＡＮＤゲート
３００には、列アドレス端子Ｂ０〜Ｂｎからの列アドレ
ス信号を構成する（ｎ＋１）個の信号ｂ０〜ｂｎがＮＡ
ＮＤゲート３００に、対応するトランジスタ１８０に接
続されるビット線ＢＬのアドレスを指示する列アドレス
する信号が入力されたときにこのＮＡＮＤゲート３００
の（ｎ＋１）個の入力信号の論理レベルがすべてハイレ
ベルとなるように、非反転状態または反転状態で入力さ
れる。ＮＡＮＤゲート３００の出力はトランジスタ３４
０および３５０のゲートに与えられる。トランジスタ３
４０および３５０は端子Ｖ３と接地との間に直列に接続
される。トランジスタ３４０および３５０の接続点は各
Ｙゲート１４０の対応するトランジスタ１８０のゲート
に接続されるとともに、トランジスタ３３０のゲートに
も接続される。トランジスタ３３０は端子Ｖ３とトラン
ジスタ３４０および３５０のゲートとの間に設けられる
。トランジスタ３２０は、常時５Ｖが供給される端子Ｖ
４とトランジスタ３４０および３５０のゲートとの間に
設けられる。トランジスタ３１０および３２０の導通状
態はそれぞれ、制御信号Ｆおよびその反転信号によって
制御される。

【００４６】図６は本実施例におけるソース回路１１０
の構成を示す回路図である。図６を参照して、ソース回
路１１０は、ソース線１７０の各々に対応して、または
すべてのソース線１７０に共通に、制御信号Ｇを受ける
インバータ４００と、ＮチャネルＭＯＳトランジスタ４
１０および４２０とを含む。トランジスタ４１０および
４２０は端子Ｖ１と接地との間に直列に接続される。ト
ランジスタ４１０および４２０のゲートにはそれぞれ、
インバータ４００の出力および制御信号Ｇが与えられる
。

【００４７】図７は、本実施例における、データ書込み
時，データ消去時，およびデータ読出し時の各々の、端
子Ｖ１〜Ｖ３に付与される電位ならびに、制御信号Ｅ，
Ｆ，Ｇ，およびＩの論理レベルを表形式で示す図である
。以下、図３ないし図７を参照しながら本実施例におけ
るデータ書込み時，データ消去時，ならびにデータ読出
し時の各々におけるＸデコーダ，Ｙデコーダ，およびソ
ース回路の動作について説明する。

【００４８】まず、データ書込み時には、端子Ｖ１〜Ｖ
３の電位ならびに、制御信号Ｅ，Ｆ，Ｇ，およびＩの論
理レベルが図７（ａ）に示されるように設定される。し
たがって、図４において、ＮＡＮＤゲート２００の出力
論理レベルは制御信号Ｉを除く他の入力信号、すなわち
行アドレス信号によって決定される。同時に、トランジ
スタ２３０が導通するので、ＮＡＮＤゲート２００の出
力論理レベルがローレベルであれば対応するワード線Ｗ
Ｌに、トランジスタ２５０を介して高電圧１２Ｖが供給
される。ＮＡＮＤゲート２００の出力論理レベルがロー
レベルとなるのは、このＮＡＮＤゲート２００への制御
信号Ｉ以外のすべての入力信号の論理レベルがハイレベ
ルとなった場合、すなわち、行アドレス信号が対応する
ワード線ＷＬのアドレスを指示するものである場合のみ
である。したがって、入力される行アドレス信号によっ
て指示される１本のワード線ＷＬに対応して設けられた
ＮＡＮＤゲート２００の出力論理レベルのみがローレベ
ルとなり、他のＮＡＮＤゲート２００の出力論理レベル
はすべてハイレベルとなる。これによって、行アドレス
信号に対応する１本のワード線ＷＬにのみ高電圧１２Ｖ
が印加され、他のワード線ＷＬには、対応するトランジ
スタ２６０によって接地電位０Ｖが供給される。一方、
図５においては、トランジスタ３１０が導通しトランジ
スタ３２０が非導通状態となるので、ＮＡＮＤゲート３
００の出力論理レベルがローレベルであれば、各Ｙゲー
ト１４０内の対応するトランジスタ１８０のゲートに、
トランジスタ３４０によって５Ｖが供給される。ＮＡＮ
Ｄゲート３００の出力論理レベルがローレベルとなるの
は、このＮＡＮＤゲート３００へのすべての入力信号の
論理レベルがローレベルである場合、すなわち、列アド
レス信号がこのＮＡＮＤゲート３００に対応して設けら
れたトランジスタ１８０に接続されるビット線ＢＬのア
ドレスを指示するものである場合のみである。したがっ
て、Ｙゲート１４０の各々において、列アドレス信号が
指示する１本のビット線ＢＬのみが対応するセンスアン
プおよび書込み／消去回路１５０に電気的に接続され、
他のビット線ＢＬはすべてフローティング状態となる。 一方、図６においては、トランジスタ４２０が導通する
ので、ソース線１７０には接地電位０Ｖが与えられる。

【００４９】それゆえ、データ書込み時には、図３の８
個のブロック１０１〜１０８の各々において、行アドレ
ス信号が指示する１本のワード線ＷＬと列アドレス信号
が指示する１本のビット線ＢＬとの交点に配置される１
つのメモリセルに外部データ“０”が書込まれる。

【００５０】データ消去時には、端子Ｖ１〜Ｖ３および
、制御信号Ｅ，Ｆ，Ｇ，およびＩの論理レベルが図７（
ｂ）に示されるように設定される。したがって、図４に
おいて、ＮＡＮＤゲート２００は、行アドレス信号が対
応するワード線ＷＬを指示するものである場合にのみロ
ーレベルの信号を出力し、かつ、トランジスタ２２０が
導通する。このため、ワード線ＷＬには、このワード線
ＷＬのアドレスを指示する行アドレス信号が外部から供
給された場合にのみ対応するトランジスタ２６０によっ
て接地電位０Ｖを供給され、他の場合には対応するトラ
ンジスタ２５０によって端子Ｖ２の電位５Ｖを供給され
る。すなわち、行アドレス信号が指示する１本のワード
線ＷＬの電位のみが０Ｖとなり、他のすべてのワード線
ＷＬの電位は５Ｖとなる。一方、Ｙデコーダ１３０はデ
ータ書込み時と同じ動作をするので、メモリアレイ１０
０を構成する８個のブロック１０１〜１０８の各々にお
いて、列アドレス信号が指示する１本のビット線ＢＬの
みが対応するセンスアンプおよび書込み／消去回路１５
０に電気的に接続される。センスアンプおよび書込み／
消去回路１５０の各々は、データ消去時には１０Ｖの高
電圧を出力する。したがって、各ブロック１０１〜１０
８の各々において、１本のビット線ＢＬにのみ１０Ｖの
高電圧が印加され、他のビット線ＢＬはすべてフローテ
ィング状態となる。一方、図６においては、トランジス
タ４１０が導通するので、すべてのソース線１７０の電
位は５Ｖとなる。

【００５１】それゆえ、図３におけるメモリアレイ１０
０を構成する８個のブロック１０１〜１０８の各々にお
いて、行アドレス信号が指示するワード線ＷＬと列アド
レス信号が指示するビット線ＢＬとの交点に配置された
１つのメモリセルにのみトンネル現象が生じるので、こ
の１つのメモリセルの記憶データだけが消去される。

【００５２】データ読出し時には、制御信号Ｅ，Ｆ，Ｇ
，およびＩの論理レベルがデータ書込時と同じように設
定され、端子Ｖ１〜Ｖ３の電位はすべて５Ｖに設定され
る（図７（ｄ）参照）。したがって、図４において、ワ
ード線ＷＬには、このワード線ＷＬを指示する行アドレ
ス信号に応答して、５Ｖが付与される。一方、図５にお
いては、ビット線ＢＬが、このビット線ＢＬを指示する
列アドレス信号に応答して、対応するセンスアンプおよ
び書込み／消去回路１５０に電気的に接続される。これ
によって、このビット線ＢＬには、このビット線ＢＬを
指示する列アドレス信号に応答して、読出し電圧５Ｖが
与えられる。一方、ソース回路１１０はデータ書込み時
と同様に動作して、すべてのソース線１７０を接地する
。

【００５３】それゆえ、図３のメモリアレイ１００を構
成する８個のブロック１０１〜１０８の各々において、
行アドレス信号が指示する１本のワード線ＷＬと列アド
レス信号が指示する１本のビット線ＢＬとの交点に配置
された１つのメモリセルのみからデータが読出される。

【００５４】以上のように、本実施例の不揮発性半導体
記憶装置においては、メモリアレイ１００を構成する８
個のブロック１０１〜１０８のそれぞれから１つのメモ
リセルが選択され、これら選択されたメモリセルに対し
て同時に、データ書込みおよびデータ読出しならびにデ
ータ消去が行なわれる。すなわち、従来のフラッシュＥ
ＥＰＲＯＭの場合と異なり、データ書込みやデータ読出
しだけでなく、データ消去もバイト単位で行なわれ得る
。また、本実施例の不揮発性半導体記憶装置によれば、
メモリセルアレイ１００内のすべてのメモリセルの記憶
データを一括して消去することも可能である。具体的に
は、このような一括消去を行なうには、端子Ｖ１〜Ｖ３
の電位および、制御信号Ｅ，Ｆ，Ｇ，およびＩの論理レ
ベルが図７（ｃ）に示されるように設定されればよい。

【００５５】一括消去時には、図４において、ＮＡＮＤ
ゲート２００が制御信号Ｉ以外のすべての入力信号の論
理レベルにかかわらず、ハイレベルの信号を出力し、か
つ、トランジスタ２３０が導通する。このため、ワード
線ＷＬにはトランジスタ２６０によって接地電位０Ｖが
与えられる。したがって、メモリアレイ１００内のすべ
てのワード線ＷＬが各々、対応するトランジスタ２６０
によって０Ｖとなる。一方、図５においては、トランジ
スタ３１０が非導通状態となりトランジスタ３２０が導
通するので、トランジスタ１８０のゲートにはトランジ
スタ３５０によって接地電位が与えられる。このため、
ビット線ＢＬは対応するセンスアンプおよび書込み／消
去回路１５０と電気的に遮断されフローティング状態と
なる。したがって、メモリアレイ１００内のすべてのビ
ット線ＢＬがフローティング状態となる。一方、図６に
おいては、ソース線１７０にトランジスタ４１０を介し
て高電圧１２Ｖが付与される。したがって、すべてのソ
ース線１７０の電位が高電位１２Ｖとなる。

【００５６】それゆえ、図３において、メモリセル１０
０を構成する８個のブロック１０１〜１０８の各々にお
いてすべてのメモリセルにトンネル現象が生じ得る状態
となるので、メモリアレイ１００内のすべてのメモリセ
ルの記憶データが同時に消去される。

【００５７】なお、本実施例においても、高電圧および
５Ｖはそれぞれ外部端子ＶｐｐおよびＶｃｃに外部から
供給される。実際には、スイッチ回路１９０が、端子Ｖ
ｃｃおよびＶｐｐからそれぞれ与えられる５Ｖおよび１
２Ｖを選択的に、図４ないし図６における端子Ｖ１〜Ｖ
３に与える。図６における端子Ｖ４は端子Ｖｃｃに接続
される。また、制御信号Ｅ，Ｆ，Ｇ，およびＩはそれぞ
れたとえば、データ書込，データ読出，データの一括消
去，およびバイト単位でのデータ消去のうちのいずれか
のモードを直接または間接的に指示する外部制御信号（
たとえば、ライトイネーブル信号ＷＥ，イレースイネー
ブル信号ＥＥ等）に基づいて内部で作成される。すなわ
ち、図３においては、内部制御信号発生回路１９１が、
このような外部制御信号に応答して、これらが指示する
モードに応じた、図７に示されるような論理レベルの信
号Ｅ，Ｆ，Ｇ，およびＩを発生する。

【００５８】以上のように、本実施例によれば、データ
消去をバイト単位および全ビット同時のいずれの方法に
よっても実現することができる。さらに、各メモリセル
は１つのトランジスタによって構成される。このため、
ビットコストが安く高集積化に有利であり、かつ、デー
タ消去に関する機能性の高い不揮発性半導体記憶装置が
提供される。

【００５９】なお、上記実施例においては、メモリアレ
イが、各々が１ビットに対応する８個のブロックに分割
されている場合（バイト構成）について説明されたが、
メモリアレイはどのような数に分割されてもよい。たと
えば、１６ビット構成や３２ビット構成のメモリアレイ
を有する不揮発性半導体記憶装置に本発明が適用されて
もよい。

【００６０】さらに、本実施例の不揮発性半導体記憶装
置は、バイト単位でのデータ消去時には、選択されたメ
モリセルのフローティングゲートからドレインにエレク
トロクロミックが引抜かれるように構成された。しかし
ながら、バイト単位での消去時においても、一括消去時
と同様に、選択されたメモリセルのフローティングゲー
トからソースにエレクトロンが引抜かれてもよい。ただ
し、この場合にはメモリアレイを構成する各ブロック内
のメモリセル列の各々に個別にソース電位を与えること
ができるように、メモリセル列の各々に対応して１本ず
つソース線を設ける必要がある。このため、従来のフラ
ッシュＥＥＰＲＯＭに本発明を適用しようとした場合に
、従来のフラッシュＥＥＰＲＯＭを大幅に改良する必要
がある。このような点で、本実施例の不揮発性半導体記
憶装置は、従来のフラッシュＥＥＰＲＯＭにわずかな改
良を加えるだけで実現されるので、より好ましい。

【００６１】

【発明の効果】以上のように、本発明によれば、各メモ
リセルが１つのトランジスタによって構成される不揮発
性半導体記憶装置を、特定のメモリセルの記憶データだ
けを消去できるように改良することが可能となる。この
結果、ビットコストが安く高集積化に有利なだけでなく
、従来にない高性能な不揮発性半導体記憶装置を実現す
ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例の不揮発性半導体記憶装置に
おけるメモリアレイの構成を概念的に示す回路図である
。

【図２】実施例の不揮発性半導体記憶装置におけるデー
タ消去時のワード線，ビット線，およびソース線の電位
を表形式で示す図である。

【図３】実施例の不揮発性半導体記憶装置の全体構成を
示す概略ブロック図である。

【図４】図３におけるＸデコーダ１２０の構成を示す部
分回路図である。

【図５】図３におけるＹデコーダ１３０の構成を示す部
分回路図である。

【図６】図３におけるソース回路１１０の構成を示す回
路図である。

【図７】図４ないし図６における端子Ｖ１〜Ｖ３および
制御信号Ｅ，Ｆ，Ｇ，およびＩの電位を、データ書込み
時，データ消去時，およびデータ読出し時の各々につい
て表形式で示す図である。

【図８】従来のフラッシュＥＥＰＲＯＭの全体構成を示
す概略ブロック図である。

【図９】従来のフラッシュＥＥＰＲＯＭにおけるメモリ
アレイの構成を概念的に示す回路図である。

【図１０】従来のフラッシュＥＥＰＲＯＭにおけるデー
タ書込み時のワード線，ビット線，およびソース線の電
位を表形式で示す図である。

【図１１】従来のフラッシュＥＥＰＲＯＭにおけるデー
タ消去時の、ワード線，ビット線，およびソース線の電
位を表形式で示す図である。

【図１２】ＥＰＲＯＭにおける各メモリセルの断面構造
を示す図である。

【図１３】ＥＥＰＲＯＭにおける各メモリセルの断面構
造を示す図である。

【図１４】従来のフラッシュＥＥＰＲＯＭにおける各メ
モリセルの断面構造を示す図である。

【符号の説明】

１　　Ｐ型基板 ２，３　　Ｎ型領域 ４　　コントロールゲート ５　　フローティングゲート ６，７　　酸化膜 １００　　メモリアレイ １１０　　ソース回路 １２０　　Ｘデコーダ １３０　　Ｙデコーダ １４０　　Ｙゲート １５０　　センスアンプおよび書込み／消去回路１６０
　　出力バッファ Ｄ０〜Ｄ７　　データ入出力端子 Ａ０〜Ａｍ　　行アドレス端子 Ｂ０〜Ｂｎ　　列アドレス端子 Ｅ，Ｆ，Ｇ，Ｉ　　制御信号 Ｖ１〜Ｖ４　　端子

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　複数の行および複数の列に配列された
   複数のメモリセルと、前記複数の行に対応して設けられ
   る複数のワード線と、前記複数の列に対応して設けられ
   る複数のビット線とを備え、前記複数のメモリセルの各
   々は、対応する前記ビット線に接続される第１導通端子
   と、対応する前記ワード線に接続される制御端子と、電
   荷を蓄積するためのフローティングゲート領域と、第２
   の導通端子とを有する電界効果半導体素子を含み、デー
   タ消去時に、前記複数のビット線のうちのいずれかを選
   択する第１選択手段と、前記データ消去時に、前記複数
   のワード線のうちのいずれかを選択する第２選択手段と
   、前記データ消去時に、前記第１選択手段によって選択
   された前記いずれかのビット線と、前記第２選択手段に
   よって選択された前記いずれかのワード線との間に、対
   応する前記第１導通端子と対応する前記フローティング
   ゲート領域との間にトンネル現象を生じさせることがで
   きる所定の高電圧を印加する第１の電圧印加手段とをさ
   らに備えた、不揮発性半導体記憶装置。
2. 【請求項２】　　前記複数のメモリセルの前記第２導通
   端子は共通に接続され、データの一括消去時に、前記共
   通に接続された第２導通端子と、前記複数のワード線と
   の間に、前記共通に接続された第２導通端子と対応する
   前記フローティングゲート領域との間にトンネル現象を
   生じさせることができる所定の高電圧を印加する第２の
   電圧印加手段をさらに備えた、請求項１記載の不揮発性
   半導体記憶装置。