JP3189740B2 - 不揮発性半導体メモリのデータ修復方法 - Google Patents
不揮発性半導体メモリのデータ修復方法Info
- Publication number
- JP3189740B2 JP3189740B2 JP16479597A JP16479597A JP3189740B2 JP 3189740 B2 JP3189740 B2 JP 3189740B2 JP 16479597 A JP16479597 A JP 16479597A JP 16479597 A JP16479597 A JP 16479597A JP 3189740 B2 JP3189740 B2 JP 3189740B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- cell
- memory
- writing
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
- G11C16/3431—Circuits or methods to detect disturbed nonvolatile memory cells, e.g. which still read as programmed but with threshold less than the program verify threshold or read as erased but with threshold greater than the erase verify threshold, and to reverse the disturbance via a refreshing programming or erasing step
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5642—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
Description
【０００１】
【発明の属する技術分野】本発明は、特に、電気的に記
憶データを書換可能な不揮発性半導体メモリのデータ修
復方法に関するものである。
憶データを書換可能な不揮発性半導体メモリのデータ修
復方法に関するものである。
【０００２】
【従来の技術】フラッシュメモリなどの電気的に書き換
え可能な不揮発性半導体メモリ（以下簡単のためにフラ
ッシュメモリと記す）では、論理状態をメモリセルのし
きい値電圧（以後セルＶｔと呼ぶ）で記憶している。例
えば、２値情報記憶の場合、セルＶｔを消去動作により
低くしてデータ”０”に対応させ、書込動作によりセル
Ｖｔを高くしてデータ”１”に対応させることがある。
また、多値情報記憶の場合も同様な考え方で、３値情報
記憶を例に取ると、セルＶｔを消去動作により低くして
データ”０”に対応させ、書込動作によりセルＶｔを少
しずつ高くしてデータ”１”，”２”に対応させること
がある。さらに、これらの逆で、２値情報に対してセル
Ｖｔを消去動作により高くしてデータ”１”に対応さ
せ、書込動作によりセルＶｔを低くしてデータ”０”に
対応させることもある。また、３値情報に対しても同様
な考え方で、セルＶｔを消去動作により高くしてデー
タ”２”に対応させ、書込動作によりセルＶｔを少しず
つ低くしてデータ”１”，”０”に対応させることがあ
る。前者はチャネルホットエレクトロン（ＣＨＥ）書込
型メモリセルを用いた場合で、後者はファウラーノルド
ハイム（ＦＮ）書込型メモリセルを用いた場合である。
え可能な不揮発性半導体メモリ（以下簡単のためにフラ
ッシュメモリと記す）では、論理状態をメモリセルのし
きい値電圧（以後セルＶｔと呼ぶ）で記憶している。例
えば、２値情報記憶の場合、セルＶｔを消去動作により
低くしてデータ”０”に対応させ、書込動作によりセル
Ｖｔを高くしてデータ”１”に対応させることがある。
また、多値情報記憶の場合も同様な考え方で、３値情報
記憶を例に取ると、セルＶｔを消去動作により低くして
データ”０”に対応させ、書込動作によりセルＶｔを少
しずつ高くしてデータ”１”，”２”に対応させること
がある。さらに、これらの逆で、２値情報に対してセル
Ｖｔを消去動作により高くしてデータ”１”に対応さ
せ、書込動作によりセルＶｔを低くしてデータ”０”に
対応させることもある。また、３値情報に対しても同様
な考え方で、セルＶｔを消去動作により高くしてデー
タ”２”に対応させ、書込動作によりセルＶｔを少しず
つ低くしてデータ”１”，”０”に対応させることがあ
る。前者はチャネルホットエレクトロン（ＣＨＥ）書込
型メモリセルを用いた場合で、後者はファウラーノルド
ハイム（ＦＮ）書込型メモリセルを用いた場合である。
【０００３】このようなフラッシュメモリでは、通常、
データの書込みは１ビット単位で書込み状態（セルＶ
ｔ）を確認しながら行い、消去は書込み時より多くのメ
モリセルをひとまとまり（ブロック）とする単位で消去
状態（セルＶｔ）を確認しながら行われる。このような
動作により、フラッシュメモリではデータ書込み時にお
いて、データ”０”，”１”，”２”それぞれに対して
セルＶｔを適切に設定される。しかし、セルＶｔは時間
が経つにつれて各種ディスターブや電荷蓄積層からの漏
れ電流などにより変化し、記憶データの劣化や破壊が生
じる。
データの書込みは１ビット単位で書込み状態（セルＶ
ｔ）を確認しながら行い、消去は書込み時より多くのメ
モリセルをひとまとまり（ブロック）とする単位で消去
状態（セルＶｔ）を確認しながら行われる。このような
動作により、フラッシュメモリではデータ書込み時にお
いて、データ”０”，”１”，”２”それぞれに対して
セルＶｔを適切に設定される。しかし、セルＶｔは時間
が経つにつれて各種ディスターブや電荷蓄積層からの漏
れ電流などにより変化し、記憶データの劣化や破壊が生
じる。
【０００４】このような記憶データの破壊を防ぐため、
セルＶｔの変動（劣化）を検出し、データ破壊となる前
にセルＶｔを元の値（書込み直後のセルＶｔ）に修復す
る方法が提案されている。
セルＶｔの変動（劣化）を検出し、データ破壊となる前
にセルＶｔを元の値（書込み直後のセルＶｔ）に修復す
る方法が提案されている。
【０００５】例えば、特開平８−７７７８５には、異な
る電圧をワード線に印加してメモリセルのしきい値電圧
の変動（記憶データの劣化）を検知し、セルＶｔを元の
値に戻すためにデータの再書込みを行う方法と回路が多
値情報書込み時に関して記述されている。また、特開平
８−２４９８９３には、書込み動作後の書込み不足と書
込み過剰状態を確認するための複数の検出手段を有し、
書込み不足のときには追加書込みを行い、書込み過剰セ
ルがあるときにはメモリセル消去後に再書込みあるいは
追加消去を行う方法と回路が多値情報書込み時に関して
記述されている。
る電圧をワード線に印加してメモリセルのしきい値電圧
の変動（記憶データの劣化）を検知し、セルＶｔを元の
値に戻すためにデータの再書込みを行う方法と回路が多
値情報書込み時に関して記述されている。また、特開平
８−２４９８９３には、書込み動作後の書込み不足と書
込み過剰状態を確認するための複数の検出手段を有し、
書込み不足のときには追加書込みを行い、書込み過剰セ
ルがあるときにはメモリセル消去後に再書込みあるいは
追加消去を行う方法と回路が多値情報書込み時に関して
記述されている。
【０００６】また、特開平８−２３５８８７には、通常
読出し基準値とは異なる２つの検証用の基準レベルを設
け、これらを用いてメモリセル記憶データの劣化を検出
し、データ修復が必要と判断されたとき、その内容をレ
ジスタに待避して再書込みを行う方法が２値情報記憶時
に特化して記述されている。
読出し基準値とは異なる２つの検証用の基準レベルを設
け、これらを用いてメモリセル記憶データの劣化を検出
し、データ修復が必要と判断されたとき、その内容をレ
ジスタに待避して再書込みを行う方法が２値情報記憶時
に特化して記述されている。
【０００７】このような従来のセルデータ修復動作手順
およびデータ劣化を修復するときのセルＶｔ遷移の一例
を図６、５を用いて説明する。
およびデータ劣化を修復するときのセルＶｔ遷移の一例
を図６、５を用いて説明する。
【０００８】まず、消去ブロックを単位としてその中に
含まれる全てのメモリセルの記憶データをセルＶｔ判定
レベルＶＲｉ（ｉ＝０，１）にて読出す（ｓｔ１−２）
と共に、変動確認データをセルＶｔ判定レベルＶＲｉ
０，ＶＲｉ１（ｉ＝０−２）にて読出し（ｓｔ３）、デ
ータ変動の有無を確認する（ｓｔ４）。データ変動がな
ければ修復動作を終了するが、変動が検出されたときに
はセルＶｔの変化方向を調べ（ｓｔ５）、追加書込み動
作によりデータ修復が可能（この例ではセルＶｔ低下）
であれば追加書込みを行う（ｓｔ６）。追加書込み動作
によりデータ修復が不可能（この例ではセルＶｔ上昇）
であれば、ｓｔ２にて読み出した記憶データをセルアレ
イ外のレジスタなどに待避させた後、そのブロックの消
去を行い（ｓｔ７−８）、このデータを元に再書込みを
行う（ｓｔ９）。
含まれる全てのメモリセルの記憶データをセルＶｔ判定
レベルＶＲｉ（ｉ＝０，１）にて読出す（ｓｔ１−２）
と共に、変動確認データをセルＶｔ判定レベルＶＲｉ
０，ＶＲｉ１（ｉ＝０−２）にて読出し（ｓｔ３）、デ
ータ変動の有無を確認する（ｓｔ４）。データ変動がな
ければ修復動作を終了するが、変動が検出されたときに
はセルＶｔの変化方向を調べ（ｓｔ５）、追加書込み動
作によりデータ修復が可能（この例ではセルＶｔ低下）
であれば追加書込みを行う（ｓｔ６）。追加書込み動作
によりデータ修復が不可能（この例ではセルＶｔ上昇）
であれば、ｓｔ２にて読み出した記憶データをセルアレ
イ外のレジスタなどに待避させた後、そのブロックの消
去を行い（ｓｔ７−８）、このデータを元に再書込みを
行う（ｓｔ９）。
【０００９】図７において、Ｃ１はデータ”１”からセ
ルＶｔが上昇したメモリセルを示し、Ｃ２はデータ”
２”からセルＶｔが低下したメモリセルを示す。ここ
で、データ劣化がメモリセルＣ２だけであれば、追加書
込みによりセルＶｔを高くして元の分布の中（セルＶｔ
がＶＲ２０とＶＲ２１の間）に入るようにデータ修復を
行う。また、データ劣化がメモリセルＣ１を含む場合、
ブロックの全メモリセルの記憶データを消去ブロック内
のメモリセル数と同数のレジスタに待避させた後、それ
らに対して消去を行いセルＶｔをデータ”０”の領域に
収めた後、ブロック内の全メモリセルに対して再書込み
を実施することで劣化データの修復を行っている。
ルＶｔが上昇したメモリセルを示し、Ｃ２はデータ”
２”からセルＶｔが低下したメモリセルを示す。ここ
で、データ劣化がメモリセルＣ２だけであれば、追加書
込みによりセルＶｔを高くして元の分布の中（セルＶｔ
がＶＲ２０とＶＲ２１の間）に入るようにデータ修復を
行う。また、データ劣化がメモリセルＣ１を含む場合、
ブロックの全メモリセルの記憶データを消去ブロック内
のメモリセル数と同数のレジスタに待避させた後、それ
らに対して消去を行いセルＶｔをデータ”０”の領域に
収めた後、ブロック内の全メモリセルに対して再書込み
を実施することで劣化データの修復を行っている。
【００１０】
【発明が解決しようとする課題】しかしながら、従来技
術には以下に掲げる問題点があった。
術には以下に掲げる問題点があった。
【００１１】過書き込みの修復のために消去ブロック内
のメモリセル数と同数の多くのレジスタが必要で、チッ
プ面積が大きくなるという問題点があった。
のメモリセル数と同数の多くのレジスタが必要で、チッ
プ面積が大きくなるという問題点があった。
【００１２】また、このレジスタへのデータ転送時間が
必要となり、データ修復速度の低下を招くという問題点
があった。蓋し、過書き込み状態のメモリセルが検出さ
れると、消去ブロック内の全メモリセルに対して通常と
同様な消去動作（記憶データの初期化）を行った後、再
書込みを実施するために、元々のメモリセルに記憶され
ていたデータ（再書込みデータ）をメモリセル以外の所
に一時的に待避させる必要があるからである。
必要となり、データ修復速度の低下を招くという問題点
があった。蓋し、過書き込み状態のメモリセルが検出さ
れると、消去ブロック内の全メモリセルに対して通常と
同様な消去動作（記憶データの初期化）を行った後、再
書込みを実施するために、元々のメモリセルに記憶され
ていたデータ（再書込みデータ）をメモリセル以外の所
に一時的に待避させる必要があるからである。
【００１３】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、チップ面積の低減
を可能にし、且つデータ修復の高速化を可能にする不揮
発性半導体メモリのデータ修復方法を提供する点にあ
る。
のであり、その目的とするところは、チップ面積の低減
を可能にし、且つデータ修復の高速化を可能にする不揮
発性半導体メモリのデータ修復方法を提供する点にあ
る。
【００１４】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１に記載の発明にあっては、複数のしき
い値電圧を設定可能で電気的書換が可能な複数のメモリ
セルがマトリクス配置されたメモリセルアレイと、前記
メモリセルアレイを複数のブロックに分割し、このブロ
ックに含まれる前記メモリセルを１つのまとまりとして
記憶データの消去を行うデータ消去手段と、前記メモリ
セルへの記憶データの書込みを行うデータ書込手段と、
前記メモリセルから記憶データを読み出すデータ読出手
段と、前記データ消去、書込及び読出手段の動作を制御
する制御手段とを有し、前記メモリセルが記憶するデー
タの劣化を検出し修復する機能を有する不揮発性半導体
メモリにおいて、前記ブロックに含まれるメモリセルの
データ劣化状態を検出後、追加書込みによりデータ修復
が不可能な劣化状態のメモリセルに対して、そのメモリ
セルを含む消去ブロックに通常の消去よりしきい値変化
が小さい弱消去動作を施した後で再度セルデータの劣化
状態を検査し、劣化が検出された前記メモリセルデータ
の修復を行うことを特徴とする不揮発性半導体メモリの
データ修復方法に存する。請求項２に記載の発明にあっ
ては、前記弱消去動作はそれによるしきい値変化が通常
データ読出し時の第１のセルしきい値判定レベルとデー
タ劣化検出時の第２のセルしきい値判定レベルとの差よ
り小さくなるような電圧をメモリセルに印加することを
特徴とする請求項１記載の不揮発性半導体メモリのデー
タ修復方法に存する。請求項３に記載の発明にあって
は、前記データ劣化検出時の第２のセルしきい値判定レ
ベルがデータ書込み時の第３のセルしきい値判定レベル
と前記通常データ読出し時の第１のセルしきい値判定レ
ベルとの間に設定することを特徴とする請求項１、２記
載の不揮発性半導体メモリのデータ修復方法に存する。
請求項４に記載の発明にあっては、複数のしきい値電圧
を設定可能で電気的書換が可能な複数のメモリセルがマ
トリクス配置されたメモリセルアレイと、前記メモリセ
ルアレイを複数の第１のブロックに分割し、この第１の
ブロックに含まれる前記メモリセルを１つのまとまりと
して記憶データの消去を行うデータ消去 手段と、前記第
１のブロックをさらに複数の第２のブロックに分割し、
この第２のブロックに含まれる複数のメモリセルに記憶
データの書込みを行う複数のデータ書込手段と、前記第
２のブロックに含まれる複数のメモリセルから記憶デー
タを読み出す複数のデータ読出手段と、前記データ消
去、書込及び読出手段の動作を制御する制御手段とを有
し、前記メモリセルが記憶するデータの劣化を検出し修
復する機能を有する不揮発性半導体メモリにおいて、前
記第２のブロックに含まれるメモリセルのデータ劣化状
態を検出後、追加書込みによりデータ修復が可能な状態
のメモリセルに対して追加書込みによるデータ修復を行
い、この第２のブロックにおける追加書込みによるデー
タ修復動作を前記第１のブロックに含まれる第２のブロ
ックに対して実施し、その後、前記第１のブロックに追
加書込みによりデータ修復が不可能な状態のメモリセル
が存在する場合に、この第１のブロックに通常の消去よ
りしきい値変化が小さい弱消去動作を施した後で再度セ
ルデータの劣化状態を検査し、劣化が検出された前記メ
モリセルデータの修復動作を繰り返し行うことを特徴と
する不揮発性半導体メモリのデータ修復方法に存する。
請求項５に記載の発明にあっては、前記弱消去動作はそ
れによるしきい値変化が通常データ読出し時の第１のセ
ルしきい値判定レベルとデータ劣化検出時の第２のセル
しきい値判定レベルとの差より小さくなるような電圧を
メモリセルに印加することを特徴とする請求項４記載の
不揮発性半導体メモリのデータ修復方法に存する。請求
項６に記載の発明にあっては、前記データ劣化検出時の
第２のセルしきい値判定レベルがデータ書込み時の第３
のセルしきい値判定レベルと前記通常データ読出し時の
第１のセルしきい値判定レベルとの間に設定することを
特徴とする請求項４、５記載の不揮発性半導体メモリの
データ修復方法に存する。請求項７に記載の発明にあっ
ては、複数のしきい値電圧を設定可能で電気的書換が可
能な複数のメモリセルがマトリクス配置されたメモリセ
ルアレイと、前記メモリセルアレイを複数のブロックに
分割し、このブロックに含まれる前記メモリセルを１つ
のまとまりとして記憶データの消去を行うデータ消去手
段と、前記ブロックに含まれる複数のメモリセルに記憶
データの書込みを行う複数のデータ 書込手段と、前記ブ
ロックに含まれる複数のメモリセルから記憶データを読
み出す複数のデータ読出手段と、前記データ消去、書込
及び読出手段の動作を制御する制御手段とを有し、前記
メモリセルが記憶するデータの劣化を検出し修復する機
能を有する不揮発性半導体メモリにおいて、前記ブロッ
クに含まれるメモリセルのデータ劣化状態を検出後、追
加書込みによりデータ修復が可能な状態のメモリセルに
対して追加書込みによるデータ修復を行い、その後、前
記ブロックに追加書込みによりデータ修復が不可能な状
態のメモリセルが存在する場合に、このブロックに通常
の消去よりしきい値変化が小さい弱消去動作を施した後
で再度セルデータの劣化状態を検査し、劣化が検出され
た前記メモリセルデータの修復動作を繰り返し行うこと
を特徴とする不揮発性半導体メモリのデータ修復方法に
存する。請求項８に記載の発明にあっては、前記弱消去
動作はそれによるしきい値変化が通常データ読出し時の
第１のセルしきい値判定レベルとデータ劣化検出時の第
２のセルしきい値判定レベルとの差より小さくなるよう
な電圧をメモリセルに印加することを特徴とする請求項
７記載の不揮発性半導体メモリのデータ修復方法に存す
る。請求項９に記載の発明にあっては、前記データ劣化
検出時の第２のセルしきい値判定レベルがデータ書込み
時の第３のセルしきい値判定レベルと前記通常データ読
出し時の第１のセルしきい値判定レベルとの間に設定す
ることを特徴とする請求項７、８記載の不揮発性半導体
メモリのデータ修復方法に存する。請求項１０に記載の
発明にあっては、前記データ書込手段は、一括して記憶
データの書込みを行うことを特徴とする請求項４乃至９
のいずれかに記載の不揮発性半導体メモリのデータ修復
方法に存する。請求項１１に記載の発明にあっては、前
記データ読出手段は、一括して記憶データを読み出すこ
とを特徴とする請求項４乃至１０のいずれかに記載の不
揮発性半導体メモリのデータ修復方法に存する。請求項
１２に記載の発明にあっては、前記データ劣化状態の検
出は、前記第２のブロックに含まれる全てのメモリセル
に対して行うことを特徴とする請求項４乃至６のいずれ
かに記載の不揮発性半導体メモリのデータ修復方法に存
する。 請求項１３に記載の発明にあっては、前記第２の
ブロックにおける追加書込みによるデータ修復動作は、
前記第１のブロックに含まれる全ての第２のブロックに
対して行うことを特徴とする請求項４乃至６のいずれか
に記載の不揮発性半導体メモリのデータ修復方法に存す
る。請求項１４に記載の発明にあっては、前記しきい値
の数は、３以上であることを特徴とする請求項１乃至１
３のいずれかに記載の不揮発性半導体メモリのデータ修
復方法に存する。請求項１５に記載の発明にあっては、
複数のしきい値電圧を設定可能で電気的書換が可能な複
数のメモリセルを有するメモリセルアレイと、前記複数
のメモリセルを含むブロックを単位として記憶データの
消去を行うデータ消去手段と、前記メモリセルへの記憶
データの書込みを行うデータ書込手段と、前記メモリセ
ルから記憶データを読み出すデータ読出手段と、前記デ
ータ消去、書込及び読出手段の動作を制御する制御手段
とを有し、前記メモリセルが記憶するデータの劣化を検
出し修復する機能を有する不揮発性半導体メモリにおい
て、前記ブロックに含まれるメモリセルのデータ劣化状
態を検出後、追加書込みによりデータ修復が不可能な劣
化状態のメモリセルに対して、そのメモリセルを含む前
記ブロックに通常の消去よりしきい値変化が小さい弱消
去動作を施した後で再度セルデータの劣化状態を検査
し、劣化が検出された前記メモリセルデータの修復を行
うことを特徴とする不揮発性半導体メモリのデータ修復
方法に存する。
ために、請求項１に記載の発明にあっては、複数のしき
い値電圧を設定可能で電気的書換が可能な複数のメモリ
セルがマトリクス配置されたメモリセルアレイと、前記
メモリセルアレイを複数のブロックに分割し、このブロ
ックに含まれる前記メモリセルを１つのまとまりとして
記憶データの消去を行うデータ消去手段と、前記メモリ
セルへの記憶データの書込みを行うデータ書込手段と、
前記メモリセルから記憶データを読み出すデータ読出手
段と、前記データ消去、書込及び読出手段の動作を制御
する制御手段とを有し、前記メモリセルが記憶するデー
タの劣化を検出し修復する機能を有する不揮発性半導体
メモリにおいて、前記ブロックに含まれるメモリセルの
データ劣化状態を検出後、追加書込みによりデータ修復
が不可能な劣化状態のメモリセルに対して、そのメモリ
セルを含む消去ブロックに通常の消去よりしきい値変化
が小さい弱消去動作を施した後で再度セルデータの劣化
状態を検査し、劣化が検出された前記メモリセルデータ
の修復を行うことを特徴とする不揮発性半導体メモリの
データ修復方法に存する。請求項２に記載の発明にあっ
ては、前記弱消去動作はそれによるしきい値変化が通常
データ読出し時の第１のセルしきい値判定レベルとデー
タ劣化検出時の第２のセルしきい値判定レベルとの差よ
り小さくなるような電圧をメモリセルに印加することを
特徴とする請求項１記載の不揮発性半導体メモリのデー
タ修復方法に存する。請求項３に記載の発明にあって
は、前記データ劣化検出時の第２のセルしきい値判定レ
ベルがデータ書込み時の第３のセルしきい値判定レベル
と前記通常データ読出し時の第１のセルしきい値判定レ
ベルとの間に設定することを特徴とする請求項１、２記
載の不揮発性半導体メモリのデータ修復方法に存する。
請求項４に記載の発明にあっては、複数のしきい値電圧
を設定可能で電気的書換が可能な複数のメモリセルがマ
トリクス配置されたメモリセルアレイと、前記メモリセ
ルアレイを複数の第１のブロックに分割し、この第１の
ブロックに含まれる前記メモリセルを１つのまとまりと
して記憶データの消去を行うデータ消去 手段と、前記第
１のブロックをさらに複数の第２のブロックに分割し、
この第２のブロックに含まれる複数のメモリセルに記憶
データの書込みを行う複数のデータ書込手段と、前記第
２のブロックに含まれる複数のメモリセルから記憶デー
タを読み出す複数のデータ読出手段と、前記データ消
去、書込及び読出手段の動作を制御する制御手段とを有
し、前記メモリセルが記憶するデータの劣化を検出し修
復する機能を有する不揮発性半導体メモリにおいて、前
記第２のブロックに含まれるメモリセルのデータ劣化状
態を検出後、追加書込みによりデータ修復が可能な状態
のメモリセルに対して追加書込みによるデータ修復を行
い、この第２のブロックにおける追加書込みによるデー
タ修復動作を前記第１のブロックに含まれる第２のブロ
ックに対して実施し、その後、前記第１のブロックに追
加書込みによりデータ修復が不可能な状態のメモリセル
が存在する場合に、この第１のブロックに通常の消去よ
りしきい値変化が小さい弱消去動作を施した後で再度セ
ルデータの劣化状態を検査し、劣化が検出された前記メ
モリセルデータの修復動作を繰り返し行うことを特徴と
する不揮発性半導体メモリのデータ修復方法に存する。
請求項５に記載の発明にあっては、前記弱消去動作はそ
れによるしきい値変化が通常データ読出し時の第１のセ
ルしきい値判定レベルとデータ劣化検出時の第２のセル
しきい値判定レベルとの差より小さくなるような電圧を
メモリセルに印加することを特徴とする請求項４記載の
不揮発性半導体メモリのデータ修復方法に存する。請求
項６に記載の発明にあっては、前記データ劣化検出時の
第２のセルしきい値判定レベルがデータ書込み時の第３
のセルしきい値判定レベルと前記通常データ読出し時の
第１のセルしきい値判定レベルとの間に設定することを
特徴とする請求項４、５記載の不揮発性半導体メモリの
データ修復方法に存する。請求項７に記載の発明にあっ
ては、複数のしきい値電圧を設定可能で電気的書換が可
能な複数のメモリセルがマトリクス配置されたメモリセ
ルアレイと、前記メモリセルアレイを複数のブロックに
分割し、このブロックに含まれる前記メモリセルを１つ
のまとまりとして記憶データの消去を行うデータ消去手
段と、前記ブロックに含まれる複数のメモリセルに記憶
データの書込みを行う複数のデータ 書込手段と、前記ブ
ロックに含まれる複数のメモリセルから記憶データを読
み出す複数のデータ読出手段と、前記データ消去、書込
及び読出手段の動作を制御する制御手段とを有し、前記
メモリセルが記憶するデータの劣化を検出し修復する機
能を有する不揮発性半導体メモリにおいて、前記ブロッ
クに含まれるメモリセルのデータ劣化状態を検出後、追
加書込みによりデータ修復が可能な状態のメモリセルに
対して追加書込みによるデータ修復を行い、その後、前
記ブロックに追加書込みによりデータ修復が不可能な状
態のメモリセルが存在する場合に、このブロックに通常
の消去よりしきい値変化が小さい弱消去動作を施した後
で再度セルデータの劣化状態を検査し、劣化が検出され
た前記メモリセルデータの修復動作を繰り返し行うこと
を特徴とする不揮発性半導体メモリのデータ修復方法に
存する。請求項８に記載の発明にあっては、前記弱消去
動作はそれによるしきい値変化が通常データ読出し時の
第１のセルしきい値判定レベルとデータ劣化検出時の第
２のセルしきい値判定レベルとの差より小さくなるよう
な電圧をメモリセルに印加することを特徴とする請求項
７記載の不揮発性半導体メモリのデータ修復方法に存す
る。請求項９に記載の発明にあっては、前記データ劣化
検出時の第２のセルしきい値判定レベルがデータ書込み
時の第３のセルしきい値判定レベルと前記通常データ読
出し時の第１のセルしきい値判定レベルとの間に設定す
ることを特徴とする請求項７、８記載の不揮発性半導体
メモリのデータ修復方法に存する。請求項１０に記載の
発明にあっては、前記データ書込手段は、一括して記憶
データの書込みを行うことを特徴とする請求項４乃至９
のいずれかに記載の不揮発性半導体メモリのデータ修復
方法に存する。請求項１１に記載の発明にあっては、前
記データ読出手段は、一括して記憶データを読み出すこ
とを特徴とする請求項４乃至１０のいずれかに記載の不
揮発性半導体メモリのデータ修復方法に存する。請求項
１２に記載の発明にあっては、前記データ劣化状態の検
出は、前記第２のブロックに含まれる全てのメモリセル
に対して行うことを特徴とする請求項４乃至６のいずれ
かに記載の不揮発性半導体メモリのデータ修復方法に存
する。 請求項１３に記載の発明にあっては、前記第２の
ブロックにおける追加書込みによるデータ修復動作は、
前記第１のブロックに含まれる全ての第２のブロックに
対して行うことを特徴とする請求項４乃至６のいずれか
に記載の不揮発性半導体メモリのデータ修復方法に存す
る。請求項１４に記載の発明にあっては、前記しきい値
の数は、３以上であることを特徴とする請求項１乃至１
３のいずれかに記載の不揮発性半導体メモリのデータ修
復方法に存する。請求項１５に記載の発明にあっては、
複数のしきい値電圧を設定可能で電気的書換が可能な複
数のメモリセルを有するメモリセルアレイと、前記複数
のメモリセルを含むブロックを単位として記憶データの
消去を行うデータ消去手段と、前記メモリセルへの記憶
データの書込みを行うデータ書込手段と、前記メモリセ
ルから記憶データを読み出すデータ読出手段と、前記デ
ータ消去、書込及び読出手段の動作を制御する制御手段
とを有し、前記メモリセルが記憶するデータの劣化を検
出し修復する機能を有する不揮発性半導体メモリにおい
て、前記ブロックに含まれるメモリセルのデータ劣化状
態を検出後、追加書込みによりデータ修復が不可能な劣
化状態のメモリセルに対して、そのメモリセルを含む前
記ブロックに通常の消去よりしきい値変化が小さい弱消
去動作を施した後で再度セルデータの劣化状態を検査
し、劣化が検出された前記メモリセルデータの修復を行
うことを特徴とする不揮発性半導体メモリのデータ修復
方法に存する。
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】上記した手段によれば、フラッシュメモリ
などのメモリセルの記憶データの修復に際して、データ
待避操作が不要となり、データ待避のためのレジスタと
制御動作がいらないため、チップ面積の低減と、データ
修復の高速化が可能になる。
などのメモリセルの記憶データの修復に際して、データ
待避操作が不要となり、データ待避のためのレジスタと
制御動作がいらないため、チップ面積の低減と、データ
修復の高速化が可能になる。
【００２０】なお、本発明において「しきい値変化」と
は、消去あるいは書き込みによりメモリセルのしきい値
電圧（セルＶｔ）が変化することをいう。
は、消去あるいは書き込みによりメモリセルのしきい値
電圧（セルＶｔ）が変化することをいう。
【００２１】また「セルしきい値判定レベル」とは、例
えば、３つのしきい値電圧を設定した場合には、「０，
１，２」の３つのしきい値状態を区別して検出する時の
基準電圧レベルである。
えば、３つのしきい値電圧を設定した場合には、「０，
１，２」の３つのしきい値状態を区別して検出する時の
基準電圧レベルである。
【００２２】また、「小さい弱消去動作」とは、修復動
作で修復可能な程度をいう。
作で修復可能な程度をいう。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００２４】（実施の形態１）本実施の形態１に係る不
揮発性半導体メモリの修復方法について図１を用いて説
明する。図１は本発明のセルデータ修復動作手順を示す
図である。
揮発性半導体メモリの修復方法について図１を用いて説
明する。図１は本発明のセルデータ修復動作手順を示す
図である。
【００２５】本実施の形態１が図６に示した従来の方法
と異なるところは、セルＶｔの上昇によるデータ劣化が
検出されたとき（ｓｔ５でＮＯと判定）、ブロック消去
＋再書込み動作（ｓｔ７−９）の代わりに、弱い消去動
作（ｓｔ１０）を行った後、再度セルデータの変動確認
動作（ｓｔ３）に戻る点である。
と異なるところは、セルＶｔの上昇によるデータ劣化が
検出されたとき（ｓｔ５でＮＯと判定）、ブロック消去
＋再書込み動作（ｓｔ７−９）の代わりに、弱い消去動
作（ｓｔ１０）を行った後、再度セルデータの変動確認
動作（ｓｔ３）に戻る点である。
【００２６】本発明によるデータ修復状態（セルＶｔの
変化）の一例を、従来の図７に対応させ、図２に示す。
図７と同様、Ｃ１はデータ”１”からセルＶｔが上昇し
たメモリセルを示し、Ｃ２はデータ”２”からセルＶｔ
が低下したメモリセルを示す。図２は、セルアレイ中の
各セルのセルＶｔの分布を示しており、修復状態が視認
容易なように一つの図の中で一連の修復状態を示してい
る。不揮発性半導体メモリは、図２中の（ａ），
（ｂ），（ｃ），（ｄ）の順で修復される。なお、本実
施の形態１においてはこの実施例では、従来技術に記載
されているチャネルホットエレクトロン書き込み型を前
提として説明している。係る（追加）書き込みはメモリ
セルトランジスタのフローティングゲートに電子を注入
することであり、セルＶｔを高くすることのみ可能であ
る。
変化）の一例を、従来の図７に対応させ、図２に示す。
図７と同様、Ｃ１はデータ”１”からセルＶｔが上昇し
たメモリセルを示し、Ｃ２はデータ”２”からセルＶｔ
が低下したメモリセルを示す。図２は、セルアレイ中の
各セルのセルＶｔの分布を示しており、修復状態が視認
容易なように一つの図の中で一連の修復状態を示してい
る。不揮発性半導体メモリは、図２中の（ａ），
（ｂ），（ｃ），（ｄ）の順で修復される。なお、本実
施の形態１においてはこの実施例では、従来技術に記載
されているチャネルホットエレクトロン書き込み型を前
提として説明している。係る（追加）書き込みはメモリ
セルトランジスタのフローティングゲートに電子を注入
することであり、セルＶｔを高くすることのみ可能であ
る。
【００２７】ここで、図２の（ａ）に示されるメモリセ
ルＣ２のデータ劣化に対しては、従来と同様に、追加書
込みによりセルＶｔを高くして元の分布の中（セルＶｔ
がＶＲ２０とＶＲ２１の間）に入るようにデータ修復を
行う（図２の（ｂ））。
ルＣ２のデータ劣化に対しては、従来と同様に、追加書
込みによりセルＶｔを高くして元の分布の中（セルＶｔ
がＶＲ２０とＶＲ２１の間）に入るようにデータ修復を
行う（図２の（ｂ））。
【００２８】また、メモリセルＣ１に示すデータ劣化を
含む場合には、まず、先に述べたように追加書込みによ
るデータ修復を行った後、消去ブロックの全メモリセル
に対して弱い消去を行い、これらのメモリセルのセルＶ
ｔを低くしてメモリセルＣ１のセルＶｔが元の分布の中
（セルＶｔがＶＲ１０とＶＲ１１の間）に入るようにメ
モリセルＣ１のデータ修復を行う（図２（ｃ））。この
とき、消去ブロック内の他のメモリセルのセルＶｔも低
下するため、それらが本来の正常なデータ領域から低い
方向にはずれるものが出てくる（Ｃ００，Ｃ１０，Ｃ２
０）。このため、再度セルＶｔの変動を調べ、追加のデ
ータ修復（セルＶｔの上昇）が必要なもの（Ｃ００，Ｃ
１０，Ｃ２０）に対しては、その処置を施す（図２
（ｄ））。
含む場合には、まず、先に述べたように追加書込みによ
るデータ修復を行った後、消去ブロックの全メモリセル
に対して弱い消去を行い、これらのメモリセルのセルＶ
ｔを低くしてメモリセルＣ１のセルＶｔが元の分布の中
（セルＶｔがＶＲ１０とＶＲ１１の間）に入るようにメ
モリセルＣ１のデータ修復を行う（図２（ｃ））。この
とき、消去ブロック内の他のメモリセルのセルＶｔも低
下するため、それらが本来の正常なデータ領域から低い
方向にはずれるものが出てくる（Ｃ００，Ｃ１０，Ｃ２
０）。このため、再度セルＶｔの変動を調べ、追加のデ
ータ修復（セルＶｔの上昇）が必要なもの（Ｃ００，Ｃ
１０，Ｃ２０）に対しては、その処置を施す（図２
（ｄ））。
【００２９】ただし、図１、２には示してしてないが、
このときの弱い消去によるセルＶｔの変化量（１回当
り）は、本来正常なデータが次の修復動作で修復可能な
程度に制限する。すなわち、すべてのメモリセルのセル
Ｖｔが通常データ読出し時のセルＶｔ判定レベル（しき
い値判定レベル）ＶＲ０，ＶＲ１を超えて低下しない程
度とする。このため、１回の弱い消去動作でメモリセル
Ｃ１が修復できないときは、上記追加書込みを行い、本
来正常なデータを記憶していたメモリセルのセルＶｔを
元の分布領域内に戻した後、再度弱い消去を行う。この
ような動作を繰り返し行うことで、メモリセルの記憶デ
ータの修復を行う。
このときの弱い消去によるセルＶｔの変化量（１回当
り）は、本来正常なデータが次の修復動作で修復可能な
程度に制限する。すなわち、すべてのメモリセルのセル
Ｖｔが通常データ読出し時のセルＶｔ判定レベル（しき
い値判定レベル）ＶＲ０，ＶＲ１を超えて低下しない程
度とする。このため、１回の弱い消去動作でメモリセル
Ｃ１が修復できないときは、上記追加書込みを行い、本
来正常なデータを記憶していたメモリセルのセルＶｔを
元の分布領域内に戻した後、再度弱い消去を行う。この
ような動作を繰り返し行うことで、メモリセルの記憶デ
ータの修復を行う。
【００３０】なお、「セルＶｔ判定レベル（しきい値判
定レベル）」とは、例えば、３つのしきい値電圧を設定
した場合には、「０，１，２」の３つのしきい値状態を
区別して検出する時の基準電圧レベルである。
定レベル）」とは、例えば、３つのしきい値電圧を設定
した場合には、「０，１，２」の３つのしきい値状態を
区別して検出する時の基準電圧レベルである。
【００３１】また、「通常データ読出し」としては、例
えば、以下に掲げる２方法がある。
えば、以下に掲げる２方法がある。
【００３２】第１の方法は、従来技術として添付してあ
る特開平８−２３５８８７号公報に記載の方法である。
この方法は、メモリトランジスタの制御ゲート（メモリ
のワード）を印加する電圧を変えて読み出すことによ
り、３つのしきい値状態を読み出す。この場合、ＶＲＯ
やＶＲＩはこの制御ゲートに印加する電圧に相当するも
のであり、２つのしきい値電圧状態の中央に設定する。
特開平８−２３５８８７号公報の図２のＶｒｏｔに相当
する。
る特開平８−２３５８８７号公報に記載の方法である。
この方法は、メモリトランジスタの制御ゲート（メモリ
のワード）を印加する電圧を変えて読み出すことによ
り、３つのしきい値状態を読み出す。この場合、ＶＲＯ
やＶＲＩはこの制御ゲートに印加する電圧に相当するも
のであり、２つのしきい値電圧状態の中央に設定する。
特開平８−２３５８８７号公報の図２のＶｒｏｔに相当
する。
【００３３】第２の方法としては、制御ゲートに一定の
電圧を印加し、しきい値電圧状態により異なるメモリセ
ルトランジスタに流れる電流の違いをセンスアンプによ
り検出する方法である。この場合、セルＶｔ判定レベル
はセンスアンプに印加する比較基準電圧であり、しきい
値電圧との直接の関連はない。
電圧を印加し、しきい値電圧状態により異なるメモリセ
ルトランジスタに流れる電流の違いをセンスアンプによ
り検出する方法である。この場合、セルＶｔ判定レベル
はセンスアンプに印加する比較基準電圧であり、しきい
値電圧との直接の関連はない。
【００３４】なお、上記においてはメモリセルＣ１に示
すデータ劣化を含む場合について説明したが、メモリセ
ルＣ１に示すデータ劣化のみの場合には、図２中の
（ｂ），（ｃ），（ｄ）に示す修復を行えばよい。
すデータ劣化を含む場合について説明したが、メモリセ
ルＣ１に示すデータ劣化のみの場合には、図２中の
（ｂ），（ｃ），（ｄ）に示す修復を行えばよい。
【００３５】実施の形態１に係る不揮発性半導体メモリ
のデータ修復方法は上記の如く構成されているので、以
下に掲げる効果を奏する。
のデータ修復方法は上記の如く構成されているので、以
下に掲げる効果を奏する。
【００３６】このように、メモリセルに記憶されている
データを破壊しないため、従来のような記憶データ待避
のためのレジスタおよび動作、並びに通常の消去動作
（例えば、図６、７のＳＴ８の消去）が不要になり、チ
ップ面積の低減とデータ修復の高速化が可能になる。
データを破壊しないため、従来のような記憶データ待避
のためのレジスタおよび動作、並びに通常の消去動作
（例えば、図６、７のＳＴ８の消去）が不要になり、チ
ップ面積の低減とデータ修復の高速化が可能になる。
【００３７】このことで、データ書込み動作からデータ
修復動作までのセルＶｔ劣化マージン（ＶＲｉ０１−Ｖ
Ｒｉ０，ＶＲｉ１−ＶＲｉ１１（ｉ＝０−２））を確保
することができ、データ修復動作の頻度の低減が可能と
なる。
修復動作までのセルＶｔ劣化マージン（ＶＲｉ０１−Ｖ
Ｒｉ０，ＶＲｉ１−ＶＲｉ１１（ｉ＝０−２））を確保
することができ、データ修復動作の頻度の低減が可能と
なる。
【００３８】また、３つのしきい値電圧が設定されてい
るので、２つの場合に比べてより大きな効果が得られ
る。
るので、２つの場合に比べてより大きな効果が得られ
る。
【００３９】（実施の形態２）本発明の実施の形態２に
係るデータ修復方法を図３に示す。図２に示した実施の
形態１に係るデータ修復方法と異なるところは、データ
劣化検出時のセルＶｔ判定レベル（ＶＲｉ０１，ＶＲｉ
１１（ｉ＝０−２））をデータ書込み時のセルＶｔ判定
レベル（ＶＲｉ０，ＶＲｉ１（ｉ＝０−２））と違えた
点にある。その他は図２の例と同様である。
係るデータ修復方法を図３に示す。図２に示した実施の
形態１に係るデータ修復方法と異なるところは、データ
劣化検出時のセルＶｔ判定レベル（ＶＲｉ０１，ＶＲｉ
１１（ｉ＝０−２））をデータ書込み時のセルＶｔ判定
レベル（ＶＲｉ０，ＶＲｉ１（ｉ＝０−２））と違えた
点にある。その他は図２の例と同様である。
【００４０】本実施の形態２に係る不揮発性半導体メモ
リを図４に示す。斯かるメモリにおいては、劣化状態の
検出（再検出）をセンスアンプ（読み出し手段）ＳＡに
より行う。弱消去動作、データ消去動作及び修復動作を
制御手段からの制御信号により行う。印加はデータ消去
手段により行う。メモリセルアレイにおける第１のブロ
ックと第２のブロックとの関係を図５に示す。
リを図４に示す。斯かるメモリにおいては、劣化状態の
検出（再検出）をセンスアンプ（読み出し手段）ＳＡに
より行う。弱消去動作、データ消去動作及び修復動作を
制御手段からの制御信号により行う。印加はデータ消去
手段により行う。メモリセルアレイにおける第１のブロ
ックと第２のブロックとの関係を図５に示す。
【００４１】なお、以上の実施の形態１、２に加えて、
前記消去ブロックをさらに複数の小さなブロックに分割
し、この分割ブロックに含まれる複数のメモリセルに一
括して記憶データの書込み・読出しを行う手段を有し、
この分割ブロックに含まれるメモリセルのデータ劣化状
態を検出後、追加書込みによりデータ修復が可能な状態
のメモリセルに対して追加書込みによるデータ修復を行
い、この分割ブロックにおける追加書込みによるデータ
修復動作を前記消去ブロックに含まれる分割ブロックに
対して実施した後、前記消去ブロックに追加書込みによ
りデータ修復が不可能な状態のメモリセルが存在する場
合に、この消去ブロックに通常の消去よりしきい値変化
が小さい弱消去動作を施した後で再度セルデータの劣化
状態を検査し、劣化が検出された前記メモリセルデータ
の修復動作を繰り返し行うことも可能である。
前記消去ブロックをさらに複数の小さなブロックに分割
し、この分割ブロックに含まれる複数のメモリセルに一
括して記憶データの書込み・読出しを行う手段を有し、
この分割ブロックに含まれるメモリセルのデータ劣化状
態を検出後、追加書込みによりデータ修復が可能な状態
のメモリセルに対して追加書込みによるデータ修復を行
い、この分割ブロックにおける追加書込みによるデータ
修復動作を前記消去ブロックに含まれる分割ブロックに
対して実施した後、前記消去ブロックに追加書込みによ
りデータ修復が不可能な状態のメモリセルが存在する場
合に、この消去ブロックに通常の消去よりしきい値変化
が小さい弱消去動作を施した後で再度セルデータの劣化
状態を検査し、劣化が検出された前記メモリセルデータ
の修復動作を繰り返し行うことも可能である。
【００４２】さらに、メモリセルアレイを複数の消去ブ
ロックに分割し、この消去ブロックに含まれる複数のメ
モリセルに一括して記憶データの書込み・読出しを行う
手段を有し、この消去ブロックに含まれるメモリセルの
データ劣化状態を検出後、追加書込みによりデータ修復
が可能な状態のメモリセルに対して追加書込みによるデ
ータ修復を行い、その後、この消去ブロックに追加書込
みによりデータ修復が不可能な状態のメモリセルが存在
する場合に、この消去ブロックに通常の消去よりしきい
値変化が小さい弱消去動作を施した後で再度セルデータ
の劣化状態を検査し、劣化が検出された前記メモリセル
データの修復動作を繰り返し行うことも可能である。
ロックに分割し、この消去ブロックに含まれる複数のメ
モリセルに一括して記憶データの書込み・読出しを行う
手段を有し、この消去ブロックに含まれるメモリセルの
データ劣化状態を検出後、追加書込みによりデータ修復
が可能な状態のメモリセルに対して追加書込みによるデ
ータ修復を行い、その後、この消去ブロックに追加書込
みによりデータ修復が不可能な状態のメモリセルが存在
する場合に、この消去ブロックに通常の消去よりしきい
値変化が小さい弱消去動作を施した後で再度セルデータ
の劣化状態を検査し、劣化が検出された前記メモリセル
データの修復動作を繰り返し行うことも可能である。
【００４３】また、上記構成部材の数、位置、形状等は
上記実施の形態に限定されず、本発明を実施する上で好
適な数、位置、形状等にすることができる。
上記実施の形態に限定されず、本発明を実施する上で好
適な数、位置、形状等にすることができる。
【００４４】なお、各図において、同一構成要素には同
一符号を付している。
一符号を付している。
【００４５】
【発明の効果】メモリセルに記憶されているデータを破
壊しないため、従来のような記憶データ待避のためのレ
ジスタおよび動作、並びに通常の消去動作が不要にな
り、したがって、チップ面積の低減とデータ修復の高速
化が可能になる。
壊しないため、従来のような記憶データ待避のためのレ
ジスタおよび動作、並びに通常の消去動作が不要にな
り、したがって、チップ面積の低減とデータ修復の高速
化が可能になる。
【図１】本発明の実施の形態１に係るセルデータ修復動
作手順を示す図である。
作手順を示す図である。
【図２】本発明の実施の形態１に係るセルデータ修復状
態を示す図である。
態を示す図である。
【図３】本発明の実施の形態２に係るセルデータ修復状
態を示す図である。
態を示す図である。
【図４】実施の形態２に係る不揮発性半導体メモリを示
すブロック図である。
すブロック図である。
【図５】実施の形態２に係るメモリセルアレイを示す図
である。
である。
【図６】従来のセルデータ修復動作手順の一例を示す図
である。
である。
【図７】従来のセルデータ修復状態の一例を示す図であ
る。
る。
ＶＲ０，ＶＲ１：データ読出し時のセルＶｔ判定レベル ＶＲｉ０，ＶＲｉ１（ｉ＝０−２）：データ劣化検出時
または書込み時のセルＶｔ判定レベル ＶＲｉ０１，ＶＲｉ１１（ｉ＝０−２）：データ書込み
時のセルＶｔ判定レベル ＷＣ 書込み回路 ＳＡ センスアンプ
または書込み時のセルＶｔ判定レベル ＶＲｉ０１，ＶＲｉ１１（ｉ＝０−２）：データ書込み
時のセルＶｔ判定レベル ＷＣ 書込み回路 ＳＡ センスアンプ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34 G11C 29/00
Claims (15)
- 【請求項１】 複数のしきい値電圧を設定可能で電気的
書換が可能な複数のメモリセルがマトリクス配置された
メモリセルアレイと、 前記メモリセルアレイを複数のブロックに分割し、この
ブロックに含まれる前記メモリセルを１つのまとまりと
して記憶データの消去を行うデータ消去手段と、 前記メモリセルへの記憶データの書込みを行うデータ書
込手段と、 前記メモリセルから記憶データを読み出すデータ読出手
段と、 前記データ消去、書込及び読出手段の動作を制御する制
御手段とを有し、 前記メモリセルが記憶するデータの劣化を検出し修復す
る機能を有する不揮発性半導体メモリにおいて、 前記ブロックに含まれるメモリセルのデータ劣化状態を
検出後、追加書込みによりデータ修復が不可能な劣化状
態のメモリセルに対して、そのメモリセルを含む消去ブ
ロックに通常の消去よりしきい値変化が小さい弱消去動
作を施した後で再度セルデータの劣化状態を検査し、劣
化が検出された前記メモリセルデータの修復を行うこと
を特徴とする不揮発性半導体メモリのデータ修復方法。 - 【請求項２】 前記弱消去動作はそれによるしきい値変
化が通常データ読出し時の第１のセルしきい値判定レベ
ルとデータ劣化検出時の第２のセルしきい値判定レベル
との差より小さくなるような電圧をメモリセルに印加す
ることを特徴とする請求項１記載の不揮発性半導体メモ
リのデータ修復方法。 - 【請求項３】 前記データ劣化検出時の第２のセルしき
い値判定レベルがデータ書込み時の第３のセルしきい値
判定レベルと前記通常データ読出し時の第１のセルしき
い値判定レベルとの間に設定することを特徴とする請求
項１、２記載の不揮発性半導体メモリのデータ修復方
法。 - 【請求項４】 複数のしきい値電圧を設定可能で電気的
書換が可能な複数のメモリセルがマトリクス配置された
メモリセルアレイと、 前記メモリセルアレイを複数の第１のブロックに分割
し、この第１のブロックに含まれる前記メモリセルを１
つのまとまりとして記憶データの消去を行うデータ消去
手段と、 前記第１のブロックをさらに複数の第２のブロックに分
割し、この第２のブロックに含まれる複数のメモリセル
に記憶データの書込みを行う複数のデータ書込手段と、 前記第２のブロックに含まれる複数のメモリセルから記
憶データを読み出す複数のデータ読出手段と、 前記データ消去、書込及び読出手段の動作を制御する制
御手段とを有し、 前記メモリセルが記憶するデータの劣化を検出し修復す
る機能を有する不揮発性半導体メモリにおいて、 前記第２のブロックに含まれるメモリセルのデータ劣化
状態を検出後、追加書込みによりデータ修復が可能な状
態のメモリセルに対して追加書込みによるデータ修復を
行い、この第２のブロックにおける追加書込みによるデ
ータ修復動作を前記第１のブロックに含まれる第２のブ
ロックに対して実施し、その後、前記第１のブロックに
追加書込みによりデータ修復が不可能な状態のメモリセ
ルが存在する場合に、この第１のブロックに通常の消去
よりしきい値変化が小さい弱消去動作を施した後で再度
セルデータの劣化状態を検査し、劣化が検出された前記
メモリセルデータの修復動作を繰り返し行うことを特徴
とする不揮発性半導体メモリのデータ修復方法。 - 【請求項５】 前記弱消去動作はそれによるしきい値変
化が通常データ読出し時の第１のセルしきい値判定レベ
ルとデータ劣化検出時の第２のセルしきい値判定レベル
との差より小さくなるような電圧をメモリセルに印加す
ることを特徴とする請求項４記載の不揮発性半導体メモ
リのデータ修復方法。 - 【請求項６】 前記データ劣化検出時の第２のセルしき
い値判定レベルがデータ書込み時の第３のセルしきい値
判定レベルと前記通常データ読出し時の第１のセルしき
い値判定レベルとの間に設定することを特徴とする請求
項４、５記載の不揮発性半導体メモリのデータ修復方
法。 - 【請求項７】 複数のしきい値電圧を設定可能で電気的
書換が可能な複数のメモリセルがマトリクス配置された
メモリセルアレイと、 前記メモリセルアレイを複数のブロックに分割し、この
ブロックに含まれる前記メモリセルを１つのまとまりと
して記憶データの消去を行うデータ消去手段と、 前記ブロックに含まれる複数のメモリセルに記憶データ
の書込みを行う複数のデータ書込手段と、 前記ブロックに含まれる複数のメモリセルから記憶デー
タを読み出す複数のデータ読出手段と、 前記データ消去、書込及び読出手段の動作を制御する制
御手段とを有し、 前記メモリセルが記憶するデータの劣化を検出し修復す
る機能を有する不揮発性半導体メモリにおいて、 前記ブロックに含まれるメモリセルのデータ劣化状態を
検出後、追加書込みによりデータ修復が可能な状態のメ
モリセルに対して追加書込みによるデータ修復を行い、
その後、前記ブロックに追加書込みによりデータ修復が
不可能な状態のメモリセルが存在する場合に、このブロ
ックに通常の消去よりしきい値変化が小さい弱消去動作
を施した後で再度セルデータの劣化状態を検査し、劣化
が検出された前記メモリセルデータの修復動作を繰り返
し行うことを特徴とする不揮発性半導体メモリのデータ
修復方法。 - 【請求項８】 前記弱消去動作はそれによるしきい値変
化が通常データ読出し時の第１のセルしきい値判定レベ
ルとデータ劣化検出時の第２のセルしきい値判定レベル
との差より小さくなるような電圧をメモリセルに印加す
ることを特徴とする請求項７記載の不揮発性半導体メモ
リのデータ修復方法。 - 【請求項９】 前記データ劣化検出時の第２のセルしき
い値判定レベルがデータ書込み時の第３のセルしきい値
判定レベルと前記通常データ読出し時の第１のセルしき
い値判定レベルとの間に設定することを特徴とする請求
項７、８記載の不揮発性半導体メモリのデータ修復方
法。 - 【請求項１０】 前記データ書込手段は、一括して記憶
データの書込みを行うことを特徴とする請求項４乃至９
のいずれかに記載の不揮発性半導体メモリのデータ修復
方法。 - 【請求項１１】 前記データ読出手段は、一括して記憶
データを読み出すことを特徴とする請求項４乃至１０の
いずれかに記載の不揮発性半導体メモリのデータ修復方
法。 - 【請求項１２】 前記データ劣化状態の検出は、前記第
２のブロックに含まれる全てのメモリセルに対して行う
ことを特徴とする請求項４乃至６のいずれかに記載の不
揮発性半導体メモリのデータ修復方法。 - 【請求項１３】 前記第２のブロックにおける追加書込
みによるデータ修復動作は、前記第１のブロックに含ま
れる全ての第２のブロックに対して行うことを特徴とす
る請求項４乃至６のいずれかに記載の不揮発性半導体メ
モリのデータ修復方法。 - 【請求項１４】 前記しきい値の数は、３以上であるこ
とを特徴とする請求項１乃至１３のいずれかに記載の不
揮発性半導体メモリのデータ修復方法。 - 【請求項１５】 複数のしきい値電圧を設定可能で電気
的書換が可能な複数のメモリセルを有するメモリセルア
レイと、 前記複数のメモリセルを含むブロックを単位として記憶
データの消去を行うデータ消去手段と、 前記メモリセルへの記憶データの書込みを行うデータ書
込手段と、 前記メモリセルから記憶データを読み出すデータ読出手
段と、 前記データ消去、書込及び読出手段の動作を制御する制
御手段とを有し、 前記メモリセルが記憶するデータの劣化を検出し修復す
る機能を有する不揮発性半導体メモリにおいて、 前記ブロックに含まれるメモリセルのデータ劣化状態を
検出後、追加書込みによりデータ修復が不可能な劣化状
態のメモリセルに対して、そのメモリセルを含む前記ブ
ロックに通常の消去よりしきい値変化が小さい弱消去動
作を施した後で再度セルデータの劣化状態を検査し、劣
化が検出された前記メモリセルデータの修復を行うこと
を特徴とする不揮発性半導体メモリのデータ修復方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16479597A JP3189740B2 (ja) | 1997-06-20 | 1997-06-20 | 不揮発性半導体メモリのデータ修復方法 |
| KR1019980023040A KR100284219B1 (ko) | 1997-06-20 | 1998-06-19 | 비휘발성 반도체 메모리의 데이터 복원 방법 |
| US09/102,074 US5969993A (en) | 1997-06-20 | 1998-06-22 | Method of restoring data in non-volatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16479597A JP3189740B2 (ja) | 1997-06-20 | 1997-06-20 | 不揮発性半導体メモリのデータ修復方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1116380A JPH1116380A (ja) | 1999-01-22 |
| JP3189740B2 true JP3189740B2 (ja) | 2001-07-16 |
Family
ID=15800090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16479597A Expired - Fee Related JP3189740B2 (ja) | 1997-06-20 | 1997-06-20 | 不揮発性半導体メモリのデータ修復方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5969993A (ja) |
| JP (1) | JP3189740B2 (ja) |
| KR (1) | KR100284219B1 (ja) |
Families Citing this family (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IL125604A (en) | 1997-07-30 | 2004-03-28 | Saifun Semiconductors Ltd | Non-volatile electrically erasable and programmble semiconductor memory cell utilizing asymmetrical charge |
| US6396741B1 (en) | 2000-05-04 | 2002-05-28 | Saifun Semiconductors Ltd. | Programming of nonvolatile memory cells |
| US6636440B2 (en) | 2001-04-25 | 2003-10-21 | Saifun Semiconductors Ltd. | Method for operation of an EEPROM array, including refresh thereof |
| US7190620B2 (en) | 2002-01-31 | 2007-03-13 | Saifun Semiconductors Ltd. | Method for operating a memory device |
| US6700818B2 (en) * | 2002-01-31 | 2004-03-02 | Saifun Semiconductors Ltd. | Method for operating a memory device |
| US6975536B2 (en) * | 2002-01-31 | 2005-12-13 | Saifun Semiconductors Ltd. | Mass storage array and methods for operation thereof |
| US6917544B2 (en) | 2002-07-10 | 2005-07-12 | Saifun Semiconductors Ltd. | Multiple use memory chip |
| US6826107B2 (en) | 2002-08-01 | 2004-11-30 | Saifun Semiconductors Ltd. | High voltage insertion in flash memory cards |
| US6992932B2 (en) | 2002-10-29 | 2006-01-31 | Saifun Semiconductors Ltd | Method circuit and system for read error detection in a non-volatile memory array |
| US7136304B2 (en) | 2002-10-29 | 2006-11-14 | Saifun Semiconductor Ltd | Method, system and circuit for programming a non-volatile memory array |
| US6963505B2 (en) | 2002-10-29 | 2005-11-08 | Aifun Semiconductors Ltd. | Method circuit and system for determining a reference voltage |
| EP1424700B1 (en) * | 2002-11-28 | 2005-08-03 | STMicroelectronics S.r.l. | Single cell erasing method for recovering cells under programming disturbs in non volatile semiconductor memory devices |
| US6967896B2 (en) | 2003-01-30 | 2005-11-22 | Saifun Semiconductors Ltd | Address scramble |
| US7178004B2 (en) | 2003-01-31 | 2007-02-13 | Yan Polansky | Memory array programming circuit and a method for using the circuit |
| JP4209219B2 (ja) * | 2003-02-21 | 2009-01-14 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置および記憶装置並びに不良記憶素子検出修復方法 |
| US7142464B2 (en) * | 2003-04-29 | 2006-11-28 | Saifun Semiconductors Ltd. | Apparatus and methods for multi-level sensing in a memory array |
| US7123532B2 (en) | 2003-09-16 | 2006-10-17 | Saifun Semiconductors Ltd. | Operating array cells with matched reference cells |
| US6954393B2 (en) * | 2003-09-16 | 2005-10-11 | Saifun Semiconductors Ltd. | Reading array cell with matched reference cell |
| US7652930B2 (en) | 2004-04-01 | 2010-01-26 | Saifun Semiconductors Ltd. | Method, circuit and system for erasing one or more non-volatile memory cells |
| US7755938B2 (en) * | 2004-04-19 | 2010-07-13 | Saifun Semiconductors Ltd. | Method for reading a memory array with neighbor effect cancellation |
| US7366025B2 (en) * | 2004-06-10 | 2008-04-29 | Saifun Semiconductors Ltd. | Reduced power programming of non-volatile cells |
| US7095655B2 (en) | 2004-08-12 | 2006-08-22 | Saifun Semiconductors Ltd. | Dynamic matching of signal path and reference path for sensing |
| US7638850B2 (en) | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
| US7257025B2 (en) * | 2004-12-09 | 2007-08-14 | Saifun Semiconductors Ltd | Method for reading non-volatile memory cells |
| US8053812B2 (en) | 2005-03-17 | 2011-11-08 | Spansion Israel Ltd | Contact in planar NROM technology |
| US8400841B2 (en) | 2005-06-15 | 2013-03-19 | Spansion Israel Ltd. | Device to program adjacent storage cells of different NROM cells |
| EP1746645A3 (en) | 2005-07-18 | 2009-01-21 | Saifun Semiconductors Ltd. | Memory array with sub-minimum feature size word line spacing and method of fabrication |
| US7668017B2 (en) | 2005-08-17 | 2010-02-23 | Saifun Semiconductors Ltd. | Method of erasing non-volatile memory cells |
| US8116142B2 (en) * | 2005-09-06 | 2012-02-14 | Infineon Technologies Ag | Method and circuit for erasing a non-volatile memory cell |
| US7808818B2 (en) | 2006-01-12 | 2010-10-05 | Saifun Semiconductors Ltd. | Secondary injection for NROM |
| US7760554B2 (en) | 2006-02-21 | 2010-07-20 | Saifun Semiconductors Ltd. | NROM non-volatile memory and mode of operation |
| US8253452B2 (en) | 2006-02-21 | 2012-08-28 | Spansion Israel Ltd | Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same |
| US7692961B2 (en) | 2006-02-21 | 2010-04-06 | Saifun Semiconductors Ltd. | Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection |
| US7701779B2 (en) | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
| US7447096B2 (en) | 2006-05-05 | 2008-11-04 | Honeywell International Inc. | Method for refreshing a non-volatile memory |
| US7639542B2 (en) * | 2006-05-15 | 2009-12-29 | Apple Inc. | Maintenance operations for multi-level data storage cells |
| US8000134B2 (en) | 2006-05-15 | 2011-08-16 | Apple Inc. | Off-die charge pump that supplies multiple flash devices |
| JP5283845B2 (ja) | 2007-02-07 | 2013-09-04 | 株式会社メガチップス | ビットエラーの予防方法、情報処理装置 |
| JP5253784B2 (ja) * | 2007-10-17 | 2013-07-31 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP5359570B2 (ja) * | 2009-06-03 | 2013-12-04 | 富士通株式会社 | メモリ試験制御装置およびメモリ試験制御方法 |
| US7957188B2 (en) * | 2009-11-05 | 2011-06-07 | Fs Semiconductor Corp., Ltd. | Structures and methods of trimming threshold voltage of a flash EEPROM memory |
| KR101975406B1 (ko) | 2012-07-11 | 2019-05-07 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템 및 그것의 메모리 블록 관리, 소거, 및 프로그램 방법들 |
| KR20200132270A (ko) * | 2019-05-16 | 2020-11-25 | 에스케이하이닉스 주식회사 | 메모리 장치, 메모리 장치를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04255996A (ja) * | 1991-02-08 | 1992-09-10 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH08249893A (ja) * | 1995-03-07 | 1996-09-27 | Toshiba Corp | 半導体記憶装置 |
| US5544103A (en) * | 1992-03-03 | 1996-08-06 | Xicor, Inc. | Compact page-erasable eeprom non-volatile memory |
| TW231343B (ja) * | 1992-03-17 | 1994-10-01 | Hitachi Seisakusyo Kk | |
| US5467306A (en) * | 1993-10-04 | 1995-11-14 | Texas Instruments Incorporated | Method of using source bias to increase threshold voltages and/or to correct for over-erasure of flash eproms |
| JP3450456B2 (ja) * | 1994-08-31 | 2003-09-22 | 株式会社東芝 | 半導体記憶装置 |
| JP3714489B2 (ja) * | 1995-03-03 | 2005-11-09 | 株式会社日立製作所 | ダイナミック型ｒａｍとメモリモジュール |
| US5576992A (en) * | 1995-08-30 | 1996-11-19 | Texas Instruments Incorporated | Extended-life method for soft-programming floating-gate memory cells |
-
1997
- 1997-06-20 JP JP16479597A patent/JP3189740B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-19 KR KR1019980023040A patent/KR100284219B1/ko not_active IP Right Cessation
- 1998-06-22 US US09/102,074 patent/US5969993A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR100284219B1 (ko) | 2001-03-02 |
| US5969993A (en) | 1999-10-19 |
| JPH1116380A (ja) | 1999-01-22 |
| KR19990007120A (ko) | 1999-01-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3189740B2 (ja) | 不揮発性半導体メモリのデータ修復方法 | |
| US6553510B1 (en) | Memory device including redundancy routine for correcting random errors | |
| JP3180669B2 (ja) | 不揮発性半導体メモリおよびその書き込み方法 | |
| US6026024A (en) | Semiconductor memory device | |
| KR100315321B1 (ko) | 불휘발성 반도체 메모리 장치 및 소거 검증 방법 | |
| US6421277B2 (en) | Non-volatile semiconductor memory device | |
| US5590075A (en) | Method for testing an electrically erasable and programmable memory device | |
| JP2008027511A (ja) | 半導体記憶装置およびその制御方法 | |
| EP1206775B1 (en) | Flash memory device with externally triggered detection and repair of leaky cells | |
| KR100769258B1 (ko) | 문턱 전압 분포를 줄일 수 있는 불 휘발성 메모리 장치 | |
| CN108877863B (zh) | 快闪存储器存储装置及其操作方法 | |
| US6222772B1 (en) | Methods of performing sector erase operations on non-volatile semiconductor memory devices | |
| US6091637A (en) | Method for writing data into non-volatile semiconductor memory cell | |
| JP3143161B2 (ja) | 不揮発性半導体メモリ | |
| US6459619B1 (en) | Non-volatile semiconductor memory device for selectively re-checking word lines | |
| JP2002109892A (ja) | 不揮発性半導体記憶装置 | |
| US6483747B2 (en) | Method for protecting an over-erasure of redundant memory cells during test for high-density nonvolatile memory semiconductor devices | |
| JPH046698A (ja) | 不揮発性半導体記憶装置 | |
| KR100408323B1 (ko) | Eeprom프로그래밍/소거를위해요구되는고전압의자동결정방법및장치 | |
| KR100335779B1 (ko) | 플래쉬 메모리 소자의 소거 방법 | |
| TWI420526B (zh) | 半導體裝置及用於該半導體裝置之控制方法 | |
| JPH1145588A (ja) | 不揮発性半導体記憶装置 | |
| JP2002208287A (ja) | 不揮発性半導体記憶装置 | |
| JP2000173275A (ja) | 不揮発性メモリ及びメモリシステム | |
| JPH06196000A (ja) | 不揮発性半導体記憶装置のスクリーニング方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090518 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090518 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100518 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100518 Year of fee payment: 9 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100518 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110518 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120518 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120518 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130518 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140518 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |