JP5359570B2 - メモリ試験制御装置およびメモリ試験制御方法 - Google Patents

Description

本発明は、メモリの試験を行うメモリ試験制御装置およびメモリ試験制御方法に関する。

従来より、メモリの動作試験を実施して動作不良のビットを検出し、動作不良のビットをリジェクトしてメモリの動作保証を行っている。このようなメモリの動作試験は、メモリを出荷する前に行われ、メモリ単体で試験が行われる。

具体的には、メモリに接続されたメモリ制御装置が、所定のテストパターンを生成し、生成したテストパターンに基づいてメモリを動作させて、複数の試験項目について試験を行う。そして、各試験項目をパスした場合には、試験項目をパスしたメモリが出荷されて、情報処理システムに組み込まれる。

図１５を用いて、従来のメモリ試験の例を具体的に説明する。図１５は、従来技術を説明するための図である。同図に示すように、メモリ制御装置は、所定のテストパターンを生成し、データの書き込むアドレス（図１５では、「ＡＤＤ」と記載）と、書き込む指示であるコマンド（図１５では、「ＣＯＭ」と記載）と、書き込みデータを試験対象のメモリ素子に送信する。その後、メモリ素子は、読み出しデータをメモリ制御装置に送信する。

そして、メモリ制御装置は、読み出しデータを受信すると、読み出しデータが適正であるか検査し、試験をパスしているか判定する。この結果、試験対象のメモリ素子について、試験をパスしていると判定された場合には、試験対象のメモリ素子が出荷される。

特開２００８−２６９６６９号公報 特開２００８−８４４２５号公報

ところで、上記した従来の技術では、予め決められたテストパターンを用いて、メモリ単体で試験を行っているので、メモリ単体での試験結果では異常がないにも関わらず、製品出荷後に異常が発生する場合がある。つまり、試験を行う動作環境と実際にメモリが使用される動作環境との差異があり、試験結果では異常がないにも関わらず、製品出荷後に異常が発生する場合がある。このため、メモリの動作保証を適切に行うことができないという課題があった。

そこで、この発明は、上述した従来技術の課題を解決するためになされたものであり、メモリの動作保証を適切に行うことを目的とする。

上述した課題を解決し、目的を達成するため、この装置は、運用動作時の動作条件である第一動作条件よりも厳しい動作条件である第二動作条件に切り替え、第二動作条件によりメモリを試験する。

開示の装置は、情報処理システムに組み込まれたメモリについて、試験を運用動作時の動作条件よりも厳しい動作条件で試験するので、メモリの動作保証を適切に行うことができるという効果を奏する。

図１は、実施例１に係るメモリ制御装置の構成を示すブロック図である。 図２は、実施例２に係る情報処理システムの構成を示すブロック図である。 図３は、実施例２に係る情報処理システムにおけるメモリ制御装置とメモリ素子との試験処理について説明するための図である。 図４は、テストモードの試験例を示す図である。 図５は、テストモードの試験例を示す図である。 図６は、テストモードの試験例を示す図である。 図７は、テストモードの試験例を示す図である。 図８は、テストモードの試験例を示す図である。 図９は、テストモードの試験例を示す図である。 図１０は、実施例２に係るメモリ制御装置の回路構成を示すブロック図である。 図１１は、実施例２に係るメモリ制御装置の処理動作を示すフローチャートである。 図１２は、実施例２に係るメモリ制御装置の処理動作を示すフローチャートである。 図１３は、実施例２に係るメモリ制御装置の処理動作を示すフローチャートである。 図１４は、実施例３に係る情報処理システムにおけるメモリ制御装置とメモリ素子との試験処理について説明するための図である。 図１５は、従来技術を説明するための図である。

以下に添付図面を参照して、この発明に係るメモリ試験制御装置およびメモリ試験制御方法の実施例を詳細に説明する。

以下の実施例では、実施例１に係るメモリ制御装置の構成および処理を説明し、最後に実施例１による効果を説明する。

まず最初に、図１を用いて、実施例１に係るメモリ制御装置の構成を説明する。図１は、実施例１に係るメモリ制御装置の構成を示すブロック図である。同図に示すように、情報処理システム１は、メモリ制御装置１００およびメモリ２００を有するとともに、図示しないＣＰＵなどの周辺部品を有する。

実施例１のメモリ制御装置１００は、メモリ２００の読み書きを制御するとともに、システムレベルでテストモードを起動してメモリの試験を行うが、特に、設定切替部２、試験部３を有する。

設定切替部２は、情報処理システム１に組み込まれたメモリ２００の試験を行う場合に、運用動作時の動作条件である第一動作条件よりも厳しい動作条件である第二動作条件に設定を切り替える。試験部３は、設定切替部２によって切り替えられた第二動作条件でメモリ２００を試験する。

このように、メモリ制御装置１００は、メモリの試験を行う場合に、運用動作時の動作条件である第一動作条件よりも厳しい動作条件である第二動作条件に設定を切り替え、切り替えられた第二動作条件でメモリを試験する。

このため、メモリ制御装置１００は、通常動作時よりも厳しい環境でメモリのテストを行って、マージンの少ないメモリのビットを効率よくリジェクトし、メモリの動作保証を適切に行うことが可能である。

また、情報処理システム１に組み込まれたメモリ２００が組み込まれた状態で、メモリの試験を行うので、メモリ制御装置１００は、周辺部品の動作による影響（例えば、電源のシステムノイズ、実装熱ストレス）を考慮したメモリの試験を行うことが出来る。この結果、メモリの動作保証を適切に行うことが可能である。

以下では、実施例２に係るメモリ制御装置の構成および処理の流れを順に説明し、最後に実施例２による効果を説明する。

［情報処理システムの構成］
次に、図２を用いて、メモリ制御装置１０を含む情報処理システム１の構成を説明する。図２は、実施例２に係る情報処理システム１の構成を示すブロック図である。同図に示すように、この情報処理システム１は、メモリ素子２０の試験を行うメモリ制御装置１０と、試験対象である複数のメモリ素子２０Ａ〜２０Ｃとを有する。

また、情報処理システム１は、周辺機器として、ＣＰＵ３０、グラフィックス４０、ＰＣＩスロット５０、ＬＡＮ６０、チップセット７０、ハードディスク８０、ＵＳＢコネクタ９０、ＩＳＡスロット１００、システムＩ／Ｏ１１０、Ｘ−Ｂｕｓ用バッファ１２０、ＢＩＯＳ ＲＯＭ１３０を有し、バスなどを介してそれぞれ接続される。以下にこれらの各部の処理を説明する。

メモリ制御装置１０は、メモリ素子２０Ａ〜２０Ｃの読み書きを制御するとともに、テストモードを起動してメモリ素子の試験をシステムレベルで行う。具体的には、メモリ制御装置１０は、情報処理システムに組み込まれたメモリ素子２０Ａ〜２０Ｃの試験を行う場合に、運用動作時の動作条件である第一動作条件よりも厳しい動作条件である第二動作条件に設定を切り替える。そして、メモリ制御装置１０は、切り替えられた第二動作条件でメモリ素子２０Ａ〜２０Ｃを試験する。

メモリ素子２０Ａ〜２０Ｃは、それぞれ別のベンダーであり、共通インタフェースを介してメモリ制御装置１０からアドレス、コマンド、書込データなどを受信する。また、メモリ素子２０Ａ〜２０Ｃは、それぞれテストモードＡ〜Ｃが設定されている。つまり、各メモリ素子２０Ａ〜２０Ｃは、試験の条件に関する情報であるテスト条件設定データを保持する。

ＣＰＵ３０は、各種の処理手順などを規定したプログラムおよび所要データを格納するための内部メモリを有し、これらによって種々の処理を実行する。グラフィックス４０は、ＣＰＵ３０の指示によりグラフィック用データを作成し、メモリ素子２０Ａ〜２０Ｃに格納させる。また、グラフィックス４０は、グラフィック用データをメモリ素子２０Ａ〜２０Ｃから読み出す。

ＰＣＩスロット５０は、拡張機能カードであるＰＣＩ−Ｅｘｐｒｅｓｓカード等のＰＣＩ−Ｅｘｐｒｅｓｓデバイスを挿入するための挿入口である。ＬＡＮ（Local Area Network）６０は、データをやり取りするネットワークである。

チップセット７０は、ＣＰＵ３０やメモリ制御装置１０などの間で送受信されるデータの受渡しを管理する。ハードディスク８０は、データを記憶する記憶装置である。ＵＳＢ（Universal Serial Bus）コネクタ９０は、データの読み書きを行う補助記憶装置を接続するためのコネクタである。

ＩＳＡ（Industrial Standard Architecture）スロット１００は、拡張スロットである。システムＩ／Ｏ１１０は、システム内外のデータを入出力する。Ｘ‐Ｂｕｓ用バッファ１２０は、Ｘ‐Ｂｕｓから伝送されたデータを一時的に保持するバッファである。ＢＩＯＳ（Basic Input Output System）ＲＯＭ１３０は、コンピュータに接続される周辺機器を制御するプログラムを記憶する記憶装置である。

ここで、図３を用いて、実施例２に係る情報処理システムにおけるメモリ制御装置とメモリ素子との試験処理について説明する。図３は、実施例２に係る情報処理システムにおけるメモリ制御装置とメモリ素子との試験処理について説明するための図である。

同図に示すように、メモリ制御装置１０は、テストパターンを発生させるとともに、所定のテスト条件を設定する。そして、メモリ制御装置１０は、設定したテスト条件を試験対象のメモリ素子２０に通知する。ここで、テスト条件とは、運用動作時の動作条件よりも厳しいテスト用の動作条件である。

その後、メモリ制御装置１０は、データの書き込む先アドレスまたは読み出し先アドレス（図３では、「ＡＤＤ」と記載）と、書き込む指示または読み出し指示であるコマンド（図３では、「ＣＯＭ」と記載）と、書き込みデータとを試験対象のメモリ素子２０に送信する。その後、メモリ素子２０は、読み出し処理を行った場合には、読み出しデータをメモリ制御装置１０に送信する。

そして、メモリ制御装置１０は、読み出しデータを受信した場合には、テスト用の読み出しレベルである第二判定レベルでの試験をパスしているかを判定する。この結果、メモリ制御装置１０は、第二判定レベルでの試験をパスしなかった場合には、試験対象のメモリ素子２０のビットをリジェクトする。また、判定回路で第二判定レベルでの試験をパスしていると判定された場合には、判定レベルを通常の第一判定レベルに戻して出荷される。

例えば、メモリ制御装置１０は、第二判定レベルでの試験として、通常の書き込み電圧よりも低い電圧で書き込み処理を行って、分布から外れた弱いビットを検出する。このため、メモリ制御装置１０は、通常動作時よりも厳しい環境でメモリのテストを行ってメモリの動作保証を適切に行うことが可能である。

ここで、メモリ制御装置の構成について説明する。図３に示すように、メモリ制御装置１０は、メモリ素子２０の読み書きを制御するとともに、システムレベルでテストモードを起動してメモリの試験を行うが、特に、設定切替部１０ａ、試験部１０ｂを有する。

設定切替部１０ａは、情報処理システム１に組み込まれたメモリ素子２０の試験を行う場合に、運用動作時の動作条件である第一動作条件よりも厳しい動作条件である第二動作条件に設定を切り替える。

具体的には、設定切替部１０ａは、システムに組み込まれたメモリ素子２０の読み出し試験を行う場合には、メモリ素子２０の読み出しレベルとして、運用動作時に用いられる第一判定レベルよりも厳しい動作条件である第二判定レベルに設定を切り替える。

また、設定切替部１０ａは、システムに組み込まれたメモリ素子２０の書き出し試験を行う場合には、メモリ素子２０の書き込みレベルとして、運用動作時に用いられる第一書込レベルよりも浅い書き込みである第二書込レベルに設定を切り替える。

試験部１０ｂは、設定切替部１０ａによって切り替えられた第二動作条件でメモリ素子２０を試験する。具体的には、試験部１０ｂは、メモリ素子２０の読み出し試験を行う場合には、切り替えられた第二判定レベルを用いて、メモリの読み出し処理を試験する。また、試験部１０ｂは、メモリ素子２０の書き出し試験を行う場合には、第二書込レベルを用いて、メモリ素子２０の書き込み処理を試験する。

ここで、図４〜図９を用いて、メモリの試験例について説明する。図４〜図９は、テストモードの試験例を示す図である。例えば、図４に示すように、メモリ制御装置１０は、メモリ素子２０の読み出し試験を行う場合には、読み出し判定レベルであるスレッショルドレベルを可変させて、運用動作時に用いられる第一判定レベルよりも厳しい動作条件である第二判定レベルにする。

そして、メモリ制御装置１０は、メモリ素子２０から読み出しデータを受信して、スレッショルドレベルが超えているか判定する。この結果、メモリ制御装置１０は、第二判定レベルをスレッショルドレベルが超えている場合には、試験をパスしていると判定する。

また、図５に例示するように、メモリ制御装置１０は、メモリ素子２０の読み出し試験を行う場合に、メモリ素子２０に対するリードまたはライトの遅延時間（レーテンシ）をアナログ値で設定し、信号ディレイの時間を検知する。そして、メモリ制御装置１０は、運用動作時に用いられる第一判定レベルよりも厳しい動作条件である第二判定レベルを信号ディレイの時間が超えていないか判定する。この結果、第二判定レベルを信号ディレイの時間が超えていない場合には、試験をパスしていると判定する。

また、図６に例示するように、メモリ制御装置１０は、メモリ素子２０の書き込み試験を行う場合に、書込み電圧（内部電圧）である内部信号レベルを可変またはサブストレート電圧を変更して、振幅レベルを小さくするように制御する。この結果、通常の書き込み動作より浅い書き込み処理が行われる。

そして、メモリ制御装置１０は、書き込まれたデータを読み出して、データが適切に書き込まれているか判定する。この結果、データが適切に書き込まれている場合には、試験をパスしていると判定する。

また、図７に例示するように、メモリ制御装置１０は、メモリ素子２０の書き込み試験を行う場合に、内部タイミングパルス幅を変更し、通常書き込み動作より狭いパルス幅となるように制御する。この結果、通常の書き込み動作より浅い書き込み処理が行われる。

そして、メモリ制御装置１０は、書き込まれたデータを読み出して、データが適切に書き込まれているか判定する。この結果、データが適切に書き込まれている場合には、試験をパスしていると判定する。

また、図８に例示するように、メモリ制御装置１０は、テストモードでは、セルフリフレッシュ時間が通常動作よりも長くなるように変更した状態でメモリ素子２０が正常に動作しているか試験を行う。

また、図９に例示するように、メモリ制御装置１０は、通常では、電源のレギュレートをＯＮにし、ＶＤＤ外部電圧をＶＤＤ内部電圧に変換しているが、テストモードでは、電源のレギュレートをＯＦＦにし、ＶＤＤ外部電圧でメモリ素子２０が正常に書き込み動作をしているか試験を行う。

続いて、メモリ制御装置１０の回路構成について、図１０を用いて説明する。同図に示すように、メモリ制御装置１０は、テストモード制御回路１０ａ、コンパレータ（Ｃｏｍｐａｒａｔｏｒ）１０ｂ、ラッチ回路１０ｃを有する。

テストモード制御回路１０ａは、メモリの試験を行う場合に、運用動作時に用いられる第一動作条件よりも厳しい動作条件である第二動作条件に設定を切り替えるように制御する。

コンパレータ１０ｂは、二つのデータを比較判定する回路であって、設定切替部２によって切り替えられた第二判定レベルを用いて、メモリを試験する。具体的には、コンパレータ１０ｂは、データコントロール回路１０ｌおよびラッチ回路１０ｍを介して、メモリ素子２０から読み出しデータを受信すると、読み出されたデータと第二判定レベルとを比較して試験をパスしているか判定する。

ラッチ回路１０ｃは、テスト結果を保持し、テスト結果に応じて、アラームやエラーなどの出力信号を出力する。このように、ラッチ回路１０ｃがアラームを出力して、マージンの少ないビットを報知することで、システムダウンする前に部品交換などの対策を講じることができる。

また、メモリ制御装置１０は、Ｉ／Ｏバッファ１０ｄ、ＤＬＬ１０ｅ、クロックジェネレータ１０ｆ、モードレジスタ１０ｇ、コマンドデコーダ１０ｈ、コントロールロジック１０ｉ、ロウアドレスバッファとリフレッシュカウンタ１０ｊ、カラムアドレスバッファとバーストカウンタ１０ｋ、データコントロール回路１０ｌ、ラッチ回路１０ｍを有する。

Ｉ／Ｏバッファ１０ｄは、メモリの出力を保持し、データ信号であるＤＱ信号をメモリ制御装置１０に受信させる。ＤＬＬ１０ｅは、入力された信号の位相に対して遅延器が遅延量を加え、入力された信号の位相と比較して位相が遅延した遅延信号を出力信号とする。クロックジェネレータ１０ｆは、クロック信号を生成し、各構成要素の動作を同期させる。

モードレジスタ１０ｇは、通常処理動作時のモードなのかテストモードなのかを示す処理モードが設定されるレジスタである。モードレジスタ１０ｇは、ＣＰＵ３０によって処理モードが設定される。コマンドデコーダ１０ｈは、入力されたコマンド信号を内部コマンド信号に復号化する。コントロールロジック１０ｉは、クロックジェネレータ１０ｆが出力したクロック信号に応じて割り込み発生する。

ロウアドレスバッファとリフレッシュカウンタ１０ｊは、行アドレスを取り込み保持し、また保持したデータをリフレッシュする。カラムアドレスバッファとバーストカウンタ１０ｋは、列アドレスを取り込み保持し、バースト転送したデータ長をカウントする。

データコントロール回路１０ｌは、メモリ素子２０に対しての読み書き処理を制御する。ラッチ回路１０ｍは、メモリ素子２０に記憶されたデータを一時的に記憶する。

［メモリ制御装置による処理］
次に、図１１〜図１３を用いて、実施例２に係るメモリ制御装置１０による処理を説明する。図１１〜図１３は、実施例２に係るメモリ制御装置１０の処理動作を示すフローチャートである。

図１１に示すように、メモリ制御装置１０は、メモリ素子２０の試験を行う場合に、通常動作時に用いられる第一判定レベルよりも厳しい動作条件であるテストモード（第二判定レベル）に設定を切り替えて、メモリ素子２０を試験する（ステップＳ１０１）。

そして、メモリ制御装置１０は、試験をパスしたか否かを判定し（ステップＳ１０２）、第二判定レベルでの試験をパスしなかった場合には（ステップＳ１０２否定）、試験対象のメモリ素子２０のビットをリジェクトする（ステップＳ１０４）。また、メモリ制御装置１０は、第二判定レベルでの試験をパスしていると判定された場合には（ステップＳ１０２肯定）、判定レベルを通常の第一判定レベルに戻して出荷される（ステップＳ１０３）。

続いて、図１２を用いて、メモリ制御装置１０がメモリ素子２０の経時変化による信号レベルの低下や遅延を検出して試験を行う処理について説明する。図１２に示すように、メモリ制御装置１０は、通常動作時に用いられる第一判定レベルでメモリ素子２０を試験する（ステップＳ２０１）。

そして、メモリ制御装置１０は、試験をパスしたか否かを判定し（ステップＳ２０２）、第一判定レベルでの試験をパスしなかった場合には（ステップＳ２０２否定）、試験対象のメモリ素子２０のビットをリジェクトする（ステップＳ２０３）。

また、メモリ制御装置１０は、第一判定レベルでの試験をパスしていると判定された場合には（ステップＳ２０２肯定）、通常動作時に用いられる第一判定レベルよりも厳しい動作条件であるテストモード（第二判定レベル）に設定を切り替えて、メモリ素子２０を試験し、経時変化をモニターする（ステップＳ２０４）。

そして、メモリ制御装置１０は、第二判定レベルでの試験をパスしたか否かを判定し（ステップＳ２０５）、第二判定レベルでの試験をパスしなかった場合には（ステップＳ２０５否定）、試験対象のメモリ素子２０のビットをリジェクトするとともに、アラームを出力する（ステップＳ２０６）。このように、アラームを出力してマージンの少ないビットを報知することで、システムダウンする前に部品交換などの対策を講じることができる。

また、メモリ制御装置１０は、第二判定レベルでの試験をパスした場合には（ステップＳ２０５肯定）、判定レベルを通常使用状態の第一判定レベルに戻して出荷できる状態にする（ステップＳ２０７）。

その後、メモリ制御装置１０は、適当な間隔でテストモードの第二判定レベルでの試験を行い（ステップＳ２０８）、Ｓ２０４に戻って、経時変化をモニターする処理を繰り返す（ステップＳ２０４〜Ｓ２０８）。

続いて、図１３を用いて、メモリ制御装置１０が複数のテスト条件の結果を判定し、メモリ素子２０の経時変化による信号レベルの低下や遅延を検出して試験を行う処理について説明する。図１３に示すように、メモリ制御装置１０は、通常動作時に用いられる第一判定レベルでメモリ素子２０を試験する（ステップＳ３０１）。

そして、メモリ制御装置１０は、試験をパスしたか否かを判定し（ステップＳ３０２）、第一判定レベルでの試験をパスしなかった場合には（ステップＳ３０２否定）、試験対象のメモリ素子２０のビットをリジェクトする（ステップＳ３０３）。

また、メモリ制御装置１０は、第一判定レベルでの試験をパスしていると判定された場合には（ステップＳ３０２肯定）、多段階のテストモードレベルのうちテストモードレベルが「ｎ」のテストモードに設定を切り替えて、メモリ素子２０を試験し、経時変化をモニターする（ステップＳ３０４）。

そして、メモリ制御装置１０は、第二判定レベルでの試験をパスしたか否かを判定し（ステップＳ３０５）、第二判定レベルでの試験をパスしなかった場合には（ステップＳ３０５否定）、前回とのテストモードレベル結果と比較し、劣化を予測してアラームを出力する（ステップＳ３０６）。

また、メモリ制御装置１０は、第二判定レベルでの試験をパスした場合には（ステップＳ３０５肯定）、テストモードレベルのレベル「１」上げてテストモードレベルを可変させ（ステップＳ３０７）、全てのテストモードレベルで試験を実施したかを判定する（ステップＳ３０８）。

この結果、メモリ制御装置１０は、全てのテストモードレベルで試験を実施していないと判定した場合には（ステップＳ３０８否定）、Ｓ３０４に戻って第二判定レベルでの試験を行う処理を繰り返す（ステップＳ３０４〜Ｓ３０８）。

また、メモリ制御装置１０は、全てのテストモードレベルで試験を実施したと判定した場合には（ステップＳ３０８肯定）、判定レベルを通常使用状態の第一判定レベルに戻して出荷できる状態にする（ステップＳ３０９）。

その後、メモリ制御装置１０は、適当な間隔でテストモードの第二判定レベルでの試験を行い（ステップＳ３１０）、Ｓ３０４に戻って、経時変化をモニターする処理を繰り返す（ステップＳ３０４〜Ｓ３１０）。

[実施例２の効果]
上述してきたように、メモリ制御装置１０は、メモリ素子２０の試験を行う場合に、運用動作時の動作条件である第一動作条件よりも厳しい動作条件である第二動作条件に設定を切り替え、切り替えられた第二動作条件でメモリ素子２０を試験する。このため、メモリ制御装置１０は、通常動作時よりも厳しい環境でメモリ素子２０のテストを行って、マージンの少ないメモリ素子２０のビットを効率よくリジェクトし、メモリ素子２０の動作保証を適切に行うことが可能である。

また、情報処理システム１に組み込まれたメモリ素子２０が組み込まれた状態で、メモリ素子２０の試験を行うので、メモリ制御装置１０は、周辺部品の動作による影響（例えば、電源のシステムノイズ、実装熱ストレス）を考慮したメモリ素子２０の試験を行うことが出来る。この結果、メモリ素子２０の動作保証を適切に行うことが可能である。

また、実施例２によれば、メモリ制御装置１０は、システムに組み込まれたメモリ素子２０の読み出し試験を行う場合に、メモリ素子２０の読み出しレベルとして、運用動作時に用いられる第一判定レベルよりも厳しい動作条件である第二判定レベルに設定を切り替える。そして、メモリ制御装置１０は、切り替えられた第二判定レベルを用いて、メモリ素子２０の読み出し処理を試験する。このため、メモリ制御装置１０は、通常動作時よりも厳しい環境でメモリ素子２０の読み出し処理のテストを行って、マージンの少ないメモリ素子２０のビットを効率よくリジェクトし、メモリ素子２０の動作保証を適切に行うことが可能である。

また、実施例２によれば、メモリ制御装置１０は、システムに組み込まれたメモリ素子２０の書き出し試験を行う場合に、メモリ素子２０の書き込みレベルとして、運用動作時に用いられる第一書込レベルよりも浅い書き込みである第二書込レベルに設定を切り替える。そして、メモリ制御装置１０は、切り替えられた第二書込レベルを用いて、メモリ素子２０の書き込み処理を試験する。このため、メモリ制御装置１００は、通常動作時よりも厳しい環境でメモリ素子２０の書き込み処理のテストを行って、マージンの少ないメモリ素子２０のビットを効率よくリジェクトし、メモリ素子２０の動作保証を適切に行うことが可能である。

また、実施例２によれば、メモリ制御装置１０は、第二判定レベルを用いてメモリ素子２０を試験する処理を所定の間隔で繰り返し行い、試験の結果からメモリ素子２０の経時変化を監視するので、信号レベルの低下や遅延を検出し、時間の経過とともに劣化するビットを効率よくリジェクトし、メモリ素子２０の動作保証を適切に行うことが可能である。

また、実施例２によれば、メモリ制御装置１０では、複数の動作条件でそれぞれメモリ素子２０を試験し、各動作条件での試験の結果からメモリ素子２０の経時変化を予測するので、時間の経過とともに劣化するビットを予測し、システムダウンが発生する前にする前に部品交換などの対策を講じることができる。

さて、これまで本発明の実施例について説明したが、本発明は上述した実施例以外にも、種々の異なる形態にて実施されてよいものである。そこで、以下では実施例３として本発明に含まれる他の実施例を説明する。

（１）処理負荷判定
上記の実施例２では、メモリ制御装置側がメモリのデータを読み出して試験を行う場合を説明したが、メモリ側が試験を行ってもよい。メモリは、試験を行う判定回路（図１０の点線で囲まれている回路群）を有する。

ここで、メモリ制御装置とメモリ素子との試験処理について説明する。例えば、図１４に示すように、メモリ制御装置は、テストパターンを発生させるとともに、所定のテスト条件を設定する。そして、メモリ制御装置１０は、設定したテスト条件を試験対象のメモリ素子２０に通知する。

その後、メモリ制御装置１０は、データの書き込む先アドレスまたは読み出し先アドレス（図３では、「ＡＤＤ」と記載）と、書き込む指示または読み出し指示であるコマンド（図３では、「ＣＯＭ」と記載）と、書き込みデータとを試験対象のメモリ素子２０に送信する。

そして、メモリ素子は、テスト用の読み出しレベルである第二判定レベルでの試験をパスしているかを自装置内で判定する。そして、メモリ素子は、試験をパスしているか否かの試験結果をメモリ制御装置に通知する。その後、試験結果を受信したメモリ制御装置１０は、第二判定レベルでの試験をパスしなかった場合には、試験対象のメモリ素子２０のビットをリジェクトする。また、判定回路で第二判定レベルでの試験をパスしていると判定された場合には、判定レベルを通常の第一判定レベルに戻して出荷される。

（２）システム構成等
また、図示した各装置の各構成要素は機能概念的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各装置の分散・統合の具体的形態は図示のものに限られず、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合して構成することができる。例えば、設定切替部１０ａと試験部１０ｂを統合してもよい。さらに、各装置にて行なわれる各処理機能は、その全部または任意の一部が、ＣＰＵおよび当該ＣＰＵにて解析実行されるプログラムにて実現され、あるいは、ワイヤードロジックによるハードウェアとして実現され得る。

（３）プログラム
なお、本実施例で説明したメモリ試験制御方法は、あらかじめ用意されたプログラムをパーソナルコンピュータやワークステーションなどのコンピュータで実行することによって実現することができる。このプログラムは、インターネットなどのネットワークを介して配布することができる。また、このプログラムは、ハードディスク、フレキシブルディスク（ＦＤ）、ＣＤ−ＲＯＭ、ＭＯ、ＤＶＤなどのコンピュータで読み取り可能な記録媒体に記録され、コンピュータによって記録媒体から読み出されることによって実行することもできる。

１ 情報処理システム
１０、１００ メモリ制御装置
１０ａ、２ 設定切替部
１０ｂ、３ 試験部
２０、２００ メモリ
３０ ＣＰＵ
４０ グラフィックス
５０ ＰＣＩスロット
６０ ＬＡＮ
７０ チップセット
８０ ハードディスク
９０ ＵＳＢコネクタ
１００ ＩＳＡスロット
１１０ システムＩ／Ｏ
１２０ Ｘ−Ｂｕｓ用バッファ
１３０ ＢＩＯＳ ＲＯＭ

Claims (6)

1. 周辺機器を含む情報処理システムに組み込まれるメモリの試験を行う場合に、運用動作時の動作条件である第一動作条件と、該第一動作条件よりも厳しい動作条件である第二動作条件とに設定を切り替える設定切替部と、
   前記情報処理システムに組み込まれた前記メモリが前記周辺機器に接続された状態で、前記設定切替部を前記第二動作条件に切り替え、前記メモリに対する信号のリード時又はライト時の遅延時間を検知し、検知した前記遅延時間が前記第二動作条件を超えたか否かを判定し、前記遅延時間が前記第二動作条件を超えていない場合には、前記メモリが前記第二動作条件での試験をパスしていると判定し、前記遅延時間が前記第二動作条件を超えた場合には、前記メモリが前記第二動作条件での試験をパスしていないと判定し、かつ、前記遅延時間が前記第二動作条件を超えた前記メモリのビットを検出して報知する試験部と、
   を備えることを特徴とするメモリ試験制御装置。
2. 前記設定切替部は、システムに組み込まれたメモリの読み出し試験を行う場合に、当該メモリからの読み出し判定レベルとして、運用動作時に用いられる第一判定レベルよりも厳しい動作条件である第二判定レベルに設定を切り替え、
   前記試験部は、前記設定切替部によって切り替えられた前記第二判定レベルを用いて、前記メモリの読み出し処理を試験することを特徴とする請求項１に記載のメモリ試験制御装置。
3. 前記設定切替部は、システムに組み込まれたメモリの書き出し試験を行う場合に、当該メモリへの書込レベルとして、運用動作時に用いられる第一書込レベルよりも浅い書き込みである第二書込レベルに設定を切り替え、
   前記試験部は、前記設定切替部によって切り替えられた前記第二書込レベルを用いて、前記メモリの書き込み処理を試験することを特徴とする請求項１に記載のメモリ試験制御装置。
4. 前記試験部は、前記第二動作条件を用いてメモリを試験する処理を所定の間隔で繰り返し行い、当該試験の結果から前記メモリの経時変化を監視することを特徴とする請求項１〜３のいずれか一つに記載のメモリ試験制御装置。
5. 前記試験部は、複数の動作条件でそれぞれメモリを試験し、各動作条件での試験の結果から前記メモリの経時変化を予測することを特徴とする請求項１〜４のいずれか一つに記載のメモリ試験制御装置。
6. 周辺機器を含む情報処理システムに組み込まれるメモリの試験を行う場合に、運用動作時の動作条件である第一動作条件よりも厳しい動作条件である第二動作条件に設定を切り替える設定切替ステップと、
   前記情報処理システムに組み込まれた前記メモリが前記周辺機器に接続された状態で、前記設定切替ステップによって切り替えられた前記第二動作条件を用いて、前記メモリに対する信号のリード時又はライト時の遅延時間を検知し、検知した前記遅延時間が前記第二動作条件を超えたか否かを判定し、前記遅延時間が前記第二動作条件を超えていない場合には、前記メモリが前記第二動作条件での試験をパスしていると判定し、前記遅延時間が前記第二動作条件を超えた場合には、前記メモリが前記第二動作条件での試験をパスしていないと判定し、かつ、前記遅延時間が前記第二動作条件を超えた前記メモリのビットを検出して報知する試験ステップと、
   を含んだことを特徴とするメモリ試験制御方法。

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