JP5240473B2 - 半導体記憶装置及びリフレッシュ制御方法 - Google Patents
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Description
メモリ部のリフレッシュ動作において、各前記メモリ部の前記遅延回路は、入力された前記クロックを、前記メモリ部毎に遅延量を異ならせて、前記制御回路に入力することを特徴とするものである。
モリ部2−1〜2−nに関する内部クロックDCLK1〜DCLKnの遅延量は、半導体記憶装置1の電源投入直後に設定信号S1〜Snとしてモードレジスタ3に設定される。各設定信号S1〜Snは、リフレッシュ動作を実行する際に、モードレジスタ3から各データラインL1〜Lnを介して各DRAMメモリ部2−1〜2−nの遅延回路53に通知される。
よって、DRAMメモリ部2−1〜2−n毎に個別の設定信号S1〜Snを入力することが可能となる。
2−1〜2−n DRAMメモリ部
3 モードレジスタ
51 制御回路
52 DRAMメモリセルアレイ
53 遅延回路
CLK,DCLK1〜DCLKn 内部クロック
L1〜Ln データライン
Claims (4)
- 複数のメモリ部と、リフレッシュ動作における前記メモリ部毎のクロックの遅延量を予め設定するレジスタとを備える半導体記憶装置であって、
前記複数のメモリ部には、共通のクロックが入力され、
各前記メモリ部は、
メモリセルアレイと、
前記クロックに基づいて前記メモリセルアレイの動作を制御する制御回路と、
入力された前記クロックを遅延させて前記制御回路に入力する遅延回路と、
を有し、
前記複数のメモリ部のリフレッシュ動作において、各前記メモリ部の前記遅延回路は、入力された前記クロックを、前記レジスタによって前記メモリ部毎に遅延量を異ならせて、前記制御回路に入力する、半導体記憶装置。 - 前記遅延量に関する設定情報は、前記レジスタから各前記メモリ部のデータラインを介して各前記メモリ部に通知される、請求項1に記載の半導体記憶装置。
- 前記メモリ部に対するデータの読み出し動作及び/又は書き込み動作においては、入力された前記クロックが前記遅延回路を経由することなく前記制御回路に入力される、請求項1または2に記載の半導体記憶装置。
- 複数のメモリ部と、リフレッシュ動作における前記メモリ部毎のクロックの遅延量を予め設定するレジスタとを備える半導体記憶装置において前記複数のメモリ部のリフレッシュ動作を制御するリフレッシュ制御方法であって、
(A)前記複数のメモリ部に共通のクロックを入力するステップと、
(B)入力された前記クロックを、各前記メモリ部内において、前記レジスタによって前記メモリ部毎に遅延量を異ならせて遅延させるステップと、
(C)各前記メモリ部内において、遅延された前記クロックに基づいて当該メモリ部のリフレッシュ動作を実行するステップと
を備える、リフレッシュ制御方法。
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