JPH04281289A - メモリリフレッシュ方式 - Google Patents
メモリリフレッシュ方式Info
- Publication number
- JPH04281289A JPH04281289A JP3069130A JP6913091A JPH04281289A JP H04281289 A JPH04281289 A JP H04281289A JP 3069130 A JP3069130 A JP 3069130A JP 6913091 A JP6913091 A JP 6913091A JP H04281289 A JPH04281289 A JP H04281289A
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- Pending
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- 230000003111 delayed effect Effects 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 9
- 230000006870 function Effects 0.000 claims description 3
- 230000000737 periodic effect Effects 0.000 claims 1
- 230000007257 malfunction Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 102100040489 DNA damage-regulated autophagy modulator protein 2 Human genes 0.000 description 3
- 101000968012 Homo sapiens DNA damage-regulated autophagy modulator protein 2 Proteins 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、ダイナミックランダ
ムアクセスメモリ（以下ＤＲＡＭという）と、このメモ
リをリフレッシュする機能を有するプロセッサ装置との
ペアを複数個備えたデータ処理装置において、ＤＲＡＭ
をリフレッシュするメモリリフレッシュ方式に関するも
のである
ムアクセスメモリ（以下ＤＲＡＭという）と、このメモ
リをリフレッシュする機能を有するプロセッサ装置との
ペアを複数個備えたデータ処理装置において、ＤＲＡＭ
をリフレッシュするメモリリフレッシュ方式に関するも
のである
【０００２】
【従来の技術】図２はこの種の従来のメモリリフレッシ
ュ方式を採用したデータ処理装置の構成を示すブロック
図である。以下の説明において、１は図２中の１ａ，…
，１ｎ、２は２ａ，…，２ｎ、４は４ａ，…，４ｎ、５
は５ａ，…，５ｎ、６は６ａ，…，６ｎ、７は７ａ，…
，７ｎ、８は８ａ，…，８ｎ、９は９ａ，…，９ｎの総
称を示す。図２において、２はデータ処理に必要なデー
タを一時的に格納するＤＲＡＭ、１はＤＲＡＭ２に対し
てデータのリード又はライトを行なうとともに定期的な
時間毎にリフレッシュ機能を有するプロセッサ装置、３
は外部からプロセッサ装置１へのＤＲＡＭリフレッシュ
要求線である。プロセッサ装置１において、４はＤＲＡ
Ｍ２へのリード又はライト要求信号を発生するリードラ
イト要求発生回路、５はリフレッシュ要求線３からのリ
フレッシュ要求信号とリードライト要求発生回路４から
のリードライト要求信号をコントロールしてＤＲＡＭ２
に対してリフレッシュを実行するか、あるいはリード又
はライトを実行するかを決定するコントロール回路、６
はＤＲＡＭ２に対するリフレッシュアドレスを格納する
リフレッシュアドレスカウンタ、７はＤＲＡＭ２に対す
るリード又はライトアクセスするアドレスを格納するリ
ードライトアドレスレジスタである。８はリフレッシュ
アドレスカウンタ６とリードライトアドレスレジスタ７
のいずれかで決定されるメモリアドレス信号をＤＲＡＭ
２へ送るためのメモリアドレス線、９はコントロール回
路５が出力する制御信号をＤＲＡＭ２へ送るための制御
信号線である。
ュ方式を採用したデータ処理装置の構成を示すブロック
図である。以下の説明において、１は図２中の１ａ，…
，１ｎ、２は２ａ，…，２ｎ、４は４ａ，…，４ｎ、５
は５ａ，…，５ｎ、６は６ａ，…，６ｎ、７は７ａ，…
，７ｎ、８は８ａ，…，８ｎ、９は９ａ，…，９ｎの総
称を示す。図２において、２はデータ処理に必要なデー
タを一時的に格納するＤＲＡＭ、１はＤＲＡＭ２に対し
てデータのリード又はライトを行なうとともに定期的な
時間毎にリフレッシュ機能を有するプロセッサ装置、３
は外部からプロセッサ装置１へのＤＲＡＭリフレッシュ
要求線である。プロセッサ装置１において、４はＤＲＡ
Ｍ２へのリード又はライト要求信号を発生するリードラ
イト要求発生回路、５はリフレッシュ要求線３からのリ
フレッシュ要求信号とリードライト要求発生回路４から
のリードライト要求信号をコントロールしてＤＲＡＭ２
に対してリフレッシュを実行するか、あるいはリード又
はライトを実行するかを決定するコントロール回路、６
はＤＲＡＭ２に対するリフレッシュアドレスを格納する
リフレッシュアドレスカウンタ、７はＤＲＡＭ２に対す
るリード又はライトアクセスするアドレスを格納するリ
ードライトアドレスレジスタである。８はリフレッシュ
アドレスカウンタ６とリードライトアドレスレジスタ７
のいずれかで決定されるメモリアドレス信号をＤＲＡＭ
２へ送るためのメモリアドレス線、９はコントロール回
路５が出力する制御信号をＤＲＡＭ２へ送るための制御
信号線である。
【０００３】次に動作について説明する。リフレッシュ
要求線３からのリフレッシュ要求信号によってＤＲＡＭ
２へのリフレッシュを要求されたプロセッサ装置１内の
コントロール回路５は、既にリードライト要求発生回路
４からのリードライト要求信号によるリードライト動作
を実施している場合を除き、リフレッシュアドレスカウ
ンタ６を有意にし、ＤＲＡＭ２へのメモリアドレス線８
にリフレッシュするメモリアドレス信号を送出する。さ
らにコントロール回路５はＤＲＡＭ２へのリフレッシュ
動作を行なうための制御信号を制御信号線９へ送出する
。
要求線３からのリフレッシュ要求信号によってＤＲＡＭ
２へのリフレッシュを要求されたプロセッサ装置１内の
コントロール回路５は、既にリードライト要求発生回路
４からのリードライト要求信号によるリードライト動作
を実施している場合を除き、リフレッシュアドレスカウ
ンタ６を有意にし、ＤＲＡＭ２へのメモリアドレス線８
にリフレッシュするメモリアドレス信号を送出する。さ
らにコントロール回路５はＤＲＡＭ２へのリフレッシュ
動作を行なうための制御信号を制御信号線９へ送出する
。
【０００４】
【発明が解決しようとする課題】従来のメモリリフレッ
シュ方式は以上のように行なうので、データ処理装置を
構成する複数のプロセッサ装置１が同時にすべてのＤＲ
ＡＭ２をリフレッシュした場合、すべてのＤＲＡＭ２の
リフレッシュ電流が同時に流れてＤＲＡＭ２を搭載して
いる基板上の電位が大きく揺振られ、ＤＲＡＭ２の周囲
に搭載されている他の部品の動作に悪影響を与え、誤動
作を生ずる可能性があるという問題点があった。
シュ方式は以上のように行なうので、データ処理装置を
構成する複数のプロセッサ装置１が同時にすべてのＤＲ
ＡＭ２をリフレッシュした場合、すべてのＤＲＡＭ２の
リフレッシュ電流が同時に流れてＤＲＡＭ２を搭載して
いる基板上の電位が大きく揺振られ、ＤＲＡＭ２の周囲
に搭載されている他の部品の動作に悪影響を与え、誤動
作を生ずる可能性があるという問題点があった。
【０００５】この発明は上記のような問題点を解決する
ためになされたもので、基板上の電位の揺振られ方を小
さくしてＤＲＡＭの周囲に搭載されている他の部品への
動作上の悪影響を減らすことができるメモリリフレッシ
ュ方式を提供することを目的とする。
ためになされたもので、基板上の電位の揺振られ方を小
さくしてＤＲＡＭの周囲に搭載されている他の部品への
動作上の悪影響を減らすことができるメモリリフレッシ
ュ方式を提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明に係るメモリリ
フレッシュ方式は、定期的な時間に対してＤＲＡＭ２を
リフレッシュする時間を遅らせるための遅延回路１０を
、各プロセッサ装置１に対応して複数個備え、各遅延回
路１０の遅延時間をそれぞれ異なる値に設定し、リフレ
ッシュのリフレッシュ要求信号を各遅延回路１０で設定
値だけ遅延させて各プロセッサ装置１に与え、対応する
ＤＲＡＭ２をリフレッシュするものである。
フレッシュ方式は、定期的な時間に対してＤＲＡＭ２を
リフレッシュする時間を遅らせるための遅延回路１０を
、各プロセッサ装置１に対応して複数個備え、各遅延回
路１０の遅延時間をそれぞれ異なる値に設定し、リフレ
ッシュのリフレッシュ要求信号を各遅延回路１０で設定
値だけ遅延させて各プロセッサ装置１に与え、対応する
ＤＲＡＭ２をリフレッシュするものである。
【０００７】
【作用】外部などから送られてきたリフレッシュ要求信
号は各遅延回路１０へ入り、予め設定されたそれぞれ異
なる遅延時間だけ遅延される。これにより各プロセッサ
装置１はそれぞれ異なる遅延時間で遅延されたリフレッ
シュ要求信号に応答して各ＤＲＡＭ２をそれぞれ異なる
タイミングでリフレッシュする。
号は各遅延回路１０へ入り、予め設定されたそれぞれ異
なる遅延時間だけ遅延される。これにより各プロセッサ
装置１はそれぞれ異なる遅延時間で遅延されたリフレッ
シュ要求信号に応答して各ＤＲＡＭ２をそれぞれ異なる
タイミングでリフレッシュする。
【０００８】
【実施例】図１はこの発明の一実施例に係るメモリリフ
レッシュ方式を採用したデータ処理装置の構成を示すブ
ロック図である。図１において、図２に示す構成要素に
対応するものには同一の符号を付し、その説明を省略す
る。以下の説明において１０は図１中の１０ａ，…，１
０ｎ、１１は１１ａ，…，１１ｎ、１２は１２ａ，…，
１２ｎ、１３は１３ａ，…，１３ｎの総称を示す。この
実施例において、１０は定期的な時間に対してＤＲＡＭ
２をリフレッシュする時間を遅らせるための遅延回路で
ある、各遅延回路１０はこの実施例では各プロセッサ装
置１内に設けられている。遅延回路１０は、リフレッシ
ュ要求に対して遅らせる時間を保持しておくための外部
から遅延時間の値を設定可能なディレイ時間保持レジス
タ１１と、リフレッシュ要求線３からのリフレッシュ要
求信号をトリガにして、ディレイ時間保持レジスタ１１
に設定されている値だけカウントするとキャリー信号を
発生するカウンタ１２とを備えている。遅延回路１０の
遅延時間は、設定される値によって変えることができる
。１３は遅延回路１１によって新たに作られたリフレッ
シュ要求信号を送るリフレッシュ要求線である。
レッシュ方式を採用したデータ処理装置の構成を示すブ
ロック図である。図１において、図２に示す構成要素に
対応するものには同一の符号を付し、その説明を省略す
る。以下の説明において１０は図１中の１０ａ，…，１
０ｎ、１１は１１ａ，…，１１ｎ、１２は１２ａ，…，
１２ｎ、１３は１３ａ，…，１３ｎの総称を示す。この
実施例において、１０は定期的な時間に対してＤＲＡＭ
２をリフレッシュする時間を遅らせるための遅延回路で
ある、各遅延回路１０はこの実施例では各プロセッサ装
置１内に設けられている。遅延回路１０は、リフレッシ
ュ要求に対して遅らせる時間を保持しておくための外部
から遅延時間の値を設定可能なディレイ時間保持レジス
タ１１と、リフレッシュ要求線３からのリフレッシュ要
求信号をトリガにして、ディレイ時間保持レジスタ１１
に設定されている値だけカウントするとキャリー信号を
発生するカウンタ１２とを備えている。遅延回路１０の
遅延時間は、設定される値によって変えることができる
。１３は遅延回路１１によって新たに作られたリフレッ
シュ要求信号を送るリフレッシュ要求線である。
【０００９】次に動作について説明する。リフレッシュ
要求線３からのリフレッシュ要求信号は、遅延回路１０
内のカウンタ１２によってディレイ時間保持レジスタ１
１で設定されている値が示す時間だけ遅れて、新たなリ
フレッシュ要求信号としてリフレッシュ要求線１３を介
してコントロール回路５へ入力される。その後のコント
ロール回路５の動作は従来の図２において説明したので
、ここでは省略する。
要求線３からのリフレッシュ要求信号は、遅延回路１０
内のカウンタ１２によってディレイ時間保持レジスタ１
１で設定されている値が示す時間だけ遅れて、新たなリ
フレッシュ要求信号としてリフレッシュ要求線１３を介
してコントロール回路５へ入力される。その後のコント
ロール回路５の動作は従来の図２において説明したので
、ここでは省略する。
【００１０】コントロール回路５からの制御信号線９の
制御信号およびリフレッシュアドレスカウンタ６からの
メモリアドレス線８のリフレッシュアドレス信号によっ
てＤＲＡＭ２へのリフレッシュが行なわれる。このリフ
レッシュのタイミングは、複数のプロセッサ装置１にお
いてディレイ時間保持レジスタ１１に設定する値をプロ
セッサ装置毎に異なった値にしておくことにより、各プ
ロセッサ装置１で異なっている。したがって、ＤＲＡＭ
２へのリフレッシュ電流は、プロセッサ装置１毎に異な
ったタイミングで流れるため、一度に大きな電流が流れ
ることはなく、基板内の電位の揺振りを最小限に抑える
ことができる。
制御信号およびリフレッシュアドレスカウンタ６からの
メモリアドレス線８のリフレッシュアドレス信号によっ
てＤＲＡＭ２へのリフレッシュが行なわれる。このリフ
レッシュのタイミングは、複数のプロセッサ装置１にお
いてディレイ時間保持レジスタ１１に設定する値をプロ
セッサ装置毎に異なった値にしておくことにより、各プ
ロセッサ装置１で異なっている。したがって、ＤＲＡＭ
２へのリフレッシュ電流は、プロセッサ装置１毎に異な
ったタイミングで流れるため、一度に大きな電流が流れ
ることはなく、基板内の電位の揺振りを最小限に抑える
ことができる。
【００１１】なお、上記実施例ではリフレッシュ要求信
号が送られてくるリフレッシュ要求線３を外部の共通信
号線としたが、リセット信号のような外部からの共通信
号を開始タイミングとして各プロセッサ装置１内で独自
にリフレッシュ要求信号を発生する構成にしてもよい。 また、上記実施例において遅延回路１０のディレイ時間
保持レジスタ１１はレジスタ構成にして遅延時間の値を
設定したが、プロセッサ装置１に複数の入力ピンを割り
当てプロセッサ装置１の外部からその遅延時間の値を入
力し図示しない内部メモリに保持してもよい。また、遅
延回路１０はプロセッサ装置１内に設けたが、各プロセ
ッサ装置１に対応して外部に設けてもよい。
号が送られてくるリフレッシュ要求線３を外部の共通信
号線としたが、リセット信号のような外部からの共通信
号を開始タイミングとして各プロセッサ装置１内で独自
にリフレッシュ要求信号を発生する構成にしてもよい。 また、上記実施例において遅延回路１０のディレイ時間
保持レジスタ１１はレジスタ構成にして遅延時間の値を
設定したが、プロセッサ装置１に複数の入力ピンを割り
当てプロセッサ装置１の外部からその遅延時間の値を入
力し図示しない内部メモリに保持してもよい。また、遅
延回路１０はプロセッサ装置１内に設けたが、各プロセ
ッサ装置１に対応して外部に設けてもよい。
【００１２】
【発明の効果】以上のような本発明によれば、定期的な
時間に対してＤＲＡＭをリフレッシュする時間を遅らせ
るための遅延回路を、各プロセッサ装置に対応して複数
個設け、各遅延回路の遅延時間をそれぞれ異なる値に設
定し、リフレッシュ要求信号を各遅延回路で設定値だけ
遅延させて各プロセッサ装置に与え、対応するＤＲＡＭ
をリフレッシュするようにしたので、ＤＲＡＭへのリフ
レッシュ電流が各プロセッサ毎に異なったタイミングで
流れ、これにより一度に大きな電流が流れることがなく
なり、基板上の電位の揺振りを最小限に抑えることがで
き、したがってＤＲＡＭの周囲に搭載されている他の部
品への動作上の悪影響が少なくなって誤動作を防止でき
、信頼性の高いデータ処理装置を提供できるという効果
が得られる。
時間に対してＤＲＡＭをリフレッシュする時間を遅らせ
るための遅延回路を、各プロセッサ装置に対応して複数
個設け、各遅延回路の遅延時間をそれぞれ異なる値に設
定し、リフレッシュ要求信号を各遅延回路で設定値だけ
遅延させて各プロセッサ装置に与え、対応するＤＲＡＭ
をリフレッシュするようにしたので、ＤＲＡＭへのリフ
レッシュ電流が各プロセッサ毎に異なったタイミングで
流れ、これにより一度に大きな電流が流れることがなく
なり、基板上の電位の揺振りを最小限に抑えることがで
き、したがってＤＲＡＭの周囲に搭載されている他の部
品への動作上の悪影響が少なくなって誤動作を防止でき
、信頼性の高いデータ処理装置を提供できるという効果
が得られる。
【図１】この発明の一実施例に係るメモリリフレッシュ
方式を採用したデータ処理装置の構成を示すブロック図
である。
方式を採用したデータ処理装置の構成を示すブロック図
である。
【図２】従来のメモリリフレッシュ方式を採用したデー
タ処理装置の構成を示すブロック図である。
タ処理装置の構成を示すブロック図である。
１ａ，１ｎ プロセッサ装置
２ａ，２ｎ ＤＲＡＭ
１０ａ，１０ｎ 遅延回路
Claims (1)
- 【請求項１】 データ処理に必要なデータを一時的に
格納するダイナミックランダムアクセスメモリと、この
ダイナミックランダムアクセスメモリに対してデータの
リードライトを行なうとともに定期的な時間毎にリフレ
ッシュする機能を有するプロセッサ装置とのペアを複数
個備えたデータ処理装置において、上記定期的な時間に
対して上記ダイナミックランダムアクセスメモリをリフ
レッシュする時間を遅らせるための遅延回路を、上記各
プロセッサ装置に対応して複数個設け、上記各遅延回路
の遅延時間をそれぞれ異なる値に設定し、上記リフレッ
シュのリフレッシュ要求信号を上記各遅延回路で設定値
だけ遅延させて上記各プロセッサ装置に与え、対応する
上記ダイナミックランダムアクセスメモリをリフレッシ
ュすることを特徴とするメモリリフレッシュ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3069130A JPH04281289A (ja) | 1991-03-08 | 1991-03-08 | メモリリフレッシュ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3069130A JPH04281289A (ja) | 1991-03-08 | 1991-03-08 | メモリリフレッシュ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04281289A true JPH04281289A (ja) | 1992-10-06 |
Family
ID=13393755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3069130A Pending JPH04281289A (ja) | 1991-03-08 | 1991-03-08 | メモリリフレッシュ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04281289A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011028790A (ja) * | 2009-07-22 | 2011-02-10 | Nec Corp | 半導体記憶装置及びリフレッシュ制御方法 |
| WO2015178242A1 (ja) * | 2014-05-21 | 2015-11-26 | ソニー株式会社 | センサモジュール、その制御方法、および電子機器 |
-
1991
- 1991-03-08 JP JP3069130A patent/JPH04281289A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011028790A (ja) * | 2009-07-22 | 2011-02-10 | Nec Corp | 半導体記憶装置及びリフレッシュ制御方法 |
| WO2015178242A1 (ja) * | 2014-05-21 | 2015-11-26 | ソニー株式会社 | センサモジュール、その制御方法、および電子機器 |
| JPWO2015178242A1 (ja) * | 2014-05-21 | 2017-04-20 | ソニー株式会社 | センサモジュール、その制御方法、および電子機器 |
| US10319067B2 (en) | 2014-05-21 | 2019-06-11 | Sony Semiconductor Solutions Corporation | Sensor module, method of controlling the same, and electronic apparatus |
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