JP2002367372A - ダイナミック型メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】テ゛ータ・ハ゛ッファ・レシ゛スタを介して外部とデータを入出
力するタ゛イナミック型メモリ装置において、リフレッシュ・サイクルと外
部リート゛/ライト・アクセス・サイクルとを並行処理可能にする。 【解決手段】アクセス制御部に、リフレッシュ周期信号
とロウ・アドレス信号の前縁／後縁信号をラッチ出力す
る第１〜第３のＲＳフリップフロップ（ＲＳＦＦ）回路
２０１〜２０３と、リフレッシュ・サイクル指示信号１
２０１、メモリ・セル・アクセス・ステージ指示信号２
００１及びメモリ・セル・リストア・ステージ指示信号
２００２をラッチ出力する第４〜第６のＲＳＦＦ回路２
０４〜２０６、及び前記の各信号を各サイクル時間分遅
延させる遅延回路２１１〜２１３とを設け、前記の各々
のＲＳＦＦに前記遅延回路で遅延した各信号をリセット
入力し、前記第１〜第３のＲＳＦＦのラッチ出力間に優
先順位を設定して第４〜第６のＲＳＦＦにセット入力す
る構成とした競合調整手段を設けた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、リフレッシュ制御
回路を内蔵したダイナミック型メモリ装置に関して、特
に、外部からのメモリ・アクセスと内部のリフレッシュ
・アクセスの競合を調整する競合調整手段を備えたダイ
ナミック型メモリ装置に関する。

【０００２】

【従来の技術】この技術分野の第１の従来例として、特
開平９−１８０４３７号公報記載の「記憶装置及びＤＲ
ＡＭの制御方法」がある。この「記憶装置及びＤＲＡＭ
の制御方法」は、「バーストデータの読み出しまたは書
き込み要求が連続して入力されると、ロウデコーダ、カ
ラムデコーダによるロウデコード及びカラムデコード、
データ線ドライバ、ビットスイッチ、センスアンプによ
るアレイアクセス及びプリチャージ、書き込みバッファ
または読み出しバッファによるデータ転送がパイプライ
ン方式で並列に行われ、ＤＲＡＭアレイのリフレッシュ
を行うべき時期が到来すると、バーストデータの転送が
行われている間にリフレッシュコントローラに保持され
ているリフレッシュアドレスが出力され、ロウデコー
ド、アレイアクセス、プリチャージからなる一連のリフ
レッシュ処理が行われる」ようにしたものである。これ
により、「ＤＲＡＭのデータの読み出しまたは書き込み
またはリフレッシュを行うタイミングに拘わらず、一定
かつ短いアクセス時間で間断なくデータの読み出しまた
は書き込みを行える」ようにしている。

【０００３】また、この技術分野の第２の従来例とし
て、特許第２９３７７１９号公報記載の「半導体記憶装
置」がある。この「半導体記憶装置」は、「ＤＲＡＭセ
ルアレイからの読み出しデータをセンスするセンスアン
プの次段に転送ゲートを介して設けられたデータラッチ
回路を有し、データラッチ回路とデータバスとの間で高
速にデータ転送を行うデータラッチ付きＤＲＡＭ」であ
り、「データラッチ回路は、転送ゲートのデータラッチ
回路側のデータ線対の間で同一導電型の２個のＭＯＳト
ランジスタがクロスカップルされてなるダイナミック型
データラッチ回路が使用されている」ことを特徴として
いる。これにより、ＤＲＡＭのチップサイズの大幅な増
大をまねくおそれがなく、ラッチデータのリフレッシュ
制御が簡単になるようにしている。

【０００４】また、この技術分野の第３の従来例とし
て、特開昭６１−１６５８８６号公報記載の「ダイナミ
ック型ＲＡＭ」がある。この「ダイナミック型ＲＡＭ」
は、「ダイナミック型メモリセルがマトリックス配置さ
れて構成されたメモリアレイのデータ線」に「所定のタ
イミング信号に従って結合されるラッチ回路を設け、こ
のラッチ回路の入出力端子と共通データ線との間にカラ
ムスイッチを配置し、ラッチ回路の保持情報をメモリセ
ルに書き込む時、ほぼ同時にセンスアンプを動作させる
ように」したもので、これにより、「メモリアレイのデ
ータ線に読み出された記憶情報をラッチ回路に取り込ん
でラッチ回路とデータ線との間を電気的に分離するとと
もに、ラッチ回路と共通データ線との間をカラムスイッ
チによりそれぞれ接続させることにより、カラムアドレ
スの切り換えによる連続読み出し動作または書き込みデ
ータの連続入力動作において、メモリアレイ側のリフレ
ッシュを行うこと」を可能にしている。

【０００５】

【発明が解決しようとする課題】前述した第１から第３
の従来例においては、いずれもメモリ・セル・アレイの
データ線と外部データ入出力のための共通データ線との
間にデータ・ラッチ回路を備える構成にして、メモリ・
セル・アレイのデータ線とデータ・ラッチ回路との間に
設けた転送ゲートによりこれら相互の接続を制御するよ
うにして、メモリ・セル・アレイに対するリフレッシュ
処理やプリチャージ処理と、データ・ラッチ回路に対す
る外部のデータ入出力処理とを並行して行うようにして
いる。

【０００６】しかしながら、これらの従来例において
は、内部リフレッシュ要求と外部からのメモリ・アクセ
ス要求とが同時に発生したとき、これらの要求をどのよ
うに競合調整するかについては、すでに解決されたもの
として扱っており、どのように競合状態を調整・解決す
るのかについては何ら記載がない。

【０００７】本発明は、内部リフレッシュ要求と外部か
らのメモリ・アクセス要求とが同時に発生したときに
も、この競合状態を調整・解決する手段を備えた、デー
タラッチ機能付きのダイナミック型メモリ装置を提供す
るものである。

【０００８】

【課題を解決するための手段】前記課題を解決するた
め、本発明のダイナミック型メモリ装置は、（１）ロウ
・アドレスで指定される行単位でメモリ・セルとの間で
データを入出力するデータ・バッファ・レジスタを、メ
モリ・セル部とデータ入出力部との間に設けて、外部か
らデータをアクセスするときには、前記データ・バッフ
ァ・レジスタを介して、データを入出力するようにした
ダイナミック型メモリ装置であって、前記ダイナミック
型メモリ装置がセルフ・リフレッシュ回路を内蔵するも
のであり、前記セルフ・リフレッシュ回路は、所定のリ
フレッシュ周期信号を生成するリフレッシュ周期信号発
生回路と、前記リフレッシュ周期信号をトリガとしてリ
フレッシュ・ロウ・アドレス信号を生成するリフレッシ
ュ・アドレス生成部と、前記メモリセル部に対して外部
からアクセスする時のロウ・アドレス信号と前記リフレ
ッシュ・ロウ・アドレス信号とを切換制御するロウ・ア
ドレス切換制御部とを備え、前記ダイナミック型メモリ
装置をセルフ・リフレッシュするセルフ・リフレッシュ
・サイクルを実行するときには、前記リフレッシュ・ロ
ウ・アドレス信号を前記メモリ・セル部に供給するよう
に前記ロウ・アドレス切換制御部で切換えて、前記リフ
レッシュ・ロウ・アドレス信号で指定される行単位で、
各々のメモリ・セルのデータをセンス・アンプで増幅す
るメモリ・セル・リフレッシュ・アクセス・ステージ
と、前記センス・アンプで増幅したデータを行単位で該
当の各メモリ・セルにリストア転送するメモリ・セル・
リフレッシュ・リストア・ステージとを実行するように
し、前記ダイナミック型メモリ装置に対して外部からリ
ード・アクセスするリード・アクセス・サイクルを実行
するときには、外部から与えるロウ・アドレス・ストロ
ーブ信号のリーディング・エッジにより生成されるＲＡ
Ｓリーディング・エッジ信号をトリガとして外部から与
えるロウ・アドレスで指定される行単位で、各々のメモ
リ・セルのデータをセンス・アンプで増幅して前記デー
タ・バッファ・レジスタに転送するメモリ・セル・アク
セス・ステージと、外部から与えるカラム・アドレス・
ストローブ信号のリーディング・エッジにより生成され
るＣＡＳリーディング・エッジ信号をトリガとして、前
記データ・バッファ・レジスタから前記データ入出力部
に外部から与えるカラム・アドレスに対応する位置のデ
ータを転送して外部に該当のデータを出力するデータ出
力ステージと、前記ロウ・アドレス・ストローブ信号の
トレイリング・エッジにより生成されるＲＡＳトレイリ
ング・エッジ信号をトリガとして、前記データ・バッフ
ァ・レジスタのデータを行単位で該当の各メモリ・セル
にリストア転送するメモリ・セル・リストア・ステージ
とを実行するようにして、所定のデータを読み出すよう
にして、外部からのリード・アクセス・サイクルを実行
し、また、外部からデータをライト・アクセスするライ
ト・アクセス・サイクルを実行するときには、外部から
与えるロウ・アドレス・ストローブ信号のリーディング
・エッジにより生成されるＲＡＳリーディング・エッジ
信号をトリガとして外部から与えるロウ・アドレスで指
定される行単位で、各々のメモリ・セルのデータをセン
ス・アンプで増幅して前記データ・バッファ・レジスタ
に転送する前記のメモリ・セル・アクセス・ステージ
と、外部から与えるカラム・アドレス・ストローブ信号
のリーディング・エッジにより生成されるＣＡＳリーデ
ィング・エッジ信号をトリガとして、前記データ入出力
部から前記データ・バッファ・レジスタの外部から与え
るカラム・アドレスに対応する位置に外部から与えるデ
ータを転送して保持するデータ入力ステージと、前記ロ
ウ・アドレス・ストローブ信号のトレイリング・エッジ
により生成されるＲＡＳトレイリング・エッジ信号をト
リガとして、前記データ・バッファ・レジスタのデータ
を行単位で該当の各メモリ・セルにリストア転送する前
記メモリ・セル・リストア・ステージとを実行するよう
にして、所定のアドレスにデータを書き込むようにし
て、外部からのライト・アクセス・サイクルを実行する
ようにしており、前記ダイナミック型メモリ装置は、前
記セルフ・リフレッシュ・サイクルと、前記リード・ア
クセス・サイクルあるいはライト・アクセス・サイクル
とが競合するときには、前記セルフ・リフレッシュ・サ
イクルの実行と、前記リード・アクセス・サイクルある
いはライト・アクセス・サイクルの実行とを競合調整し
て実行制御する競合調整手段をさらに備え、前記競合調
整手段が、前記セルフ・リフレッシュ・サイクル期間と
前記リード・アクセス・サイクルあるいは、ライト・ア
クセス・サイクルとが競合するとき、前記メモリ・セル
・アクセス・ステージ、あるいは前記メモリ・セル・リ
ストア・ステージを優先して実行するようにし、それ以
外の期間に前記のメモリ・セル・リフレッシュ・アクセ
ス・ステージ及びメモリ・セル・リフレッシュ・リスト
ア・ステージと、前記データ出力ステージあるいはデー
タ入力ステージとを並行して実行するように競合調整す
るようにしたことを特徴とする。

【０００９】（２）前記の競合調整手段が、前記のリフ
レッシュ周期信号のリーディング・エッジ信号によりセ
ットされ、競合調整後のリフレッシュ・サイクル指示信
号を、前記メモリ・セル・リフレッシュ・アクセス・ス
テージ及びメモリ・セル・リフレッシュ・リストア・ス
テージを実行する時間分遅延させる第１の遅延回路によ
り遅延させた第１の信号によりリセットされ、前記リフ
レッシュ周期信号のリーディング・エッジ信号をラッチ
出力する第１のＲＳフリップフロップ回路と、前記ＲＡ
Ｓリーディング・エッジ信号によりセットされ、競合調
整後のメモリ・セル・アクセス・ステージ指示信号を前
記メモリ・セル・アクセス・ステージを実行する時間分
遅延させる第２の遅延回路により遅延させた第２の信号
によりリセットされ、前記ＲＡＳリーディング・エッジ
信号をラッチ出力する第２のＲＳフリップフロップ回路
と、前記ＲＡＳトレイリング・エッジ信号によりセット
され、競合調整後のメモリ・セル・リストア・ステージ
指示信号を前記メモリ・セル・リストア・ステージを実
行する時間分遅延させる第３の遅延回路により遅延させ
た第３の信号によりリセットされ、前記ＲＡＳトレイリ
ング・エッジ信号をラッチ出力する第３のＲＳフリップ
フロップ回路と、前記第２のＲＳフリップフロップのラ
ッチ出力、前記第３のＲＳフリップフロップのラッチ出
力、前記メモリ・セル・アクセス・ステージ指示信号及
び前記メモリ・セル・リストア・ステージ指示信号がと
もに非能動のときに限って前記第１のＲＳフリップフロ
ップ回路の出力によりセットされ、前記第１の信号によ
りリセットされ、前記リフレッシュ・サイクル指示信号
をラッチ出力する第４のＲＳフリップフロップ回路と、
前記リフレッシュ・サイクル指示信号が非能動のときに
限って前記第２のＲＳフリップフロップ回路の出力によ
りセットされ、前記第２の信号によりリセットされ、前
記メモリ・セル・アクセス・ステージ指示信号をラッチ
出力する第５のＲＳフリップフロップ回路と、前記リフ
レッシュ・サイクル指示信号が非能動のときに限って前
記第３のＲＳフリップフロップ回路の出力によりセット
され、前記第３の信号によりリセットされ、前記メモリ
・セル・リストア・ステージ指示信号をラッチ出力する
第６のＲＳフリップフロップ回路とにより構成するもの
であることを特徴とする。

【００１０】（３）前記メモリ・セルが１つのトランジ
スタ素子と１つのキャパシタとで構成される１トランジ
スタ・メモリ・セルである場合を含む。

【００１１】（４）ラッチ型センス・アンプを前記デー
タ・バッファ・レジスタとして使用するようにした場合
を含む。

【００１２】（５）前記メモリ・セル・アクセス・ステ
ージまたは前記メモリ・セル・リストア・ステージ以外
の期間に、前記メモリ・セル部に対する前記メモリ・セ
ル・リフレッシュ・アクセス・ステージ及び前記メモリ
・セル・リフレッシュ・リストア・ステージと、リード
・アクセス・サイクルあるいはライト・アクセス・サイ
クルにおける前記データ出力ステージあるいはデータ入
力ステージを並行して実行するようにして、前記データ
・バッファ・レジスタを介して行単位で外部と入出力す
る外部バースト・アクセス・モードを実行することを特
徴とする。

【００１３】（６）前記メモリ・セル・アクセス・ステ
ージまたは前記メモリ・セル・リストア・ステージ以外
の期間に、前記メモリ・セル部に対する前記メモリ・セ
ル・リフレッシュ・アクセス・ステージ及び前記メモリ
・セル・リフレッシュ・リストア・ステージと、リード
・アクセス・サイクルあるいはライト・アクセス・サイ
クルにおける前記データ出力ステージあるいはデータ入
力ステージを並行して実行するようにして前記データ・
バッファ・レジスタを介してひとつのアドレス単位で外
部と入出力する外部シングル・アクセス・モードを実行
することを特徴とする。

【００１４】

【発明の実施の形態】本発明の実施の形態について、以
下に図面を参照して説明する。

【００１５】図１は、本発明の第１の実施の形態のダイ
ナミック型メモリ装置の構成を説明する図である。

【００１６】図１を参照すると、本発明の第１の実施の
形態のダイナミック型メモリ装置は、メモリセルを格子
状に配置したメモリ・セル部１０１と、センス・アンプ
回路１０２と、データ転送スイッチ回路１０３と、デー
タ・バッファ・レジスタ回路１０４と、列デコーダ及び
カラム選択回路１０５と、リード／ライト・アンプ回路
１０６と、Ｉ／Ｏバッファ１０７と、行デコーダ１０８
と、外部アドレス信号１０００を受けとるアドレス・バ
ッファ１０９と、リフレッシュ周期信号発生回路１１１
とリフレッシュ・アドレス生成部１１２とロウ・アドレ
ス切換制御部１１３を備えたセルフ・リフレッシュ回路
１１０と、行デコーダ１０８にリフレッシュ・アドレス
信号１１２０あるいは外部アクセス時のロウ・アドレス
信号１０９０のいずれかの行アドレス信号を選択入力す
るマルチプレクサ回路１１４と、内部制御信号発生回路
１２１と競合調整手段１２２とを備えて外部から与える
ロウ・アドレス・ストローブ信号やカラム・アドレス・
ストローブ信号などの制御信号１００１を受けてアクセ
ス制御信号を生成するアクセス制御部１２０とを備えて
いる。

【００１７】次に、このダイナミック型メモリ装置の動
作について、図３、図４及び図５を参照して説明する。
図３は、本ダイナミック型メモリ装置において、セルフ
・リフレッシュ・サイクルの動作タイミングを例示した
図である。図３を参照すると、リフレッシュ周期信号発
生回路１１１が生成するリフレッシュ周期信号１１１０
を受けてリフレッシュ・アドレス生成部１１２はリフレ
ッシュ・アドレス信号１１２０を発生する。次にロウ・
アドレス切換制御部１１３がマルチプレクサ回路１１４
を切換制御して、行デコーダ１０８に前記リフレッシュ
・アドレス信号を供給する。また、アクセス制御部１２
０では、前記リフレッシュ周期信号１１１０を受けて、
後述するリフレッシュ・サイクル指示信号１２０１を生
成して、前記リフレッシュ行アドレス信号で指定される
行単位で、各々のメモリ・セルのデータをセンス・アン
プで増幅するメモリ・セル・リフレッシュ・アクセス・
ステージ（ＲＦＡＣＳ）と、前記センス・アンプで増幅
したデータを行単位で該当の各メモリ・セルにリストア
転送するメモリ・セル・リフレッシュ・リストア・ステ
ージ（ＲＦＲＳＴ）とを実行するようにして、セルフ・
リフレッシュ・サイクルを完了する。

【００１８】次に図４は、本ダイナミック型メモリ装置
を外部アクセスする場合の動作タイミングを説明する図
である。図４を参照すると、本ダイナミック型メモリ装
置に対して外部からリード・アクセスするリード・アク
セス・サイクルを実行するときには、外部から与えるロ
ウ・アドレス・ストローブ信号（ＲＡＳＢ信号）のリー
ディング・エッジにより生成されるＲＡＳリーディング
・エッジ信号（ＲＡＳ．ＬＥ信号）１００３をトリガと
して外部から与えるロウ・アドレスで指定される行単位
で、各々のメモリ・セルのデータをセンス・アンプで増
幅して前記データ・バッファ・レジスタ１０４に転送す
るメモリ・セル・アクセス・ステージ（ＡＣＳ）と、外
部から与えるカラム・アドレス・ストローブ信号（ＣＡ
ＳＢ）のリーディング・エッジにより生成されるＣＡＳ
リーディング・エッジ信号をトリガとして、前記データ
・バッファ・レジスタ１０４から前記Ｉ／Ｏバッファ１
０７に外部から与えるカラム・アドレスに対応する位置
のデータを転送して外部に該当のデータを出力するデー
タ出力ステージ（ＤＯＵＴ）と、前記ロウ・アドレス・
ストローブ信号のトレイリング・エッジにより生成され
るＲＡＳトレイリング・エッジ信号（ＲＡＳ．ＴＥ信
号）１００４をトリガとして、前記データ・バッファ・
レジスタ１０４のデータを行単位で該当の各メモリ・セ
ルにリストア転送するメモリ・セル・リストア・ステー
ジ（ＲＳＴ）とを実行するようにして、所定のデータを
読み出すようにして、外部からのリード・アクセス・サ
イクルを完了する。

【００１９】また、外部からデータをライト・アクセス
するライト・アクセス・サイクルを実行するときには、
外部から与えるロウ・アドレス・ストローブ信号のリー
ディング・エッジにより生成されるＲＡＳリーディング
・エッジ信号（ＲＡＳ．ＬＥ信号）１００３をトリガと
して外部から与えるロウ・アドレスで指定される行単位
で、各々のメモリ・セルのデータをセンス・アンプで増
幅して前記データ・バッファ・レジスタ１０４に転送す
る前記のメモリ・セル・アクセス・ステージ（ＡＣＳ）
と、外部から与えるカラム・アドレス・ストローブ信号
のリーディング・エッジにより生成されるＣＡＳリーデ
ィング・エッジ信号をトリガとして、前記データ入出力
部からＩ／Ｏバッファ１０７を介して前記データ・バッ
ファ・レジスタ１０４の外部から与えるカラム・アドレ
スに対応する位置に外部から与えるデータを転送して保
持するデータ入力ステージ（ＤＩＰＴ）と、前記ロウ・
アドレス・ストローブ信号のトレイリング・エッジによ
り生成されるＲＡＳトレイリング・エッジ信号（ＲＡ
Ｓ．ＴＥ信号）１００４をトリガとして、前記データ・
バッファ・レジスタ１０４のデータを行単位で該当の各
メモリ・セルにリストア転送する前記メモリ・セル・リ
ストア・ステージ（ＲＳＴ）とを実行するようにして、
所定のアドレスにデータを書き込むようにして、外部か
らのライト・アクセス・サイクルを完了する。

【００２０】次に、前記のセルフ・リフレッシュ・サイ
クルと外部からのリードまたはライト・アクセス・サイ
クルが競合する場合について説明する。

【００２１】図２は、図１の競合調整手段１２２の内部
構成を具体的に説明する図である。図２を参照すると、
この競合調整手段は、前記のリフレッシュ周期信号のリ
ーディング・エッジ信号１１１１によりセットされ、競
合調整後のリフレッシュ・サイクル指示信号１２０１
を、前記メモリ・セル・リフレッシュ・アクセス・ステ
ージ（ＲＦＡＣＳ）及びメモリ・セル・リフレッシュ・
リストア・ステージ（ＲＦＲＳＴ）を実行する時間分遅
延させる第１の遅延回路２１１により遅延させた第１の
信号２１４によりリセットされ、前記リフレッシュ・サ
イクル指示信号１２０１をラッチ出力する第１のＲＳフ
リップフロップ回路２０１と、前記ＲＡＳリーディング
・エッジ信号１００３によりセットされ、競合調整後の
メモリ・セル・アクセス・ステージ指示信号２００１を
前記メモリ・セル・アクセス・ステージ（ＡＣＳ）を実
行する時間分遅延させる第２の遅延回路２１２により遅
延させた第２の信号２１５によりリセットされ、前記Ｒ
ＡＳリーディング・エッジ信号１００３をラッチ出力す
る第２のＲＳフリップフロップ回路２０２と、前記ＲＡ
Ｓトレイリング・エッジ信号１００４によりセットさ
れ、競合調整後のメモリ・セル・リストア・ステージ指
示信号２００２を前記メモリ・セル・リストア・ステー
ジ（ＲＳＴ）を実行する時間分遅延させる第３の遅延回
路２１３により遅延させた第３の信号２１６によりリセ
ットされ、前記ＲＡＳトレイリング・エッジ信号１００
４をラッチ出力する第３のＲＳフリップフロップ回路２
０３と、前記第２のＲＳフリップフロップ回路２０２の
ラッチ出力２２２、前記第３のＲＳフリップフロップ回
路２０３のラッチ出力２２３、前記メモリ・セル・アク
セス・ステージ指示信号２００１及び前記メモリ・セル
・リストア・ステージ指示信号２００２がともに非能動
のときに限って前記第１のＲＳフリップフロップ回路２
０１の出力によりセットされ、前記第１の信号２１４に
よりリセットされ、前記リフレッシュ・サイクル指示信
号１２０１をラッチ出力する第４のＲＳフリップフロッ
プ回路２０４と、前記リフレッシュ・サイクル指示信号
１２０１が非能動のときに限って前記第２のＲＳフリッ
プフロップ回路２０２の出力２２２によりセットされ、
前記第２の信号２１５によりリセットされ、前記メモリ
・セル・アクセス・ステージ指示信号２００１をラッチ
出力する第５のＲＳフリップフロップ回路２０５と、前
記リフレッシュ・サイクル指示信号１２０１が非能動の
ときに限って前記第３のＲＳフリップフロップ回路２０
３の出力２２３によりセットされ、前記第３の信号２１
６によりリセットされ、前記メモリ・セル・リストア・
ステージ指示信号２００２をラッチ出力する第６のＲＳ
フリップフロップ回路２０６とにより構成するようにし
ている。

【００２２】図５はこの競合調整手段により、セルフ・
リフレッシュ・サイクルと外部からのリード・アクセス
・サイクルあるいはライト・アクセス・サイクルとが競
合した場合の動作タイミングを説明するものである。図
５を参照すると、ＲＡＳリーディング・エッジ信号ある
いはＲＡＳトレイリング・エッジ信号と、リフレッシュ
周期信号とが同時に発生したときには、前記ＲＡＳリー
ディング・エッジ信号をトリガとするメモリ・セル・ア
クセス・ステージ指示信号あるいは前記ＲＡＳトレイリ
ング・エッジ信号をトリガとするメモリ・セル・リスト
ア・ステージ指示信号が、優先して生成され、メモリ・
セル・アクセス・ステージあるいはメモリ・セル・リス
トア・ステージを実行し、リフレッシュ・サイクル指示
信号は保留状態とされる。前記メモリ・セル・アクセス
・ステージあるいはメモリ・セル・リストア・ステージ
を実行後には、メモリ・セル部１０１とデータ・バッフ
ァ・レジスタ１０４とはデータ転送スイッチ回路１０３
により切り離され、メモリ・セル部１０１に対するセル
フ・リフレッシュ処理と、データ・バッファ・レジスタ
１０４に対する外部とのデータ入出力処理とは独立して
処理が可能になる。

【００２３】前記メモリ・セル・アクセス・ステージあ
るいはメモリ・セル・リストア・ステージを実行後に、
前記保留したリフレッシュ・サイクル指示信号が生成さ
れ、メモリ・セル部１０１に対するセルフ・リフレッシ
ュ・サイクルが実行されると同時に、データ・バッファ
・レジスタ１０４に対するデータ入出力処理が並行して
実行されることとなる。

【００２４】以上のように、本発明の競合調整手段を設
けることにより、外部のリード・アクセス・サイクルあ
るいはライト・アクセス・サイクルは、内部のセルフ・
リフレッシュ・サイクルの影響を受けることなく、いつ
でも実行が可能となる。

【００２５】したがって、一旦メモリ・セル・アクセス
・ステージを実行して、行単位でメモリ・セルのデータ
をデータ・バッファ・レジスタに転送した後は、その中
の１つのデータを読み出したり、１つのデータを書き込
んだりする外部シングル・アクセス・モード処理や、そ
の行全体のデータを連続して読み出したり、その行全体
に連続してデータを書き込んだりするバースト・アクセ
ス・モード処理と、内部のセルフ・リフレッシュ処理と
が並行して実行処理可能となる。

【００２６】なお、本発明のダイナミック型メモリ装置
のメモリ・セル部は、図６に示すような、１キャパシタ
１トランジスタ構成によるメモリ・セルにより構成して
もよい。

【００２７】あるいは、本発明のダイナミック型メモリ
装置のデータ・バッファ・レジスタとして、ラッチ型セ
ンス・アンプを採用してもよい。

【００２８】

【発明の効果】以上のように、本願発明のダイナミック
型メモリ装置は、本発明の競合調整手段を設けることに
より、内部のセルフ・リフレッシュ・サイクルと外部の
リード・アクセス・サイクルあるいはライト・アクセス
・サイクルが、並行して実行可能になり、リフレッシュ
・サイクルの実行による外部アクセス時間の増加をなく
すことができるという効果を有する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態のダイナミック型メ
モリ装置の構成を説明する図である。

【図２】本発明の競合調整手段の構成を説明する図であ
る。

【図３】本発明の第１の実施の形態のダイナミック型メ
モリ装置のセルフ・リフレッシュ動作タイミングを説明
する図である。

【図４】本発明の第１の実施の形態のダイナミック型メ
モリ装置の外部リード・アクセス・サイクル及びライト
・アクセス・サイクルの動作タイミングを説明する図で
ある。

【図５】本発明の第１の実施の形態のダイナミック型メ
モリ装置において、セルフ・リフレッシュ・サイクルと
外部リード・アクセス・サイクルあるいはライト・アク
セス・サイクルが競合する場合の動作を説明する図であ
る。

【図６】本発明の第１の実施の形態のダイナミック型メ
モリ装置のメモリ・セル部のセルの構成例である、１キ
ャパシタ１トランジスタ方式メモリ・セルを説明する図
である。

【符号の説明】

１０１ メモリ・セル部 １０２ センス・アンプ回路 １０３ データ転送スイッチ回路 １０４ データ・バッファ・レジスタ １０５ 列デコーダ及びカラム選択回路 １０６ リード／ライト・アンプ回路 １０７ Ｉ／Ｏバッファ １０８ 行デコーダ １０９ アドレス・バッファ １１０ セルフ・リフレッシュ回路 １１１ リフレッシュ周期信号発生回路 １１２ リフレッシュ・アドレス生成部 １１３ ロウ・アドレス切換制御部 １１４ マルチプレクサ回路 １２０ アクセス制御部 １２１ 内部制御信号発生回路 １２２ 競合調整手段 ２０１ 第１のＲＳフリップフロップ回路 ２０２ 第２のＲＳフリップフロップ回路 ２０３ 第３のＲＳフリップフロップ回路 ２０４ 第４のＲＳフリップフロップ回路 ２０５ 第５のＲＳフリップフロップ回路 ２０６ 第６のＲＳフリップフロップ回路 ２１１ 第１の遅延回路 ２１２ 第２の遅延回路 ２１３ 第３の遅延回路 ２１４ 第１の信号 ２１５ 第２の信号 ２１６ 第３の信号 ２２１ 第１のＲＳフリップフロップ回路２０１のラ
ッチ出力 ２２２ 第２のＲＳフリップフロップ回路２０２のラ
ッチ出力 ２２３ 第３のＲＳフリップフロップ回路２０３のラ
ッチ出力 １０００ 外部アドレス信号 １００１ 制御信号 １００３ ＲＡＳリーディング・エッジ信号 １００４ ＲＡＳトレイリング・エッジ信号 １０９０ 外部アクセス時のロウ・アドレス信号 １１１０ リフレッシュ周期信号 １１１１ リフレッシュ周期信号のリーディング・エ
ッジ信号 １１２０ リフレッシュ・アドレス信号 １２０１ リフレッシュ・サイクル指示信号 ２００１ メモリ・セル・アクセス・ステージ指示信
号 ２００２ メモリ・セル・リストア・ステージ指示信
号

フロントページの続き Ｆターム(参考） 5M024 AA50 BB22 BB35 BB36 BB39 CC90 DD85 DD92 DD97 EE05 EE15 GG01 JJ50 PP01 PP02 PP03 PP07

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ロウ・アドレスで指定される行単位でメ
   モリ・セルとの間でデータを入出力するデータ・バッフ
   ァ・レジスタを、メモリ・セル部とデータ入出力部との
   間に設けて、外部からデータをアクセスするときには、
   前記データ・バッファ・レジスタを介して、データを入
   出力するようにしたダイナミック型メモリ装置であっ
   て、前記ダイナミック型メモリ装置がセルフ・リフレッ
   シュ回路を内蔵するものであり、前記セルフ・リフレッ
   シュ回路は、所定のリフレッシュ周期信号を生成するリ
   フレッシュ周期信号発生回路と、前記リフレッシュ周期
   信号をトリガとしてリフレッシュ・ロウ・アドレス信号
   を生成するリフレッシュ・アドレス生成部と、前記メモ
   リセル部に対して外部からアクセスする時のロウ・アド
   レス信号と前記リフレッシュ・ロウ・アドレス信号とを
   切換制御するロウ・アドレス切換制御部とを備え、前記
   ダイナミック型メモリ装置をセルフ・リフレッシュする
   セルフ・リフレッシュ・サイクルを実行するときには、
   前記リフレッシュ・ロウ・アドレス信号を前記メモリ・
   セル部に供給するように前記ロウ・アドレス切換制御部
   で切換えて、前記リフレッシュ・ロウ・アドレス信号で
   指定される行単位で、各々のメモリ・セルのデータをセ
   ンス・アンプで増幅するメモリ・セル・リフレッシュ・
   アクセス・ステージと、前記センス・アンプで増幅した
   データを行単位で該当の各メモリ・セルにリストア転送
   するメモリ・セル・リフレッシュ・リストア・ステージ
   とを実行するようにし、前記ダイナミック型メモリ装置
   に対して外部からリード・アクセスするリード・アクセ
   ス・サイクルを実行するときには、外部から与えるロウ
   ・アドレス・ストローブ信号のリーディング・エッジに
   より生成されるＲＡＳリーディング・エッジ信号をトリ
   ガとして外部から与えるロウ・アドレスで指定される行
   単位で、各々のメモリ・セルのデータをセンス・アンプ
   で増幅して前記データ・バッファ・レジスタに転送する
   メモリ・セル・アクセス・ステージと、外部から与える
   カラム・アドレス・ストローブ信号のリーディング・エ
   ッジにより生成されるＣＡＳリーディング・エッジ信号
   をトリガとして、前記データ・バッファ・レジスタから
   前記データ入出力部に外部から与えるカラム・アドレス
   に対応する位置のデータを転送して外部に該当のデータ
   を出力するデータ出力ステージと、前記ロウ・アドレス
   ・ストローブ信号のトレイリング・エッジにより生成さ
   れるＲＡＳトレイリング・エッジ信号をトリガとして、
   前記データ・バッファ・レジスタのデータを行単位で該
   当の各メモリ・セルにリストア転送するメモリ・セル・
   リストア・ステージとを実行するようにして、所定のデ
   ータを読み出すようにして、外部からのリード・アクセ
   ス・サイクルを実行し、また、外部からデータをライト
   ・アクセスするライト・アクセス・サイクルを実行する
   ときには、外部から与えるロウ・アドレス・ストローブ
   信号のリーディング・エッジにより生成されるＲＡＳリ
   ーディング・エッジ信号をトリガとして外部から与える
   ロウ・アドレスで指定される行単位で、各々のメモリ・
   セルのデータをセンス・アンプで増幅して前記データ・
   バッファ・レジスタに転送する前記のメモリ・セル・ア
   クセス・ステージと、外部から与えるカラム・アドレス
   ・ストローブ信号のリーディング・エッジにより生成さ
   れるＣＡＳリーディング・エッジ信号をトリガとして、
   前記データ入出力部から前記データ・バッファ・レジス
   タの外部から与えるカラム・アドレスに対応する位置に
   外部から与えるデータを転送して保持するデータ入力ス
   テージと、前記ロウ・アドレス・ストローブ信号のトレ
   イリング・エッジにより生成されるＲＡＳトレイリング
   ・エッジ信号をトリガとして、前記データ・バッファ・
   レジスタのデータを行単位で該当の各メモリ・セルにリ
   ストア転送する前記メモリ・セル・リストア・ステージ
   とを実行するようにして、所定のアドレスにデータを書
   き込むようにして、外部からのライト・アクセス・サイ
   クルを実行するようにしており、前記ダイナミック型メ
   モリ装置は、前記セルフ・リフレッシュ・サイクルと、
   前記リード・アクセス・サイクルあるいはライト・アク
   セス・サイクルとが競合するときには、前記セルフ・リ
   フレッシュ・サイクルの実行と、前記リード・アクセス
   ・サイクルあるいはライト・アクセス・サイクルの実行
   とを競合調整して実行制御する競合調整手段をさらに備
   え、前記競合調整手段が、前記セルフ・リフレッシュ・
   サイクル期間と前記リード・アクセス・サイクルあるい
   は、ライト・アクセス・サイクルとが競合するとき、前
   記メモリ・セル・アクセス・ステージ、あるいは前記メ
   モリ・セル・リストア・ステージを優先して実行するよ
   うにし、それ以外の期間に前記のメモリ・セル・リフレ
   ッシュ・アクセス・ステージ及びメモリ・セル・リフレ
   ッシュ・リストア・ステージと、前記データ出力ステー
   ジあるいはデータ入力ステージとを並行して実行するよ
   うに競合調整するようにしたことを特徴とするダイナミ
   ック型メモリ装置。
2. 【請求項２】 前記の競合調整手段が、前記のリフレッ
   シュ周期信号のリーディング・エッジ信号によりセット
   され、競合調整後のリフレッシュ・サイクル指示信号
   を、前記メモリ・セル・リフレッシュ・アクセス・ステ
   ージ及びメモリ・セル・リフレッシュ・リストア・ステ
   ージを実行する時間分遅延させる第１の遅延回路により
   遅延させた第１の信号によりリセットされ、前記リフレ
   ッシュ周期信号のリーディング・エッジ信号をラッチ出
   力する第１のＲＳフリップフロップ回路と、前記ＲＡＳ
   リーディング・エッジ信号によりセットされ、競合調整
   後のメモリ・セル・アクセス・ステージ指示信号を前記
   メモリ・セル・アクセス・ステージを実行する時間分遅
   延させる第２の遅延回路により遅延させた第２の信号に
   よりリセットされ、前記ＲＡＳリーディング・エッジ信
   号をラッチ出力する第２のＲＳフリップフロップ回路
   と、前記ＲＡＳトレイリング・エッジ信号によりセット
   され、競合調整後のメモリ・セル・リストア・ステージ
   指示信号を前記メモリ・セル・リストア・ステージを実
   行する時間分遅延させる第３の遅延回路により遅延させ
   た第３の信号によりリセットされ、前記ＲＡＳトレイリ
   ング・エッジ信号をラッチ出力する第３のＲＳフリップ
   フロップ回路と、前記第２のＲＳフリップフロップのラ
   ッチ出力、前記第３のＲＳフリップフロップのラッチ出
   力、前記メモリ・セル・アクセス・ステージ指示信号及
   び前記メモリ・セル・リストア・ステージ指示信号がと
   もに非能動のときに限って前記第１のＲＳフリップフロ
   ップ回路の出力によりセットされ、前記第１の信号によ
   りリセットされ、前記リフレッシュ・サイクル指示信号
   をラッチ出力する第４のＲＳフリップフロップ回路と、
   前記リフレッシュ・サイクル指示信号が非能動のときに
   限って前記第２のＲＳフリップフロップ回路の出力によ
   りセットされ、前記第２の信号によりリセットされ、前
   記メモリ・セル・アクセス・ステージ指示信号をラッチ
   出力する第５のＲＳフリップフロップ回路と、前記リフ
   レッシュ・サイクル指示信号が非能動のときに限って前
   記第３のＲＳフリップフロップ回路の出力によりセット
   され、前記第３の信号によりリセットされ、前記メモリ
   ・セル・リストア・ステージ指示信号をラッチ出力する
   第６のＲＳフリップフロップ回路とにより構成するもの
   であることを特徴とする請求項１記載のダイナミック型
   メモリ装置。
3. 【請求項３】 前記メモリ・セルが１つのトランジスタ
   素子と１つのキャパシタとで構成される１トランジスタ
   ・メモリ・セルである請求項１または２記載のダイナミ
   ック型メモリ装置。
4. 【請求項４】 ラッチ型センス・アンプを前記データ・
   バッファ・レジスタとして使用するようにした請求項
   １、２または３記載のダイナミック型メモリ装置。
5. 【請求項５】 前記メモリ・セル・アクセス・ステージ
   または前記メモリ・セル・リストア・ステージ以外の期
   間に、前記メモリ・セル部に対する前記メモリ・セル・
   リフレッシュ・アクセス・ステージ及び前記メモリ・セ
   ル・リフレッシュ・リストア・ステージと、リード・ア
   クセス・サイクルあるいはライト・アクセス・サイクル
   における前記データ出力ステージあるいはデータ入力ス
   テージを並行して実行するようにして、前記データ・バ
   ッファ・レジスタを介して行単位で外部と入出力する外
   部バースト・アクセス・モードを実行することを特徴と
   する請求項１、２、３、または４記載のダイナミック型
   メモリ装置。
6. 【請求項６】 前記メモリ・セル・アクセス・ステージ
   または前記メモリ・セル・リストア・ステージ以外の期
   間に、前記メモリ・セル部に対する前記メモリ・セル・
   リフレッシュ・アクセス・ステージ及び前記メモリ・セ
   ル・リフレッシュ・リストア・ステージと、リード・ア
   クセス・サイクルあるいはライト・アクセス・サイクル
   における前記データ出力ステージあるいはデータ入力ス
   テージを並行して実行するようにして前記データ・バッ
   ファ・レジスタを介してひとつのアドレス単位で外部と
   入出力する外部シングル・アクセス・モードを実行する
   ことを特徴とする請求項１、２、３、または４記載のダ
   イナミック型メモリ装置。