JP4731730B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、メモリセルアレイがDRAM(ダイナミック・ランダム・アクセス・メモリ)と同じメモリセルで構成されており、かつ、汎用のSRAM(スタティックRAM)と同様の仕様で動作する半導体記憶装置に関する。
【0002】
【従来の技術】
従来、DRAMを母体としながら、あたかもSRAMとして取り扱いが可能なように構成されたいわゆる疑似SRAMが知られている。この疑似SRAMは、その仕様の上では従来のSRAMと同様の非同期式ではあるが、DRAMを母体として構成されているため、リフレッシュなどのDRAMに特有な動作が内部で自動的に行われるように構成されている。
【0003】
以下、DRAMを母体として構成された非同期式の半導体記憶装置の従来例を説明する。
図13に、この種の半導体記憶装置の構成例を示す。同図において、アドレスADDは、外部から与えられる信号であって、後述するメモリセルアレイの行を指定するための行アドレスと、列を指定するための列アドレスを含んでいる。
【0004】
アドレス入力系1は、アドレスADDをラッチして内部アドレスLADDとして出力するものである。アドレス遷移検出回路(ATD)2は、内部アドレスLADDの変化を検出してワンショットパルス信号OSPを出力するものである。アドレスマルチプレクサ(MUX)3は、内部アドレスLADDまたは後述のリフレッシュアドレスRADDの何れかをアドレスMADDとして出力するものである。
【0005】
ロウデコーダ6は、アドレスMADDをデコードしてメモリセルアレイ70の行を選択するものである。メモリセルアレイ7は、汎用のDRAMと同様のメモリセルを行列状に配列して構成される。センスアンプ71は、リード動作時にビット線上のデータ信号を増幅するものであり、カラムデコーダ72は、メモリセルアレイ7の列を選択するものである。なお、特に図示していないが、センスアンプ71と共にビット線のプリチャージ回路が配置されている。
【0006】
リフレッシュタイマー回路8Gは、リフレッシュの時間間隔を計時するものである。リフレッシュコントロール回路8Hは、一連のリフレッシュ動作を制御するものであり、外部からのアクセスに付随してリフレッシュ動作のタイミングを制御するためのリフレッシュ制御信号REFAと、セルフリフレッシュ動作のタイミングを制御するために使用されるリフレッシュ制御信号REFBとを生成する。
【0007】
リフレッシュアドレス発生回路8Jは、リフレッシュ動作で使用されるアドレス(以下、「リフレッシュアドレス」と称す)RADDを生成するものである。内部パルス発生回路9は、ロウイネーブル信号RE、センスアンプイネーブル信号SE、プリチャージイネーブル信号PE、およびカラムイネーブル信号CE等を生成するものである。
なお、上述の回路以外に、リード動作やライト動作を制御するための回路系、メモリセルアレイの基板電位を発生するための回路系、データの入出力回路系等が設けられている。
【0008】
次に、図14に示すタイミングチャートを参照しながら、図13に示す従来技術に係る半導体記憶装置のリード・ライト動作とリフレッシュ動作とを順に説明する。
A.リード・ライト動作
アドレスアクセスによるリード動作を例として説明する。この場合、チップセレクト信号/CSおよびアウトプットイネーブル信号/OEがLレベルに設定され、ライトイネーブル信号/WEがHレベルに設定された状態で、アドレスADDが外部から印加される。
【0009】
アドレスADDは、アドレス入力系1を介して内部アドレスLADDとして取り込まれる。この内部アドレスLADDは、リフレッシュ時以外はマルチプレクサ3を介してロウデコーダ6にアドレスMADDとして供給される。そして、ロウイネーブル信号REで規定されるタイミングでロウデコーダ6によりメモリセルアレイ7内の1本のワード線が選択され、このワード線に接続される1行分のメモリセルから各ビット線にデータが読み出される。このデータは、センスアンプイネーブル信号SEで規定されるタイミングでセンスアンプ71により増幅される。
【0010】
一方、アドレスADDに含まれる列アドレス(図示なし)に基づき、カラムイネーブル信号CEで規定されるタイミングでカラムデコーダ72によりメモリセルアレイ7内のビット線が選択され、このビット線上に読み出されたデータが図示しないデータ出力系の回路を介して外部に送出される。なお、メモリセルからのデータの読み出しに先だって、プリチャージイネーブル信号PEに基づきビット線等のプリチャージが行われる。
【0011】
上述の一連のリード動作の過程において、内部アドレスLADDが変化すると、アドレス遷移検出回路2は、この内部アドレスLADDの変化を検出してワンショットパルス信号OSPを出力する。このワンショットパルス信号OSPをトリガーとして、内部パルス発生回路10が上述のロウイネーブル信号RE、センスアンプイネーブル信号SE、プリチャージイネーブル信号PE、およびカラムイネーブル信号CEを適切なタイミングで出力する。
以上で、アドレスADDにより指定されるメモリセルからデータが読み出されて外部に出力される。
【0012】
B.リフレッシュ動作(リードモード時)
次に、図14(a)に示すタイミングチャートを参照しながら、アクティブモードの一種であるリードモードでのリフレッシュ動作を説明する。
この従来技術に係る半導体記憶装置は、リードモードにおいては、その仕様上、同一サイクル内でリフレッシュ動作とリード動作とを順に行う。
即ち、アドレス入力系1がアドレスADDとして外部から与えられるアドレスA0をラッチして内部アドレスLADDを出力すると、アドレス遷移検出回路2は、この内部アドレスLADDの変化を検出してワンショットパルス信号OSPを出力する。
【0013】
リフレッシュコントロール回路8Hは、ワンショットパルス信号OSPを受けて、リフレッシュ動作を起動する。リフレッシュ動作が起動されると、リフレッシュアドレス発生回路8Jは、リフレッシュアドレスRADDとしてリフレッシュ行アドレスR0を生成して出力する。アドレスマルチプレクサ3は、リフレッシュコントロール回路8Hの制御の下、リフレッシュアドレスRADD(即ちリフレッシュ行アドレスR0)をアドレスMADDとしてロウデコーダ6に出力する。
【0014】
一方、内部パルス発生回路9は、リフレッシュコントロール回路8Hからリフレッシュ制御信号REFBを入力し、ロウイネーブル信号RE、センスアンプイネーブル信号SEを出力する。ロウデコーダ6は、アドレスMADDとロウイネーブル信号REとを入力し、リフレッシュアドレスR0で特定されるワード線をロウイネーブル信号REで規定される所定の期間にわたって選択する。この選択されたワード線に接続されたメモリセルのデータ信号はセンスアンプにより増幅された後に書き戻される。これにより、リフレッシュアドレスR0で特定される1行分のメモリセルのデータがリフレッシュされる。
【0015】
次に、リフレッシュ行アドレスR0で特定される行についてリフレッシュ動作が終了すると、同一のサイクル内でリード動作が行われる。具体的には、アドレスマルチプレクサ3は、アドレス入力系1から出力される内部アドレスLADDをアドレスMADDとしてロウデコーダ6に出力する。ロウデコーダ6は、アドレスMADDとして入力した行アドレスX0で特定されるワード線を選択する。この後、センスアンプ71は、メモリセルアレイ7内のビット線上に現れたデータ信号を増幅する。増幅されたデータ信号は、図示しないデータ出力回路を介して外部に出力される。
【0016】
B.リフレッシュ動作(スタンバイモード時)
図14(b)に、スタンバイモードでのリフレッシュのタイミングチャートを示す。スタンバイモードでは、リフレッシュコントロール回路8Hは、外部から最後にアクセス要求があった時からの経過時間を計時し、それが所定のリフレッシュ時間を越えた場合にリフレッシュ制御信号REFBを出力し、セルフリフレッシュ動作を起動させる。
【0017】
上述のアクティブモードにおいても、リード・ライト動作に付随するリフレッシュが終了すると、リフレッシュコントロール回路8Hはタイマーを起動し、一定時間が経過した場合、タイマーをトリガーとして自発的にリフレッシュを起動する。従って、スタンバイモードであってもアクティブモードであっても、外部から何らリフレッシュを起動することなく、汎用のSRAMと同様にデータ保持が保障される。
【0018】
ところで、上述の従来技術に係る疑似SRAMでは、メモリセルへの書き込み動作後、書き込みイネーブル信号が非活性化されてから所定時間(以下、リカバリ時間TWRとする)が経過するまでの間、後続のアクセスのためにビット線のプリチャージを実施する必要がある。従って、疑似SRAMでは、リカバリ時間TWRをゼロにはできない。また、この従来技術に係る疑似SRAMでは、書き込みイネーブル信号が活性状態にある期間、メモリセルに対する書き込みが行われている状態が継続するので、この間、リフレッシュを行うことができない。従って、疑似SRAMでは、リフレッシュ動作の必要上、書き込みサイクル時間TWPの上限値が規定されている。
このように、疑似SRAMの場合、リカバリ時間や書き込みサイクル時間に関する制限が厳しく、汎用のSRAMとは一部の仕様が異なっている。
【0019】
このような仕様上の制限を解消する技術として、いわゆるレイトライト(Late Write)と呼ばれるデータ書き込み手法がある。
以下、このレイトライトについて概略的に説明する。外部から書き込み要求が与えられたメモリサイクルでは、与えられた書き込みアドレスおよび書き込みデータを半導体記憶装置内部に取り込むだけの動作にとどめ、これら書き込みアドレスおよび書き込みデータは、次に書き込み要求があるときまで内部に保持しておく。メモリセルへの実際の書き込み動作は当該メモリサイクルでは行わずに、次に書き込み要求が入力されたメモリサイクルで行うようにする。つまり、メモリセルに対する書き込み動作を次の書き込み要求があるメモリサイクルまで遅延させるのがレイトライトである。
【0020】
レイトライトによれば、書き込みデータを取り込んだメモリサイクルで、データをメモリセルに書き込む必要がないため、書き込み動作後のビット線プリチャージを実施する必要がなく、従って汎用のSRAMと同様にリカバリ時間TWRをゼロにできる。また、実際にメモリセルにデータを書き込む後のメモリサイクルでは、既に書き込みアドレス及び書き込みデータを取り込んであるため、書き込みイネーブル信号を有効化すると、メモリセルへの書き込み動作が直ちに開始される。メモリセルにデータを書き込んだ後は、書き込みサイクル時間内であってもワード線を選択状態に維持する必要がなく、その後の期間をリフレッシュに割り当てることが可能になるので、リフレッシュ動作を確保するために書き込みサイクル時間を制限する必要がなくなる。
従って、レイトライトを採用すれば、汎用のSRAMと同様の仕様で疑似SRAMを動作させることが可能となる。
【0021】
【発明が解決しようとする課題】
しかしながら、上述のレイトライトを採用した場合、実際に書き込みが行われる後のメモリサイクルで、リフレッシュ動作、リード動作、ライト動作が連続し、その次のメモリサイクルの動作を阻害する場合がある。
この問題について、図15を参照して具体的に説明する。図15は、アドレスA1〜A3に対してデータ(図示なし)を書き込む場合のタイミングを示す。
【0022】
いま、初期状態でライトイネーブル信号/WEがHレベルにあり、動作モードがリードモードにある。この状態から時刻t110でアドレスADDがアドレスA1に変化し、時刻t112でライトイネーブル信号/WEがLレベルになると、これを受けて、現在のサイクルで外部から指定されているデータを取り込むと共に、前のサイクルで取り込んだデータをレイトライトによりメモリセルに書き込む動作が行われる。
【0023】
一方、時刻t110でアドレスADDが変化すると、このアドレス変化を受けて、リフレッシュが行われ、時刻t111でリフレッシュが終了すると、これを受けてリード動作が開始する。ここで、リード動作が一旦開始すると、データ保護の観点から、リード動作を中断することはできない。このため、上述のレイトライトによるデータの書き込みは、リード動作が完了するまで待たされる。この結果、アドレスA1に対する書き込みサイクル内で実行されるべきレイトライトが、次のアドレスA2に対する書き込みサイクルに割り込んでしまい、この書き込みサイクルのリフレッシュが阻害されるという問題がある。
しかも、この例では、アドレスA1に対する書き込みサイクルにおいて、リフレッシュ動作、リード動作、レイトライト動作が連続するので、これらの動作に伴って消費電流が増加するという問題もある。
【0024】
本発明は、上記事情に鑑みてなされたものであり、その目的は、レイトライトによってリフレッシュ動作が阻害されることがなく、しかもレイトライトが行われる書き込みサイクルでの消費電流を低減することができる半導体記憶装置を提供することにある。
【0025】
【課題を解決するための手段】
以上の課題を解決するために、請求項1記載の発明は、リフレッシュを必要とするメモリセルで構成されたメモリセルアレイを有し、アクセスアドレスと共に書き込み要求及び書き込みデータが非同期的に与えられる半導体記憶装置において、前記アクセスアドレスに対する書き込みサイクルに付随して前記メモリセルアレイのリフレッシュを行うアクセス手段と、前記書き込み要求が与えられたメモリサイクルよりも後の時点において、該メモリサイクルで与えられた前記アクセスアドレス及び前記書き込みデータを用いた書き込みをレイトライトで前記アクセス手段に行わせる書き込み制御手段と、前記レイトライトが行われる書き込みサイクルにおいて、アウトプットイネーブル信号に基づいてリード動作を禁止するリード禁止制御手段と、を具備することを特徴とする。
【0026】
請求項2記載の発明は、請求項1記載の発明において、例えば、前記レイトライトが行われる書き込みサイクルにおいて、前記アクセスアドレスが変化することなくアウトプットイネーブル信号が活性化された場合、前記レイトライトで書き込むべきデータとして保持されたデータを出力するように構成されたことを特徴とする。
【0027】
請求項3記載の発明は、請求項1記載の発明において、例えば、書き込みサイクルにおいて、アウトプットイネーブル信号をトリガーとして、ページモードでアクセスの対象とされるメモリセルからデータを読み出して保持するように構成されたことを特徴とする。
【0028】
請求項4記載の発明は、請求項1記載の発明において、例えば、リード動作が行われていないサイクルにおいてリフレッシュを行う場合、当該リフレッシュに先だって、当該サイクルのアクセスアドレスで指定されるメモリセルからデータを読み出すように構成されたことを特徴とする。
【0029】
【発明の実施の形態】
図面を参照して本発明の実施形態について説明する。
この実施の形態1に係る半導体記憶装置は、同一サイクル内でリフレッシュ動作とリード又はライト動作を行うように構成された疑似SRAMであって、レイトライトによる書き込みが可能なように構成されており、この点に関する限り、図13に示す従来技術に係る半導体記憶装置と同様の構成を有する。
【0030】
まず、この発明の実施の形態に係る半導体記憶装置について、構成および動作を説明する前に、主要な特徴を説明しておく。
(A)第1の特徴
第1の特徴として、レイトライトサイクルにおけるリード動作を禁止する機能を有する。この第1の特徴は、前述の従来技術が抱える課題を解決するためのもので、書き込みサイクルでアウトプットイネーブル信号/OEをHレベルに制御することで、リフレッシュに続くリード動作を禁止する。
【0031】
図1を参照して具体的に説明する。時刻t20以前の初期状態では、ライトイネーブル信号/WEおよびアウトプットイネーブル信号/OEがそれぞれHレベルおよびLレベルにあり、リードモードにあるものとする。この状態から時刻t20でアドレスADDが切り替わり、ライトサイクルが開始すると、このアドレス変化を受けてワード線WLが選択され、ライト動作に付随するリフレッシュが行われる。
【0032】
続いて、時刻t20から時間toが経過した時点でアウトプットイネーブル信号/OEがHレベルに制御される。ここで、時間toは、時刻t20からリフレッシュが終了する時刻t21までの時間tRよりも小さく設定され、アウトプットイネーブル信号/OEはリフレッシュの期間中に非活性化される。即ち、ライトサイクルが開始する時刻t20からアウトプットイネーブル信号/OEがHレベルになるまでの時間toは、to<tRなる条件を満足するように設定される。この条件は仕様として規定される。このようにアウトプットイネーブル信号/OEを規定することにより、ライトイネーブル信号/WEがHレベルであっても、リフレッシュの後にリード動作が開始されず、従ってこのリード動作が禁止される。
【0033】
続いて、時刻t22でライトイネーブル信号/WEがLレベルになると、これを受けてレイトライトが行われ、前の書き込みサイクルで取り込まれたデータがメモリセルに書き込まれる。この後、時刻t23でライトイネーブル信号/WEがHレベルになると、この書き込みサイクルで外部から指定されたデータが取り込まれ、後のライトサイクルで行われるレイトライトに備える。この例では、時刻t23でライトイネーブル信号/WEと共にアドレスADDも切り替わり、リカバリtWRがゼロに設定されている。
【0034】
続いて、時刻t23でアドレスADDが切り替わり、リードサイクルが開始する。ここで、汎用のSRAMであれば、アウトプットイネーブル信号/OEがHレベルであっても、メモリセルからデータを読み出すための動作が行われ、そのデータは最終段の出力バッファで留め置かれる。これに対し、この実施の形態に係る半導体記憶装置では、後述する構成上の理由から、リードサイクルであっても、アウトプットイネーブル信号/OEがHレベルであれば、リード動作は開始されない。
【0035】
そして、その後、アウトプットイネーブル信号/OEがLレベルになる時刻t24でリード動作が開始してワード線WLが活性化され、この時刻t24から時間tOEが経過した時刻t25でデータDATAとして出力データDOUTが外部に出力される。この例では、アドレスアクセスタイムtAAに匹敵する時間で出力データDOUTが出力されている。
上述した第1の特徴を有することにより、ライトサイクルにおいて、リード動作が禁止される。従ってこのライトサイクルにおいて、リフレッシュとレイトライトを行うためにワード線の選択動作を2回だけ行えばよく、レイトライトが次のサイクルの動作を阻害することがなくなる。
【0036】
(B)第2の特徴
第2の特徴として、レイトライト後にアドレス変化がない場合であっても、正しいデータをリードする機能を有する。
この第2の特徴を説明するに先だって、図2を参照しながら、レイトライト後にアドレス変化がない場合の従来技術に係るリード動作を説明しておく。
図2において、時刻t30でアドレスADDが切り替わり、ライトサイクルが開始すると、アドレスの変化を受けてリフレッシュが行われる。そして、時刻t31でライトイネーブル信号/WEがLレベルになり、時刻t32でリフレッシュが終了すると、上述の第1の特徴によりリード動作が禁止される。そして、前のライトサイクルで取り込まれたデータQ0がレイトライトによりメモリセルに書き込まれる。
【0037】
続いて、時刻t33でライトイネーブル信号/WEがHレベルになると、このとき外部からデータDATAとして指定されている入力データQ1が取り込まれ、次のライトサイクルでのレイトライトに備える。この後、アドレスADDが変化せず、時刻t34でアウトプットイネーブル信号/OEがLレベルになると、このライトサイクルでレイトライトによる書き込みの対象とされたデータQ0が外部にそのまま読み出される。
【0038】
ここで、外部から見れば、このライトサイクルではデータQ0を指定しているのであるから、アドレスを変えずにリード動作を行えば、データQ0が出力されるべきである。しかしながら、レイトライトによれば、上述のように、実際には前のライトサイクルで取り込まれたデータがメモリセルに書き込まれるので、直前に指定したデータQ1とは異なるデータQ0が出力されることになり、データが正しく読み出されない。従って、レイトライト方式を導入すると、通常のSRAMとは異なった仕様になる。
【0039】
上述の従来技術によるリード動作を踏まえ、図3を参照しながら、この実施の形態に係る第2の特徴を説明する。
この第2の特徴は、上述のデータの不一致を解消するもので、ライトサイクルでアドレスの変化がなく、アウトプットイネーブル信号/OEによる読み出し要求があった場合、レイトライトで書き込むべきデータとしてレジスタに保持されているデータを、メモリセルやセンスアンプなどの通常の回路系をバイパスして外部に出力する。
【0040】
即ち、図3において、時刻t40でアドレスADDが切り替わると、上述の図2に示す場合と同様に、このアドレスの変化を受けてリフレッシュおよびレイトライトが行われ、前のライトサイクルで取り込んだデータQ0がメモリセルに書き込まれる。そして、時刻t41でライトイネーブル信号/WEがHレベルになると、そのときに外部から指定されているデータQ1を取り込み、次のライトサイクルでのレイトライトに備える。
【0041】
この後、アドレスの変化がなく、アウトプットイネーブル信号/OEがLレベルになると、時刻t41で取り込まれたデータQ1が、このデータを保持するレジスタから出力バッファを介して外部に出力される。このとき、レイトライトで書き込みの対象とされたデータQ0がデータQ1に干渉しないように、通常のデータ経路が遮断される。
【0042】
このような機能を実現するため、後述するように、アドレスの変化がないことを検出するための判定回路、通常の回路系をバイパスしてデータを出力するためのバイパス回路、外部から指定されたデータを保持するためのデータインレジスタなどを備える。
上述した第2の特徴を有することにより、ライト後にアドレスの変化がない状態でリード動作が行われたとしても、直前に外部から指定したデータを読み出すことが可能となり、通常のSRAMと同様の仕様でリード動作を行うことが可能になる。
【0043】
(C)第3の特徴
第3の特徴として、レイトライト後にアドレス変化がない場合であっても、正しいデータをページモードによりリード(ページリード)する機能を有する。
この第3の特徴を説明するに先だって、図4を参照しながら、この第3の特徴を有しない場合のページリード動作を説明しておく。
【0044】
時刻t50でアドレスADDが切り替わると、上述の図3に示す場合と同様に、アドレスの変化を受けてリフレッシュおよびレイトライトが行われ、前のライトサイクルで取り込んだデータQ0がメモリセルに書き込まれる。そして、時刻t51でライトイネーブル信号/WEがHレベルになると、そのときに外部から指定されているデータQ1を取り込んでデータインレジスタDRにデータQ1をセットし、次のライトサイクルでのレイトライトに備える。この後、アドレスの変化がなく、時刻t52でアウトプットイネーブル信号/OEがLレベルになると、時刻t51で取り込んだデータQ1が、データインレジスタDRから出力バッファを介して外部に出力される。ここまでは、上述の第2の特徴に基づく。
【0045】
続いて、時刻t53で列アドレスが切り替わり、アドレスADDがアドレスA2〜A4に順次変化する。このとき、列アドレスに応じて順次選択される列からデータが読み出されるが、メモリセルからデータを読み出しているわけではなく、単にデータバス上に残留するデータ(NG)を読み出しているに過ぎず、本来のデータではない。即ち、誤ったデータを読み出していることになる。ページリードにスタート時のアドレス変化からメモリセルをアクセスすることも可能であるが、リフレッシュを先に行うノーマルリードとの区別をしなければならなくなり、ページリードの特徴である高速アクセスを達成できなくなる。
【0046】
上述のページリード動作を踏まえ、図5を参照しながら、この実施の形態に係る第3の特徴を説明する。
この第3の特徴は、上述のページリードの不都合を解消するもので、ライトサイクルでアドレスの変化がなく、アウトプットイネーブル信号/OEによる読み出し要求があった場合、ページリードの対象とされるデータを並列的に読み出して保持し、これを順次出力する。
【0047】
即ち、図5において、時刻t60でアドレスADDがアドレスA1に切り替わると、上述の図4に示す場合と同様に、このアドレスの変化を受けてリフレッシュおよびレイトライトが行われ、前のライトサイクルで取り込んだデータQ0がメモリセルに書き込まれる。そして、時刻t61でライトイネーブル信号/WEがHレベルになると、そのときに外部から指定されているデータQ1(図示省略)を取り込み、次のライトサイクルでのレイトライトに備える。
【0048】
この後、アドレスの変化がなく、時刻t62でアウトプットイネーブル信号/OEがLレベルになると、時刻t61で取り込まれたデータQ1が、データインレジスタから出力バッファを介し、アドレスA1に対するデータとして外部に出力される。また、アウトプットイネーブル信号/OEの変化を受けて、アドレスA1に続くアドレスA2〜A4に対する列からデータを並列的に読み出してデータレジスタに保持する。そして、時刻t63でアドレスADDがアドレスA2〜A4に順次切り替わると、これに対応したデータが上述のデータレジスタから外部に順次出力される。
上述した第3の特徴を有することにより、ライト後にアドレスの変化がない状態でページリードが行われたとしても、直前に外部から指定したデータを含む一連のデータを正しく読み出すことが可能となる。
【0049】
(D)第4の特徴
第4の特徴として、リフレッシュ期間中であってもアウトプットイネーブル信号/OEによる読み出しを高速に行う機能を有する。
この第4の特徴を説明するに先だって、図6を参照しながら、この第4の特徴を有しない場合のリード動作を説明しておく。
時刻t70でADDが切り替わると、前述の第1ないし第3の特徴と同様に、このアウトプットイネーブル信号/OEを受けてリードが行われる。ここで、時刻t70において、内部のタイマーをトリガーとするリフレッシュが行われていると、リフレッシュが終了するまでリード動作が待たされる。そして、時刻t71でデータDATAとしてデータDOUTが出力される。この場合、アウトプットイネーブル信号/OEによる読み出し時間tOEは、アドレスアクセス時間tAAと同じ程度まで遅れる。
【0050】
上述のアウトプットイネーブル信号によるリード動作を踏まえ、図7を参照しながら、この実施の形態に係る第4の特徴を説明する。
この第4の特徴は、上述のアウトプットイネーブル信号によるリード動作の不都合を解消するものでメモリセルからのデータの読み出しが行われていないサイクルで、内部のタイマーをトリガーとしてリフレッシュを行う場合、メモリセルからデータを読み出した後にリフレッシュを行う。
【0051】
即ち、図7において、時刻t80でアドレスADDがアドレスA1に切り替わり、時刻t82でアウトプットイネーブル信号/OEがLレベルになると、データDATAの読み出しが行われる。ここで、アウトプットイネーブル信号/OEがLレベルになる直前の時刻t81で、内部のタイマーをトリガーとしてリフレッシュが行われるが、このリフレッシュの前にアドレスA1に対するリードが行われる。即ち、内部のタイマーをトリガーとして、先にリードが行われ、この後にリフレッシュが行われる。
【0052】
従って、アウトプットイネーブル信号/OEがLレベルになる直前に内部タイマーをトリガーとするリフレッシュの要求が発生したとしても、アウトプットイネーブル信号/OEがLレベルになった時点ではリードが既に開始されているので、このリードによりデータDATAが即座に出力される。従って、アウトプットイネーブル信号/OEによる本来の高速性が損なわれることなく、読み出しを行うことができる。
また、時刻t83で、リフレッシュの動作中にアウトプットイネーブル信号/OEがLレベルになったとしても、既にリードが行われていて、読み出すべきデータが確保された状態にあり、高速に読み出すことができる。
【0053】
次に、内部のタイマーをトリガーとしてリードを実行した直後にアドレスADDが切り替わった場合を説明する。この場合、図8に示すように、時刻t81で開始した直後に、時刻t84でアドレスADDがアドレスA1からアドレスA2に切り替わると、リフレッシュに優先してアドレスA2に対するリードを実行する。即ち、時刻t81で内部タイマーをトリガーとして、アドレスA1に対するリードを実行してデータQ1を出力し、その後、アドレスA2に対するリードを実行してデータQ2を出力する。これにより、アドレスA2に対するアクセス時間tAAに遅れが生じない。
以上で、この実施の形態に係る半導体記憶装置の第1の特徴から第4の特徴を説明した。
【0054】
<構成および動作>
以下、この実施の形態に係る半導体記憶装置の構成および動作について、順に説明する。
図9に、この実施の形態に係る半導体記憶装置の特徴的な構成を概略的に示す。同図において、アドレスADDHおよびアドレスADDLは、上位アドレスおよび下位アドレスである。上位アドレスADDHは、ページモードでのリードを行う場合に固定されるアドレス成分であり、行アドレスと一部の列アドレスからなる。下位アドレスADDLは、ページリードの際に切り替えられる残りの列アドレスである。
【0055】
チップセレクト信号/CSは、この半導体記憶装置の最上位の制御信号であり、スタンバイモードとアクティブモードを切り替えるための信号である。アウトプットイネーブル信号/OEは、外部に対するデータの出力を許可する制御信号であり、最終段のデータアウトバッファの活性状態を制御するための信号である。ライトイネーブル信号/WEは、ライトモードとリードモードを切り替えるための制御信号である。この実施の形態に係る半導体記憶装置では、アウトプットイネーブル信号/OEとライトイネーブル信号/WEは、回路の動作モードを規定するための命令として取り扱われる。
【0056】
アドレス遷移検出回路101は、アドレスADDHの変化を検出してワンショットパルスを出力するものである。状態コントロール回路102は、外部からチップセレクト信号/CSなどの制御信号を取り込んで、リード命令RS、ライト命令WS、リフレッシュ命令FS、およびクロックイネーブル信号CEを生成して出力する。この状態コントロール回路102は、この実施の形態の特徴部をなし、レイトライトが行われる書き込みサイクルにおいて、アウトプットイネーブル信号に基づいてリード動作を禁止するリード禁止制御手段を構成する。
【0057】
クロック発生回路103は、クロックイネーブル信号CEを受けて、メモリサイクル内でのリフレッシュおよびリード・ライトのタイミングを規定するクロック信号ACLKを出力する。このクロック信号ACLKについては後述する。レジスタ104は、クロック信号ACLKをトリガーとしてライト命令WSを保持するものである。論理積ゲート105は、クロック信号ACLKとレジスタ104に保持されたライト命令の論理値との論理積を演算して、クロック信号WCLKを出力するものである。
【0058】
レジスタ106は、ライトイネーブル信号/WEをトリガーとして、上位アドレスADDHの行アドレス成分(X)を取り込んで保持するものである。ヒット判定回路(HIT)108は、レジスタ106に保持されたアドレスと、外部から入力される上位アドレスADDHの行アドレス成分(X)とを比較し、これらが一致した場合にヒット信号HXを出力するものである。
【0059】
n型MOSトランジスタ109は、ライト命令WSの信号に応じて導通状態が制御され、レジスタ106の出力を転送するものである。n型MOSトランジスタ110は、リード命令RSの信号に応じて導通状態が制御され、上位アドレスADDHの行アドレス成分(X)を転送するものである。n型MOSトランジスタ111は、リフレッシュ命令FSの信号に応じて導通状態が制御され、リフレッシュアドレスRADDを転送するものである。レジスタ112は、上述のn型MOSトランジスタ109〜111により転送された信号を取り込んで保持し、行アドレスAXとして出力するものである。
【0060】
レジスタ113、ヒット判定回路114、n型MOSトランジスタ115,116、およびレジスタ118からなる回路系は、上述のレジスタ106、ヒット判定回路108、n型MOSトランジスタ109,110、およびレジスタ112からなる回路系に対応するものであり、上位アドレスADDHの列アドレス(Y)を入力して列アドレスAYを出力する。ヒット判定回路114は、レジスタ113に保持されたアドレスと上位アドレスに含まれる列アドレス(Y)とを比較し、これらが一致した場合にヒット信号HYを出力する。n型MOSトランジスタ117は、上述のn型MOSトランジスタ111に対応するものであるが、リフレッシュ命令FSが出力された場合にレジスタ118にLレベルを供給する。
【0061】
リフレッシュアドレス発生部119は、タイマークロックTMを入力してリフレッシュアドレスRADDを出力するものであり、前述の図13に示すリフレッシュアドレス発生回路8Jに相当する。タイマー回路120は、所定の時間間隔でタイマークロックTMを出力するものであり、前述の図13に示すリフレッシュタイマー回路8Gに相当する。
【0062】
論理和ゲート130は、リード命令RSとリフレッシュ命令FSとの論理和を演算するものである。レジスタ131は、クロック信号ACLKをトリガーとして論理和ゲート130の出力を取り込んで保持し、これをセンスアンプイネーブル信号SEとして出力するものである。バッファ132は、クロック信号ACLKを入力してプリチャージイネーブル信号PEを出力するものである。レジスタ133は、クロック信号ACLKをトリガーとしてリード命令RSを取り込んで保持するものである。
【0063】
メモリセルアレイ140は、前述の図13に示すメモリセルアレイ7に相当するものであり、DRAMと同様のメモリセルをマトリックス状に配列して構成される。データレジスタ141は、ページモードで活用されるものであり、ページの深さに応じた個数のラッチから構成される。図9では省略されているが、データレジスタ141は、I/O端子の個数分だけ設けられており、この例では、1つのデータレジスタ141は4個のラッチから構成される。
【0064】
マルチプレクサ142は、データレジスタ141の4個のラッチに保持されたデータを選択するものである。n型MOSトランジスタ143は、マルチプレクサ142に選択されたデータDQを転送するものである。n型MOSトランジスタ144は、後述するデータをバイパスするための経路を構成する。インバータ145は、n型MOSトランジスタ144のゲートに与えられる信号を反転させてn型MOSトランジスタ143のゲートに与えるものである。これにより、n型MOSトランジスタ143,144は相補的に導通する。
【0065】
データアウトバッファ146は、読み出しデータをI/O端子を介して外部に送出するためのものであって、アウトプットイネーブル信号/OEに基づき出力状態がロウインピーダンス状態またはハイインピーダンス状態に制御される。データインバッファ147は、I/O端子を介して書き込みデータを外部から取り込むものである。レジスタ148は、メモリサイクルで外部から取り込んだデータをライトイネーブル信号/WEに基づき保持するものである。レジスタ149は、レイトライト時に実際にメモリセルに書き込むべきデータをクロック信号WCLKをトリガーとして上述のレジスタ148から取り込んで保持するものである。スイッチ150は、レジスタ149に保持されたデータを、ページに対応させてメモリセルアレイ140に与えるものである。
【0066】
レジスタ134、ヒット判定回路135、n型MOSトランジスタ136〜138、およびレジスタ139からなる回路系は、上述のレジスタ113、ヒット判定回路114、n型MOSトランジスタ115〜117、およびレジスタ118からなる回路系に対応するものであり、下位アドレスADDLを入力して列アドレスAY2を出力する。ヒット判定回路135は、レジスタ134に保持されたアドレスと下位アドレスADDLとを比較し、これらが一致した場合にヒット信号HPを出力する。論理積ゲート160は、ヒット信号HX,HY,HPの論理積を演算して、その出力信号を上述のインバータ145に与えるものである。
上述の構成要素以外に、アクセスアドレスに対する書き込みサイクルに付随してメモリセルアレイ140のリフレッシュを行うアクセス手段や、レイトライトをアクセス手段に行わせる書き込み制御手段を備える。
【0067】
次に、図10を参照して、上述のクロック発生部103が生成するクロック信号ACLKについて説明する。このクロック信号ACLKは、アドレスADD(ADDH+ADDL)、チップセレクト信号/CS、アウトプットイネーブル信号/OE、ライトイネーブル信号/WE、タイマークロックTMの何れかを契機として非同期に開始する(クロックスタート)。開始したクロック信号ACLKは、チップセレクト信号/CS、アウトプットイネーブル信号/OE、ライトイネーブル/WEなどの入力信号を取り込んで固定するタイミングと、リード命令/ライト命令/リフレッシュ命令の何れかを実行するタイミングとを規定する。
【0068】
そして、命令が終了するタイミングで、次のクロック信号ACLKのパルスで実行すべき命令を状態コントロール回路102で決定される。実行すべき命令(状態)がなくなると、クロック信号ACLKは停止される(クロックストップ)。このように、クロック信号ACLKは、状態コントロール回路102が決定した状態命令を実行するために必要とされるタイミングを規定するものであって、入力信号を固定するタイミングを規定するパルスと、命令を実行するタイミングを規定するパルスとを含む。
【0069】
次に、図11を参照して、リード動作の一例を説明する。
時刻t0でアドレスADDが切り替わると、このアドレス変化がアドレス遷移検出回路101で検出される。状態コントロール回路102は、この検出結果を受けて、クロックイネーブル信号CEを出力する。クロック発生部103は、クロックイネーブル信号CEを入力すると、クロック信号ACLKを出力する。これにより、クロック信号ACLKがスタートする。
【0070】
続いて、状態コントロール回路102は、リフレッシュ命令FSを出力する。これと並行して、クロック信号ACLKに基づき各入力信号が各レジスタで固定される。具体的には、レジスタ112には、n型MOSトランジスタ111を介してリフレッシュアドレスRADDが取り込まれ、レジスタ118には、n型MOSトランジスタ117を介してLレベルが取り込まれ、レジスタ131にはリフレッシュ命令FSの論理に応じた信号レベル(Hレベル)が取り込まれ、レジスタ139には、n型MOSトランジスタ137を介して下位アドレスADDLが取り込まれる。なお、この場合、リフレッシュ命令FSが出力されているので、リード命令RSを入力するレジスタ133にはLレベルが取り込まれ、データレジスタ141を構成する各ラッチは非活性化された状態に固定される。
【0071】
そして、クロック信号ACLKのパルス幅をトリガーとして、行アドレスAX、プリチャージ信号PE、センスアンプイネーブル信号SEが各レジスタから出力され、セルフリフレッシュが実行される。なお、図1では、タイマークロックTMは省略されているが、このタイマークロックTMによりリフレッシュが要求されているものとする。
【0072】
続いて、リフレッシュが終了する時刻t1で、状態コントロール回路102は、ライトイネーブル信号/WEおよびアウトプットイネーブル信号/OEの信号レベルから次の状態を判断し、リード命令RSを出力する。そして、次のクロック信号ACLKの立ち上がりエッジで行アドレスAX、列アドレスAYを取り込んでリードを行う。このとき、行アドレスAXおよび列アドレスAYに応答して関連する回路系が動作し、メモリセルからデータがバス上に読み出され、I/O端子を介して外部に出力される。このリードの終了時である時刻t2で、次の動作状態を与えるトリガー(アドレスの変化など)が存在しないので、状態コントロール回路102は、クロックイネーブル信号CEをLレベルとする。クロック信号ACLKがLレベルになると、クロック発生部103は、クロック信号ACLKを停止する。
【0073】
その後、時刻t3で、タイマークロックTMをトリガーとしてリフレッシュの要求がなされると、これを受けて状態コントロール回路102はクロックイネーブル信号CEおよびリフレッシュ命令FSを発生し、クロック発生部103は、クロック信号ACLKを出力する。このクロック信号ACLKにより行アドレスAXが固定され、リフレッシュが実行される。このリフレッシュの終了時である時刻t4では、次の動作状態を与えるトリガーが存在しないので、クロック信号ACLKが停止され、動作が終了する。
以上により、リード動作が説明された。
【0074】
次に、図12を参照して、ライト動作の一例を説明する。
時刻t10でアドレスADDがアドレスAnに切り替わると、このアドレス変化がアドレス遷移検出回路101で検出され、上述と同様に、クロックイネーブル信号CEが出力され、クロック信号ACLKがスタートする。しして、状態コントロール回路102は、リフレッシュ命令FSを出力し、リフレッシュが実行される。
【0075】
続いて、リフレッシュが終了する時刻t11で、アウトプットイネーブル信号/OEがHレベルであり、ライトイネーブル信号/WEがLレベルであるから、状態コントロール回路102は、ライト命令WSを出力する。そして、アドレスADDの変化を受けてスタートしたクロック信号ACLKの2つ目のパルスでレイトライトが実行される。このとき、レイトライトでデータの書き込みが行われるので、ライトイネーブル信号/WEのパルス幅に依存することなく、クロック信号ACLKの1つのパルスで書き込みが完了する。
【0076】
続いて、レイトライトが終了する時刻t12で、アウトプットイネーブル信号/OEがHレベルを継続し、ライトイネーブル信号/WEがLレベルを継続しているが、状態コントロール回路102が命令を出力していないので、クロック信号ACLKは停止される。
続いて、時刻t13で、ライトイネーブル信号/WEがHレベルに変化すると、次のライトサイクルで使用されるアドレスADD(ADDH,ADDL)やデータDATA(DIN)を、該当するレジスタ112,118,139,148に取り込む。
【0077】
続いて、時刻t14で、タイマークロックをトリガーとするリフレッシュの要求が発生すると、クロック信号ACLKが立ち上がる。ただし、このアドレスAnに対するサイクルでは、メモリセルからの読み出しを行っていないので、状態コントロール回路102は、タイマークロックTMを受けてリード命令を出力し、行アドレスAX等が取り込まれてリードが行われ、データDATAとしてデータQnが出力される。このとき、レジスタ148に保持されたデータDILがn型トランジスタ144を介してデータアウトバッファ146に直接的に与えられ、スイッチ150、データレジスタ141、マルチプレクサ142などの通常の経路系をバイパスして外部に出力される(バイパスリード)。
【0078】
即ち、時刻t13でレジスタ106,113,134に取り込まれたアドレスADD(ADDH,ADDL)は、外部から与えられているアドレスADDとヒット判定回路で比較され、これらが一致するか否かが判定される。この場合、アドレスADDは変化していないので、ヒット信号HX,HY,HPが出力される。これを受けて、論理積ゲート160は、Hレベルをn型MOSトランジスタ144のゲートおよびインバータ145に出力する。これにより、n型MOSトランジスタ144がオン状態となると共に、n型MOSトランジスタ143がオフ状態となって、通常のデータ経路が遮断され、バイパス経路が形成される。そして、レジスタ148に保持されたデータDILが、バイパス経路を形成するn型MOSトランジスタ144を介してデータアウトバッファ146に与えられ、外部に送出される。
【0079】
続いて、リードが終了する時刻t15で、状態コントロール回路102は、次の状態を判断してリフレッシュ命令FSを出力する。そして、クロック信号ACLKの2つ目のパルスの立ち上がりでリフレッシュアドレスRADDを行アドレスAXとして取り込み、リフレッシュが行われる。
このリフレッシュが終了する時刻t16では、次の動作のトリガーが存在しないので、状態コントロール回路102は、クロックイネーブル信号CEを非活性化し、クロック信号ACLKが停止する。
以上により、ライト動作が説明された。
【0080】
上述した実施の形態によれば、状態コントロール回路102により状態を判断して必要な命令を出力するようにしたので、ライトサイクルにおいて、アウトプットイネーブル信号/OEによりリードを禁止することが可能となり、従ってリフレッシュに続いてレイトライトを実行することが可能となる。
また、レイトライト後のアドレスに変化がない場合、前のライトサイクルでレジスタに保持されたデータをバイパスして出力するようにしたため、レイトライトに伴う誤リードを防止することができる。
【0081】
また、アウトプットイネーブル信号/OEをトリガーとしてページリードの対象とされるメモリセルのデータを並列的に読み出して保持するようにしたので、レイトライト後のページリードにおいて誤リードを防止することができる。
また、内部タイマーをトリガーとするリフレッシュに先だってリードを行うようにしたので、アウトプットイネーブル信号/OEを活性化した時に、内部タイマーをトリガーとするリフレッシュが行われていても、高速にデータを読み出すことができる。
なお、この発明は、上記実施形態に限定されるものではなく、要旨を変えない範囲で種々変形実施可能である。
【0082】
例えば、上述の実施の形態では、アドレスアクセスをトリガーとしてリフレッシュ動作を起動するものとしたが、これに限定されることなく、タイマーをトリガーとしてリフレッシュ動作を起動するものとしてもよい。即ち、図13において、リフレッシュコントロール回路8Hがリフレッシュ制御信号REFBを発生し、このリフレッシュ制御信号REFBにより内部のリフレッシュタイマーをトリガーとしてリフレッシュを開始する場合にも、本願発明を適用し得る。
なお、上述の実施の形態において、リフレッシュ動作とリード・ライト動作が最も接近したクリティカルな状態は、リフレッシュ制御信号REFBによるリフレッシュ開始直後にアドレスが変化した場合であって、この場合、リフレッシュ動作に続いてリード・ライト動作が実施される。従ってリフレッシュ制御信号REFBによるリフレッシュ動作は、上述の実施の形態に係るアドレスアクセスをトリガーとするリフレッシュ動作と実質的に同一となり、よって本発明は何れのリフレッシュ制御方法に対しても適用し得る。
【0083】
【発明の効果】
以上説明したように、この発明によれば、レイトライトが行われる書き込みサイクルにおいて、アウトプットイネーブル信号に基づいてリード動作を禁止するようにしたので、レイトライトによってリフレッシュ動作が阻害されることがなく、しかもレイトライトが行われる書き込みサイクルでの消費電流を低減することができる。
【図面の簡単な説明】
【図1】 この発明の実施の形態に係る半導体記憶装置の第1の特徴を説明するためのタイミングチャートである。
【図2】 この発明の実施の形態に係る半導体記憶装置の第2の特徴がないとした場合の動作を説明するためのタイミングチャートである。
【図3】 この発明の実施の形態に係る半導体記憶装置の第2の特徴を説明するためのタイミングチャートである。
【図4】 この発明の実施の形態に係る半導体記憶装置の第3の特徴がないとした場合の動作を説明するためのタイミングチャートである。
【図5】 この発明の実施の形態に係る半導体記憶装置の第3の特徴を説明するためのタイミングチャートである。
【図6】 この発明の実施の形態に係る半導体記憶装置の第4の特徴がないとした場合の動作を説明するためのタイミングチャートである。
【図7】 この発明の実施の形態に係る半導体記憶装置の第4の特徴を説明するためのタイミングチャートである。
【図8】 この発明の実施の形態に係る半導体記憶装置の第4の特徴を拡張した場合の動作を説明するためのタイミングチャートである。
【図9】 本発明の実施の形態に係る半導体記憶装置の特徴部の構成を示すブロック図である。
【図10】 本発明の実施の形態に係る半導体記憶装置の基本的な動作(クロック信号ACLKに基づく動作)の概念を説明するための図である。
【図11】 本発明の実施の形態に係る半導体記憶装置のリード動作を説明するためのタイミングチャートである。
【図12】 本発明の実施の形態に係る半導体記憶装置のライト動作を説明するためのタイミングチャートである。
【図13】 従来技術に係る半導体記憶装置(疑似SRAM)の構成例を示すブロック図である。
【図14】 従来技術に係る半導体記憶装置(疑似SRAM)のリフレッシュ動作を説明するためのタイミングチャートである。
【図15】 従来技術に係る半導体記憶装置(疑似SRAM)の動作上の課題を説明するためのタイミングチャートである。
【符号の説明】
101;アドレス遷移検出回路(ATD)
102;状態コントロール回路
103;クロック発生部
104、106,112,113,118,131,133,134,139,148,149;レジスタ
105;論理積ゲート
108,114,135; ヒット判定回路
109〜111,115〜117,136〜138;n型MOSトランジスタ
119;リフレッシュアドレス発生部
120;タイマー回路
130;論理和ゲート
132;バッファ
140;メモリセルアレイ
141;データレジスタ(ラッチ)
142;マルチプレクサ
146;データアウトバッファ
147;データインバッファ
150;スイッチ
160;論理積ゲート
Claims (4)
- リフレッシュを必要とするメモリセルで構成されたメモリセルアレイを有し、アクセスアドレスと共に書き込み要求及び書き込みデータが非同期的に与えられる半導体記憶装置において、
前記アクセスアドレスに対する書き込みサイクルに付随して前記メモリセルアレイのリフレッシュを行うアクセス手段と、
前記書き込み要求が与えられたメモリサイクルよりも後の時点において、該メモリサイクルで与えられた前記アクセスアドレス及び前記書き込みデータを用いた書き込みをレイトライトで前記アクセス手段に行わせる書き込み制御手段と、前記レイトライトが行われる書き込みサイクルにおいて、アウトプットイネーブル信号に基づいてリード動作を禁止するリード禁止制御手段と、
を具備することを特徴とする半導体記憶装置。 - 前記レイトライトが行われる書き込みサイクルにおいて、前記アクセスアドレスが変化することなくアウトプットイネーブル信号が活性化された場合、前記レイトライトで書き込むべきデータとして保持されたデータを出力するように構成されたことを特徴とする請求項1記載の半導体記憶装置。
- 書き込みサイクルにおいて、アウトプットイネーブル信号をトリガーとして、ページモードでアクセスの対象とされるメモリセルからデータを読み出して保持するように構成されたことを特徴とする請求項1記載の半導体記憶装置。
- リード動作が行われていないサイクルにおいてリフレッシュを行う場合、当該リフレッシュに先だって、当該サイクルのアクセスアドレスで指定されるメモリセルからデータを読み出すように構成されたことを特徴とする請求項1記載の半導体記憶装置。
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