KR20040004675A - 반도체 기억 장치 - Google Patents

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KR20040004675A
KR20040004675A KR10-2003-7015712A KR20037015712A KR20040004675A KR 20040004675 A KR20040004675 A KR 20040004675A KR 20037015712 A KR20037015712 A KR 20037015712A KR 20040004675 A KR20040004675 A KR 20040004675A
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타카하시히로유키
나카가와아츠시
이나바히데오
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엔이씨 일렉트로닉스 코포레이션
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Abstract

레이트 라이트에 의해 리프레시 동작이 저해되는 일이 없고, 게다가 레이트 라이트가 행하여지는 기록 사이클에서의 소비 전류를 저감할 수 있는 반도체 기억 장치를 제공한다. 어드레스(ADD)가 전환되면, 어드레스 천이 검출 회로(101)가 그 어드레스 변화를 검출한다. 상태 컨트롤 회로(102)는, 어드레스 천이 검출 회로(101)의 검출 결과를 받아서, 아웃풋 이네이블 신호(/OE) 및 라이트 이네이블 신호(/WE)가 실행하여야 할 동작을 판단하고, 리드 명령(RS), 라이트 명령(WS), 리프레시 명령(FS)중 어느 하나의 명령을 출력한다. 그리고, 클록 신호(ACLK)에 따라 어드레스 등의 입력 신호의 받아들임이 행하여지고, 명령에 응한 동작이 실행된다.

Description

반도체 기억 장치{SEMICONDUCTOR STORAGE DEVICE}
종래, DRAM을 모체로 하면서, 마치 SRAM으로서 취급이 가능하도록 구성된 소위 의사 SRAM이 알려져 있다. 이 의사 SRAM은, 그 사양상에서는 종래의 SRAM과 마찬가지로 비동기식이지만, DRAM을 모체로 하여 구성되어 있기 때문에, 리프레시 등의 DRAM에 특유한 동작이 내부에서 자동적으로 행하여지도록 구성되어 있다.
이하, DRAM을 모체로 하여 구성된 비동기식의 반도체 기억 장치의 종래예를 설명한다.
도 1에, 이런 종류의 반도체 기억 장치의 구성예를 도시한다. 동 도면에 있어서, 어드레스(ADD)는, 외로부터 주어지는 신호이고, 후술하는 메모리 셀 어레이의 행을 지정하기 위한 행 어드레스와, 열을 지정하기 위한 열 어드레스를 포함하고 있다.
어드레스 입력계(1)는, 어드레스(ADD)를 래치하여 내부 어드레스(LADD)로서 출력하는 것이다. 어드레스 천이 검출 회로(ATD)(2)는, 내부 어드레스(LADD)의 변화를 검출하여 원숏 펄스 신호(OSP)를 출력하는 것이다. 어드레스 멀티플렉서(MUX)(3)는, 내부 어드레스(LADD) 또는 후술하는 리프레시 어드레스(RADD)의 어느 하나를 어드레스(MADD)로서 출력하는 것이다.
로우 디코더(6)는, 어드레스(MADD)를 디코드하여 메모리 셀 어레이(70)의 행을 선택하는 것이다, 메모리 셀 어레이(7)는, 범용의 DRAM과 같은 메모리 셀을 행렬 형상으로 배열하여 구성된다. 센스 앰프(71)는, 리드 동작시에 비트선상의 데이터 신호를 증폭하는 것이고, 칼럼 디코더(72)는, 메모리 셀 어레이(7)의 열을 선택하는 것이다. 또한, 특히 도시하지 않지만, 센스 앰프(71)와 함께 비트선의 프리차지 회로가 배치되어 있다.
리프레시 타이머 회로(8G)는, 리프레시의 시간 간격을 계시하는 것이다. 리프레시 컨트롤 회로(8H)는, 일련의 리프레시 동작을 제어하는 것으로, 외부로부터의 액세스에 부수하여 리프레시 동작의 타이밍을 제어하기 위한 리프레시 제어 신호(REFA)와, 셀프 리프레시 동작의 타이밍을 제어하기 위해 사용되는 리프레시 제어 신호(REFB)를 생성한다.
리프레시 어드레스 발생 회로(8J)는, 리프레시 동작에서 사용되는 어드레스(이하, 「리프레시 어드레스」라고 칭한다)(RADD)를 생성하는 것이다. 내부 펄스 발생 회로(9)는, 로우 이네이블 신호(RE), 센스 앰프 이네이블 신호(SE), 프리차지 이네이블 신호(PE) 및 칼럼 이네이블 신호(CE) 등을 생성하는 것이다.
또한, 상술한 회로 이외에, 리드 동작이나 라이트 동작을 제어하기 위한 회로계, 메모리 셀 어레이의 기판 전위를 발생하기 위한 회로계, 데이터의 입출력 회로계 등이 마련되어 있다.
다음에, 도 2에 도시한 타이밍 차트를 참조하면서, 도 1에 도시한 종래 기술에 관한 반도체 기억 장치의 리드·라이트 동작과 리프레시 동작을 차례로 설명한다.
A. 리드·라이트 동작
어드레스 액세스에 의한 리드 동작을 예로 하여서 설명한다. 이 경우, 칩 실렉트 신호(/CS) 및 아웃풋 이네이블 신호(/OE)가 L레벨로 설정되고, 라이트 이네이블 신호(/WE)가 H레벨로 설정된 상태에서, 어드레스(ADD)가 외부로부터 인가된다.
어드레스(ADD)는, 어드레스 입력계(1)를 통하여 내부 어드레스(LADD)로서 받아들여진다. 이 내부 어드레스(LADD)는, 리프레시시 이외는 멀티플렉서(3)를 통하여 로우 디코더(6)에 어드레스(MADD)로서 공급된다. 그리고, 로우 이네이블 신호(RE)로 규정되는 타이밍에서 로우 디코더(6)에 의해 메모리 셀 어레이(7) 내의 1개의 워드선이 선택되고, 이 워드선에 접속되는 1행분의 메모리 셀로부터 각 비트선에 데이터가 판독된다. 이 데이터는, 센스 앰프 이네이블 신호(SE)로 규정되는 타이밍에서 센스 앰프(71)에 의해 증폭된다,
한편, 어드레스(ADD)에 포함되는 열 어드레스(도시 생략)에 의거하여, 칼럼 이네이블 신호(CE)로 규정되는 타이밍에서 칼럼 디코더(72)에 의해 메모리 셀 어레이(7) 내의 비트선이 선택되고, 이 비트선상에 판독된 데이터가 도시하지 않은 데이터 출력계의 회로를 통하여 외부로 송출된다. 또한, 메모리 셀로부터의 데이터의 판독에 앞서서, 프리차지 이네이블 신호(PE)에 의거하여 비트선 등의 프리차지가행하여진다.
상술한 일련의 리드 동작의 과정에서, 내부 어드레스(LADD)가 변화하면, 어드레스 천이 검출 회로(2)는, 이 내부 어드레스(LADD)의 변화를 검출하고 원숏 펄스 신호(OSP)를 출력한다. 이 원숏 펄스 신호(OSP)를 트리거로 하여, 내부 펄스 발생 회로(10)가 상술한 로우 이네이블 신호(RE), 센스 앰프 이네이블 신호(SE), 프리차지 이네이블 신호(PE), 및 칼럼 이네이블 신호(CE)를 적절한 타이밍으로 출력한다.
이상으로, 어드레스(ADD)에 의해 지정되는 메모리 셀로부터 데이터가 판독되고 외부에 출력된다.
B. 리프레시 동작 (리드 모드시)
다음에, 도 2 (a)에 도시한 타이밍 차트를 참조하면서, 액티브 모드의 일종인 리드 모드에서의 리프레시 동작을 설명한다.
이 종래 기술에 관한 반도체 기억 장치는, 리드 모드에서는, 그 사양상, 동일 사이클 내에서 리프레시 동작과 리드 동작을 차례로 행한다.
즉, 어드레스 입력계(1)가 어드레스(ADD)로서 외부로부터 주어지는 어드레스(AO)를 래치하여 내부 어드레스(LADD)를 출력하면, 어드레스 천이 검출 회로(2)는, 이 내부 어드레스(LADD)의 변화를 검출하고 원숏 펄스 신호(OSP)를 출력한다.
리프레시 컨트롤 회로(8H)는, 원숏 펄스 신호(OSP)를 받아서, 리프레시 동작을 기동한다. 리프레시 동작이 기동되면, 리프레시 어드레스 발생 회로(8J)는, 리프레시 어드레스(RADD)로서 리프레시 행 어드레스(RO)를 생성하고 출력한다. 어드레스 멀티플렉서(3)는, 리프레시 컨트롤 회로(8H)의 제어하에, 리프레시 어드레스(RADD)(즉 리프레시 행 어드레스(RO))를 어드레스(MADD)로서 로우 디코더(6)에 출력한다.
한편, 내부 펄스 발생 회로(9)는, 리프레시 컨트롤 회로(8H)로부터 리프레시 제어 신호(REFB)를 입력하고, 로우 이네이블 신호(RE), 센스 앰프 이네이블 신호(SE)를 출력한다. 로우 디코더(6)는, 어드레스(MADD)와 로우 이네이블 신호(RE)를 입력하고, 리프레시 어드레스(RO)로 특정하는 워드선을 로우 이네이블 신호(RE)호 규정되는 소정의 기간에 걸쳐서 선택한다. 이 선택된 워드선에 접속된 메모리 셀의 데이터 신호는 센스 앰프에 의해 증폭된 후에 재기록된다. 이로써, 리프레시 어드레스(RO)로 특정되는 1행분의 메모리 셀의 데이터가 리프레시된다.
다음에, 리프레시 행 어드레스(RO)로 특정되는 행에 관해 리프레시 동작이 종료되면, 동일한 사이클 내에서 리드 동작이 행하여진다. 구체적으로는, 어드레스 멀티플렉서(3)는, 어드레스 입력계(1)로부터 출력되는 내부 어드레스(LADD)를 어드레스(MADD)로서 로우 디코더(6)에 출력한다. 로우 디코더(6)는, 어드레스(MADD)로서 입력한 행 어드레스(X0)로 특정되는 워드선을 선택한다. 이 후, 센스 앰프(71)는, 메모리 셀 어레이(7) 내의 비트선상에 나타난 데이터 신호를 증폭한다. 증폭된 데이터 신호는, 도시하지 않은 데이터 출력 회로를 통하여 외부에 출력된다.
B. 리프레시 동작(스탠바이 모드시)
도 2(b)에, 스탠바이 모드에서의 리프레시의 타이밍 차트를 도시한다. 스탠바이 모드에서는, 리프레시 컨트롤 회로(8H)는, 외부로부터 최후로 액세스 요구가 있던 때부터의 경과 시간을 계시하고, 그것이 소정의 리프레시 시간을 초과한 경우에 리프레시 제어 신호(REFB)를 출력하고, 셀프 리프레시 동작을 기동시킨다.
상술한 액티브 모드에서도, 리드·라이트 동작에 부수되는 리프레시가 종료되면, 리프레시 컨트롤 회로(8H)는 타이머를 기동하고, 일정 시간이 경과한 경우, 타이머를 트리거로 하여 자발적 리프레시를 기동한다. 따라서 스탠바이 모드에서도 액티브 모드에서도, 외부로부터 전혀 리프레시를 기동하는 일없이, 범용의 SRAM과 마찬가지로 데이터 보존이 보장된다.
그런데, 상술한 종래 기술에 관한 의사 SRAM에서는, 메모리 셀에의 기록 동작 후, 기록 이네이블 신호가 비활성화되고 나서 소정 시간(이하, 리커버리 시간(TWR)이라고 한다)이 경과하기까지의 동안, 후속의 액세스를 위해 비트선의 프리차지를 실시할 필요가 있다. 따라서 의사 SRAM에서는, 리커버리 시간(TWR)을 제로로는 할 수가 없다. 또한, 이 종래 기술에 관한 의사 SRAM에서는, 기록 이네이블 신호가 활성 상태에 있는 기간, 메모리 셀에 대한 기록이 행하여지고 있는 상태가 계속하기 때문에, 이 동안, 리프레시를 행할 수가 없다. 따라서 의사 SRAM에서는, 리프레시 동작의 필요상, 기록 사이클 시간(twp)의 상한치가 규정되어 있다.
이와 같이, 의사 SRAM의 경우, 리커버리 시간이나 기록 사이클 시간에 관한 제한이 엄격하고, 범용의 SRAM과는 일부의 사양이 다르다.
이와 같은 사양상의 제한을 해소하는 기술로서, 소위 레이트 라이트(Late Write)라고 불리는 데이터 기록 수법이 있다.
이하, 이 레이트 라이트에 관해 개략적으로 설명한다. 외부로부터 기록 요구가 주어진 메모리 사이클에서는, 주어진 기록 어드레스 및 기록 데이터를 반도체 기억 장치 내부로 받아들일 뿐의 동작으로 멈추고, 이들 기록 어드레스 및 기록 데이터는, 다음에 기록 요구가 있을 때까지 내부에 보존하여 둔다. 메모리 셀에의 실제의 기록 동작은 해당 메모리 사이클에서는 행하지 않고, 다음에 기록 요구가 입력된 메모리 사이클에서 행하도록 한다. 즉, 메모리 셀에 대한 기록 동작을 다음의 기록 요구가 있는 메모리 사이클까지 지연시키는 것이 레이트 라이트이다.
레이트 라이트에 의하면, 기록 데이터를 받아들인 메모리 사이클에서, 데이터를 메모리 셀에 기록할 필요가 없기 때문에, 기록 동작 후의 비트선 프리차지를 실시할 필요가 없고, 따라서 범용의 SRAM과 마찬가지로 리커버리 시간(TWR)을 제로로 할 수 있다. 또한, 실제로 메모리 셀에 데이터를 기록한 후의 메모리 사이클에서는, 이미 기록 어드레스 및 기록 데이터를 받아들이고 있기 때문에, 기록 이네이블 신호를 유효화하면, 메모리 셀에의 기록 동작이 곧바로 시작된다. 메모리 셀에 데이터를 기록한 후는, 기록 사이클 시간 내라도 워드선을 선택 상태로 유지할 필요가 없고, 그 후의 기간을 리프레시에 할당하는 것이 가능해지기 때문에, 리프레시 동작을 확보하기 위해 기록 사이클 시간을 제한할 필요가 없어진다.
따라서 레이트 라이트를 채용하면, 범용의 SRAM과 같은 사양으로 의사 SRAM을 동작시키는 것이 가능해진다.
그러나, 상술한 레이트 라이트를 채용한 경우, 실제로 기록이 행하여지는 뒤의 메모리 사이클에서, 리프레시 동작, 리드 동작, 라이트 동작이 연속하여서, 그다음의 메모리 사이클의 동작을 저해하는 경우가 있다.
이 문제에 관해, 도 3을 참조하여 구체적으로 설명한다. 도 3은, 어드레스(A1 내지 A3)에 대해 데이터(도시 생략)를 기록하는 경우의 타이밍을 도시한다.
지금, 초기 상태에서 라이트 이네이블 신호(/WE)가 H레벨에 있고, 동작 모드가 리드 모드에 있다. 이 상태로부터 시각(t110)에서 어드레스(ADD)가 어드레스(A1)로 변화하고, 시각(t112)에서 라이트 이네이블 신호(/WE)가 L레벨로 되면, 이것을 받아서, 현재의 사이클에서 외부로부터 지정되어 있는 데이터를 받아들임과 함께, 앞의 사이클에서 받아들인 데이터를 레이트 라이트에 의해 메모리 셀에 기록하는 동작이 행하여진다.
한편, 시각(t110)에서 어드레스(ADD)가 변화하면, 이 어드레스 변화를 받아서, 리프레시가 행하여지고, 시각(t111)에서 리프레시가 종료되면, 이것을 받아서 리드 동작이 시작한다. 여기서, 리드 동작이 일단 시작되면, 데이터 보존의 관점에서, 리드 동작을 중단할 수는 없다, 이 때문에, 상술한 레이트 라이트에 의한 데이터의 기록은, 리드 동작이 완료될 때까지 대기된다. 이 결과, 어드레스(A1)에 대한 기록 사이클 내에서 실행되어야 할 레이트 라이트가, 다음 어드레스(A2)에 대한 기록 사이클에 끼여들어가 버려서, 이 기록 사이클의 리프레시가 저해된다는 문제가 있다.
게다가, 이 예에서는, 어드레스(A1)에 대한 기록 사이클에서, 리프레시 동작, 리드 동작, 레이트 라이트 동작이 연속하기 때문에, 이들의 동작에 수반하여소비 전류가 증가한다는 문제도 있다.
본 발명은, 상기 사정을 감안하여 이루어진 것으로, 그 목적은, 레이트 라이트에 의해 리프레시 동작이 저해되는 일이 없고, 게다가 레이트 라이트가 행하여지는 기록 사이클에서의 소비 전류를 저감할 수 있는 반도체 기억 장치를 제공하는데 있다.
본 발명은, 메모리 셀 어레이가 DRAM(Dynamic random access memory)과 같은 메모리 셀로 구성되어 있고, 또한, 범용의 SRAM(Static RAM)과 같은 사양으로 동작하는 반도체 기억 장치에 관한 것이다.
도 1은 종래 기술에 관한 반도체 기억 장치(의사 SRAM)의 구성예를 도시한 블록도.
도 2는 종래 기술에 관한 반도체 기억 장치(의사 SRAM)의 리프레시 동작을 설명하기 위한 타이밍 차트.
도 3은 종래 기술에 관한 반도체 기억 장치(의사 SRAM)의 동작상의 과제를 설명하기 위한 타이밍 차트.
도 4는 본 발명의 실시의 형태에 관한 반도체 기억 장치의 제 1의 특징을 설명하기 위한 타이밍 차트.
도 5는 본 발명의 실시의 형태에 관한 반도체 기억 장치의 제 2의 특징이 없다고 한 경우의 동작을 설명하기 위한 타이밍 차트.
도 6은 본 발명의 실시의 형태에 관한 반도체 기억 장치의 제 2의 특징을 설명하기 위한 타이밍 차트.
도 7은 본 발명의 실시의 형태에 관한 반도체 기억 장치의 제 3의 특징이 없다고 한 경우의 동작을 설명하기 위한 타이밍 차트.
도 8은 본 발명의 실시의 형태에 관한 반도체 기억 장치의 제 3의 특징을 설명하기 위한 타이밍 차트.
도 9는 본 발명의 실시의 형태에 관한 반도체 기억 장치의 제 4의 특징이 없다고 한 경우의 동작을 설명하기 위한 타이밍 차트.
도 10은 본 발명의 실시의 형태에 관한 반도체 기억 장치의 제 4의 특징을 설명하기 위한 타이밍 차트.
도 11은 본 발명의 실시의 형태에 관한 반도체 기억 장치의 제 4의 특징을 확장한 경우의 동작을 설명하기 위한 타이밍 차트.
도 12는 본 발명의 실시의 형태에 관한 반도체 기억 장치의 특징부의 구성을 도시한 블록도.
도 13은 본 발명의 실시의 형태에 관한 반도체 기억 장치의 기본적인 동작(클록 신호(ACLK)에 의거한 동작)의 개념을 설명하기 위한 도면.
도 14는 본 발명의 실시의 형태에 관한 반도체 기억 장치의 리드 동작을 설명하기 위한 타이밍 차트.
도 15는 본 발명의 실시의 형태에 관한 반도체 기억 장치의 라이트 동작을 설명하기 위한 타이밍 차트.
이상의 과제를 해결하기 위해, 본 발명은, 리프레시를 필요로 하는 메모리 셀로 구성된 메모리 셀 어레이를 가지며, 액세스 어드레스와 함께 기록 요구 및 기록 데이터가 비동기적으로 주어지는 반도체 기억 장치에 있어서, 상기 액세스 어드레스에 대한 기록 사이클에 부수하여 상기 메모리 셀 어레이의 리프레시를 행하는 액세스 수단과, 상기 기록 요구가 주어진 메모리 사이클보다도 후의 시점에서, 해당 메모리 사이클에서 주어진 상기 액세스 어드레스 및 상기 기록 데이터를 이용한 기록을 레이트 라이트로 상기 액세스 수단에 행하게 하는 기록 제어 수단과, 상기 레이트 라이트가 행하여지는 기록 사이클에서, 아웃풋 이네이블 신호에 의거하여 리드 동작을 금지하는 리드 금지 제어 수단을 구비한다.
또한, 본 발명은, 예를 들면, 상기 레이트 라이트가 행하여지는 기록 사이클에서, 상기 액세스 어드레스가 변화하는 일없이 아웃풋 이네이블 신호가 활성화된 경우, 상기 레이트 라이트로 기록하여야 할 데이터로서 보존된 데이터를 출력하도록 구성된다.
또한, 본 발명은, 예를 들면, 기록 사이클에서, 아웃 이네이블 신호를 트리거로 하여, 페이지 모드에서 액세스의 대상이 되는 메모리 셀로부터 데이터를 판독하여 보존하도록 구성된다.
또한, 본 발명은, 예를 들면, 리드 동작이 행하여지지 않는 사이클에서 리프레시를 행하는 경우, 해당 리프레시에 앞서서, 해당 사이클의 액세스 어드레스로 지정되는 메모리 셀로부터 데이터를 판독하도록 구성된다.
도면을 참조하여 본 발명의 실시 형태에 관해 설명한다.
본 실시의 형태 1에 관한 반도체 기억 장치는, 동일 사이클 내에서 리프레시 동작과 리드 또는 라이트 동작을 행하도록 구성된 의사 SRAM으로서, 레이트 라이트에 의한 기록이 가능하게 구성되어 있고, 이 점에 관한 한, 도 1에 도시한 종래 기술에 관한 반도체 기억 장치와 같은 구성을 갖는다.
우선, 본 발명의 실시의 형태에 관한 반도체 기억 장치에 관해, 구성 및 동작을 설명하기 전에, 주요한 특징을 설명하여 둔다.
(A) 제 1의 특징
제 1의 특징으로서, 레이트 라이트 사이클에서의 리드 동작을 금지하는 기능을 갖는다. 이 제 1의 특징은, 전술한 종래 기술이 갖는 과제를 해결하기 위한 것으로, 기록 사이클에서 아웃풋 이네이블 신호(/OE)를 H레벨로 제어함으로써, 리프레시에 계속되는 리드 동작을 금지한다.
도 4를 참조하여 구체적으로 설명한다. 시각(t20) 이전의 초기 상태에서는, 라이트 이네이블 신호(/WE) 및 아웃풋 이네이블 신호(/OE)가 각각 H레벨 및 L레벨에 있고, 리드 모드에 있는 것으로 한다. 이 상태로부터 시각(t20)에서 어드레스(ADD)가 전환되고, 라이트 사이클이 시작하면, 이 어드레스 변화를 받아서 워드선(WL)이 선택되고, 라이트 동작에 부수되는 리프레시가 행하여진다.
계속해서, 시각(t20)부터 시간(to)이 경과한 시점에서 아웃풋 이네이블 신호(/OE)가 H레벨로 제어된다. 여기서, 시간(to)은, 시각(t20)부터 리프레시가 종료되는 시각(t21)까지의 시간(tR)보다도 작게 설정되고, 아웃풋 이네이블 신호(/OE)는 리프레시의 기간중에 비활성화된다. 즉, 라이트 사이클이 시작하는 시각(t20)부터 아웃풋 이네이블 신호(/OE)가 H레벨로 되기까지의 시간(to)은, to < tR의 조건을 만족하도록 설정된다. 이 조건은 사양으로서 규정된다. 이와 같이 아웃풋 이네이블 신호(/OE)를 규정함으로써, 라이트 이네이블 신호(/WE)가 H레벨이라도, 리프레시의 후에 리드 동작이 시작되지 않고, 따라서 이 리드 동작이 금지된다.
계속해서, 시각(t22)에서 라이트 이네이블 신호(/WE)가 L레벨로 되면, 이것을 받아서 레이트 라이트가 행하여지고, 앞의 기록 사이클에서 받아들여진 데이터가 메모리 셀에 기록된다. 이 후, 시각(t23)에서 라이트 이네이블 신호(/WE)가 H레벨로 되면, 이 기록 사이클에서 외부로부터 지정된 데이터가 받아들여지고, 뒤의 라이트 사이클에서 행하여지는 레이트 라이트에 대비한다. 이 예에서는, 시각(t23)에서 라이트 이네이블 신호(/WE)와 함께 어드레스(ADD)도 전환되고, 리커버리(tWR)가 제로로 설정되어 있다.
계속해서, 시각(t23)에서 어드레스(ADD)가 전환되고, 리드 사이클이 시작한다. 여기서, 범용의 SRAM이라면, 아웃풋 이네이블 신호(/OE)가 H레벨이라도, 메모리 셀로부터 데이터를 판독하기 위한 동작이 행하여지고, 그 데이터는 최종단의 출력 버퍼에 유치(留置)된다. 이에 대해, 본 실시의 형태에 관한 반도체 기억 장치에서는, 후술하는 구성상의 이유로부터, 리드 사이클이라도, 아웃풋 이네이블 신호(/OE)가 H레벨이면, 리드 동작은 시작되지 않는다.
그리고, 그 후, 아웃풋 이네이블 신호(/OE)가 L레벨로 되는 시각(t24)에서 리드 동작이 시작하여 워드선(WL)이 활성화되고, 이 시각(t24)부터 시간(tOE)이 경과한 시각(t25)에서 데이터(DATA)로서 출력 데이터(DOUT)가 외부에 출력된다. 이 예에서는, 어드레스 액세스 타임(tAA)에 필적하는 시간에 출력 데이터(DOUT)가 출력되어 있다.
상술한 제 1의 특징을 갖음에 의해, 라이트 사이클에서, 리드 동작이 금지된다. 따라서 이 라이트 사이클에서, 리프레시와 레이트 라이트를 행하기 위해 워드선의 선택 동작을 2회만 행하면 좋고, 레이트 라이트가 다음 사이클의 동작을 저해하는 일이 없어진다.
(2) 제 2의 특징
제 2의 특징으로서, 레이트 라이트 후에 어드레스 변화가 없는 경우라도, 올바른 데이터를 리드하는 기능을 갖는다.
이 제 2의 특징을 설명하기에 앞서서, 도 5를 참조하면서, 레이트 라이트 후에 어드레스 변화가 없는 경우의 종래 기술에 관한 리드 동작을 설명하여 둔다.
도 5에 있어서, 시각(t30)에서 어드레스(ADD)가 전환되고, 라이트 사이클이 시작하면, 어드레스의 변화를 받아서 리프레시가 행하여진다. 그리고, 시각(t31)에서 라이트 이네이블 신호(/WE)가 L레벨로 되고, 시각(t32)에서 리프레시가 종료되면, 상술한 제 1의 특징에 의해 리드 동작이 금지되다. 그리고, 앞의 라이트 사이클에서 받아들여진 데이터(Q0)가 레이트 라이트에 의해 메모리 셀에 기록된다.
계속해서, 시각(t33)에서 라이트 이네이블 신호(/WE)가 H레벨로 되면, 이 때 외부로부터 데이터(DATA)로서 지정되어 있는 입력 데이터(Q1)가 받아들여지고, 다음의 라이트 사이클에서의 레이트 라이트에 대비한다. 이 후, 어드레스(ADD)가 변화하지 않고, 시각(t34)에서 아웃풋 이네이블 신호(/OE)가 L레벨로 되면, 이 라이트 사이클에서 레이트 라이트에 의한 기록의 대상이 된 데이터(Q0)가 외부에 그대로 판독된다.
여기서, 외부에서 보면, 이 라이트 사이클에서는 데이터(Q0)를 지정하고 있는 것이기 때문에, 어드레스를 바꾸지 않고 리드 동작을 행하면, 데이터(Q0)가 출력되어야 한다. 그러나, 레이트 라이트에 의하면, 상술한 바와 같이, 실제로는 앞의 라이트 사이클에서 받아들여진 데이터가 메모리 셀에 기록되기 때문에, 직전에 지정한 데이터(Q1)와는 다른 데이터(Q0)가 출력되게 되고, 데이터가 올바르게 판독되지 않는다. 따라서, 레이트 라이트 방식을 도입하면, 보통의 SRAM과는 다른 사양으로 된다.
상술한 종래 기술에 의한 리드 동작에 입각하여, 도 6을 참조하면서, 본 실시의 형태에 관한 제 2의 특징을 설명한다.
이 제 2의 특징은, 상술한 데이터의 불일치를 해소하는 것으로서, 라이트 사이클에서 어드레스의 변화가 없고, 아웃풋 이네이블 신호(/OE)에 의한 판독 요구가 있은 경우, 레이트 라이트로 기록하여야 할 데이터로서 레지스터에 보존되어 있는 데이터를, 메모리 셀이나 센스 앰프 등의 보통의 회로계를 바이패스하여 외부에 출력한다.
즉, 도 6에 있어서, 시각(t40)에서 어드레스(ADD)가 전환되면, 상술한 도 5에 도시한 경우와 마찬가지로, 이 어드레스의 변화를 받아서 리프레시 및 레이트 라이트가 행하여지고, 앞의 라이트 사이클에서 받아들인 데이터(Q0)가 메모리 셀에 기록된다. 그리고, 시각(t41)에서 라이트 이네이블 신호(/WE)가 H레벨로 되면, 그 때에 외부로부터 지정되어 있는 데이터(Q0)를 받아들이고, 다음의 라이트 사이클에서의 레이트 라이트에 대비한다.
이 후, 어드레스의 변화가 없고, 아웃풋 이네이블 신호(/OE)가 L레벨로 되면, 시각(t41)에서 받아들여진 데이터(Q1)가, 이 데이터를 보존하는 레지스터로부터 출력 버퍼를 통하여 외부에 출력된다. 이 때, 레이트 라이트로 기록의 대상이 된 데이터(Q0)가 데이터(Q1)에 간섭하지 않도록, 보통의 데이터 경로가 차단된다.
이와 같은 기능을 실현하기 위해, 후술하는 바와 같이, 어드레스의 변화가 없는 것을 검출하기 위한 판정 회로, 보통의 회로계를 바이패스하여 데이터를 출력하기 위한 바이패스 회로, 외부로부터 지정된 데이터를 보존하기 위한 데이터 인 레지스터 등을 구비한다.
상술한 제 2의 특징을 갖음에 의해, 라이트 후에 어드레스의 변화가 없는 상태에서 리드 동작이 행하여졌다고 하여도, 직전에 외부로부터 지정한 데이터를 판독하는 것이 가능하게 되고, 보통의 SRAM과 같은 사양으로 리드 동작을 행하는 것이 가능해진다.
(C) 제 3의 특징
제 3의 특징으로서, 레이트 라이트 후에 어드레스 변화가 없는 경우라도, 올바른 데이터를 페이지 모드에 의해 리드(페이지 리드)하는 기능을 갖는다.
이의 제 3의 특징을 설명하기에 앞서서, 도 7을 참조하면서, 이 제 3의 특징을 갖지 않은 경우의 페이지 리드 동작을 설명하여 둔다.
시각(t50)에서 어드레스(ADD)가 전환되면, 상술한 도 6에 도시한 경우와 마찬가지로, 어드레스의 변화를 받아서 리프레시 및 레이트 라이트가 행하여지고, 앞의 라이트 사이클에서 받아들인 데이터(Q0)가 메모리 셀에 기록된다. 그리고, 시각(t51)에서 라이트 이네이블 신호(/WE)가 H레벨로 되면, 그 때에 외부로부터 지정되어 있는 데이터(Q1)를 받아들여서 데이터 인 레지스터(DR)에 데이터(Q1)를 세트하고, 다음의 라이트 사이클에서의 레이트 라이트에 대비한다. 이 후, 어드레스의 변화가 없고, 시각(t52)에서 아웃풋 이네이블 신호(/OE)가 L레벨로 되면, 시각(t51)에서 받아들인 데이터(Q1)가, 데이터 인 레지스터(DR)로부터 출력 버퍼를 통하여 외부에 출력된다. 여기까지는, 상술한 제 2의 특징에 의거한다.
계속해서, 시각(t53)에서 열 어드레스가 전환되고, 어드레스(ADD)가 어드레스(A2 내지 A4)로 순차적으로 변화한다. 이 때, 열 어드레스에 응하여 순차적으로 선택되는 열로부터 데이터가 판독되지만, 메모리 셀로부터 데이터를 판독하는 것이 아니고. 단지 데이터 버스상에 잔류하는 데이터(NG)를 판독하고 있는데 지나지 않고, 본래의 데이터는 아니다. 즉, 잘못된 데이터를 판독하고 있는 것으로 된다. 페이지 리드로 스타트시의 어드레스 변화로부터 메모리 셀을 액세스하는 것도 가능하지만, 리프레시를 우선 행하는 노멀 리드와의 구별을 하여야 함으로, 페이지 리드의 특징인 고속 액세스를 달성할 수 없게 된다.
상술한 페이지 리드 동작에 입각하여, 도 8을 참조하면서, 본 실시의 형태에 관한 제 3의 특징을 설명한다.
이 제 3의 특징은, 상술한 페이지 리드의 부적당함을 해소하는 것으로서, 라이트 사이클에서 어드레스의 변화가 없고, 아웃풋 이네이블 신호(/OE)에 의한 판독 요구가 있은 경우, 페이지 리드의 대상이 되는 데이터를 병렬적으로 판독하여 보존하고, 이것을 순차적으로 출력한다.
즉, 도 8에 있어서, 시각(t60)에서 어드레스(ADD)가 어드레스(A1)로 전환되면, 상술한 도 7에 도시한 경우와 마찬가지로, 이 어드레스의 변화를 받아서 리프레시 및 레이트 라이트가 행하여지고, 앞의 라이트 사이클에서 받아들인 데이터(Q0)가 메모리 셀에 기록된다. 그리고, 시각(t61)에서 라이트 이네이블 신호(/WE)가 H레벨로 되면, 그 때에 외부로부터 지정되어 있는 데이터(Q1)(도면 생략)를 받아들이고, 다음 라이트 사이클에서의 레이트 라이트에 대비한다.
이 후, 어드레스의 변화가 없고, 시각(t62)에서 아웃풋 이네이블 신호(/OE)가 L레벨로 되면, 시각(t61)에서 받아들여진 데이터(Q1)가, 데이터 인 레지스터로부터 출력 버퍼를 통하여, 어드레스(A1)에 대한 데이터로서 외부에 출력된다. 또한, 아웃풋 이네이블 신호(/OE)의 변화를 받아서, 어드레스(A1)에 뒤이은 어드레스(A2 내지 A4)에 대한 열로부터 데이터를 병렬적으로 판독하고 데이터 레지스터에 보존한다. 그리고, 시각(t63)에서 어드레스(ADD)가 어드레스(A2 내지 A4)로 순차적으로 전환되면, 이것에 대응한 데이터가 상술한 데이터 레지스터로부터 외부에 순차적으로 출력된다.
상술한 제 3의 특징을 갖음에 의해, 라이트 후에 어드레스의 변화가 없는 상태에서 페이지 리드가 행하여졌다고 하여도, 직전에 외부로부터 지정한 데이터를 포함하는 일련의 데이터를 올바르게 판독하는 것이 가능해진다.
(D) 제 4의 특징
제 4의 특징으로서, 리프레시 기간중이라도 아웃풋 이네이블 신호(/OE)에 의한 판독을 고속으로 행하는 기능을 갖는다.
이 제 4의 특징을 설명하기에 앞서서, 도 9를 참조하면서, 이 제 4의 특징을 갖지 않은 경우의 리드 동작을 설명하여 둔다.
시각(t70)에서 ADD가 전환되면, 전술한 제 1 내지 제 3의 특징과 마찬가지로, 이 아웃풋 이네이블 신호(/OE)를 받아서 리드가 행하여진다. 여기서, 시각(t70)에서, 내부의 타이머를 트리거로 하는 리프레시가 행하여지고 있으면, 리프레시가 종료될 때까지 리드 동작이 대기된다. 그리고, 시각(t71)에서 데이터(DATA)로서 데이터(DOUT)가 출력된다. 이 경우, 아웃풋 이네이블 신호(/OE)에 의한 판독 시간(tOE)은, 어드레스 액세스 시간(tAA)과 같은 정도까지 지연된다.
상술한 아웃풋 이네이블 신호에 의한 리드 동작에 입각하여, 도 10을 참조하면서, 본 실시의 형태에 관한 제 4의 특징을 설명한다.
이 제 4의 특징은, 상술한 아웃풋 이네이블 신호에 의한 리드 동작의 부적당함을 해소하는 것으로 메모리 셀로부터의 데이터의 판독이 행하여지지 않는 사이클에서, 내부의 타이머를 트리거로 하여 리프레시를 행하는 경우, 메모리 셀로부터 데이터를 판독한 후에 리프레시를 행한다.
즉, 도 10에 있어서, 시각(t80)에서 어드레스(ADD)가 어드레스(A1)로 전환하고, 시각(t82)에서 아웃풋 이네이블 신호(/OE)가 L레벨로 되면, 데이터(DATA)의 판독이 행하여진다. 여기서, 아웃풋 이네이블 신호(/OE)가 L레벨로 되기 직전의 시각(t81)에서, 내부의 타이머를 트리거로 하여 리프레시가 행하여지지만, 이 리프레시 전에 어드레스(A1)에 대한 리드가 행하여진다. 즉, 내부의 타이머를 트리거로하여, 우선 리드가 행하여지고, 이 후에 리프레시가 행하여진다.
따라서 아웃풋 이네이블 신호(/OE)가 L레벨로 되기 직전에 내부 타이머를 트리거로 하는 리프레시의 요구가 발생하였다고 하여도, 아웃풋 이네이블 신호(/OE)가 L레벨로 된 시점에서는 리드가 이미 시작되고 있기 때문에, 이 리드에 의해 데이터(DATA)가 즉석에서 출력된다. 따라서, 아웃풋 이네이블 신호(/OE)에 의한 본래의 고속성이 손상된 일없이, 판독을 행할 수가 있다.
또한, 시각(t83)에서, 리프레시의 동작 중에 아웃풋 이네이블 신호(/OE)가 L레벨로 되었다고 하여도, 이미 리드가 행하여지고 있고, 판독하여야 할 데이터가 확보된 상태에 있어서, 고속으로 판독할 수 있다.
다음에, 내부의 타이머를 트리거로 하여 리드를 실행한 직후에 어드레스(ADD)가 전환된 경우를 설명한다. 이 경우, 도 11에 도시한 바와 같이, 시각(t81)에서 시작한 직후에, 시각(t84)에서 어드레스(ADD)가 어드레스(A1)로부터 어드레스(A2)로 전환되면, 리프레시에 우선하여 어드레스(A2)에 대한 리드를 실행한다. 즉, 시각(t81)에서 내부 타이머를 트리거로 하여, 어드레스(A1)에 대한 리드를 실행하여 데이터(Q1)를 출력하고, 그 후, 어드레스(A2)에 대한 리드를 실행하여 데이터(Q2)를 출력한다. 이로써, 어드레스(A2)에 대한 액세스 시간(tAA)에 지연이 생기지 않는다.
이상으로, 본 실시의 형태에 관한 반도체 기억 장치의 제 1의 특징부터 제 4의 특징을 설명하였다.
<구성 및 동작>
이하, 본 실시의 형태에 관한 반도체 기억 장치의 구성 및 동작에 관해, 차례로 설명한다.
도 12에, 본 실시의 형태에 관한 반도체 기억 장치의 특징적인 구성을 개략적으로 도시한다. 동 도면에 있어서, 어드레스(ADDH) 및 어드레스(ADDL)는, 상위 어드레스 및 하위 어드레스이다. 상위 어드레스(ADDH)는, 페이지 모드에서의 리드를 행하는 경우에 고정되는 어드레스 성분이고, 행 어드레스와 일부의 열 어드레스로 이루어진다. 하위 어드레스(ADDL)는, 페이지 리드인 때에 전환되는 나머지 열 어드레스이다.
칩 실렉트 신호(/CS)는, 이 반도체 기억 장치의 최상위의 제어 신호로서, 스탠바이 모드와 액티브 모드를 전환하기 위하는 신호이다. 아웃풋 이네이블 신호(/OE)는, 외부에 대한 데이터의 출력을 허가하는 제어 신호로서, 최종단의 데이터 아웃 버퍼의 활성 상태를 제어하기 위하는 신호이다. 라이트 이네이블 신호(/WE)는, 라이트 모드와 리드 모드를 전환하기 위한 제어 신호이다. 본 실시의 형태에 관한 반도체 기억 장치에서는, 아웃풋 이네이블 신호(/OE)와 라이트 이네이블 신호(/WE)는, 회로의 동작 모드를 규정하기 위한 명령으로서 취급된다.
어드레스 천이 검출 회로(101)는, 어드레스(ADDH)의 변화를 검출하고 원숏 펄스를 출력하는 것이다. 상태 컨트롤 회로(102)는, 외부로부터 칩 실렉트 신호(/CS) 등의 제어 신호를 받아들이고, 리드 명령(RS), 라이트 명령(WS), 리프레시 명령(FS) 및 클록 이네이블 신호(CE)를 생성하고 출력한다. 이 상태 컨트롤 회로(102)는, 본 실시의 형태의 특징부를 이루고, 레이트 라이트가 행하여지는 기록사이클에서, 아웃풋 이네이블 신호에 의거하여 리드 동작을 금지하는 리드 금지 제어 수단을 구성한다.
클록 발생 회로(103)는, 클록 이네이블 신호(CE)를 받아서, 메모리 사이클 내에서의 리프레시 및 리드·라이트의 타이밍을 규정하는 클록 신호(ACLK)를 출력한다. 이 클록 신호(ACLK)에 관해서는 후술한다. 레지스터(104)는, 클록 신호(ACLK)를 트리거로 하여 라이트 명령(WS)을 보존하는 것이다. 논리곱 게이트(105)는, 클록 신호(ACLK)와 레지스터(104)에서 보존된 라이트 명령의 논리값과의 논리곱을 연산하고, 클록 신호(WCLK)를 출력하는 것이다.
레지스터(106)는, 라이트 이네이블 신호(/WE)를 트리거로 하여, 상위 어드레스(ADDH)의 행 어드레스 성분(X)을 받아들여서 보존하는 것이다. 히트 판정 회로(HIT)(108)는, 레지스터(106)에서 보존된 어드레스와, 외부로부터 입력되는 상위 어드레스(ADDH)의 행 어드레스 성분(X)을 비교하고, 이들이 일치한 경우에 히트 신호(HX)를 출력하는 것이다.
n형 MOS 트랜지스터(109)는, 라이트 명령(WS)의 신호에 응하여 도통 상태가 제어되고, 레지스터(106)의 출력을 전송하는 것이다. n형 MOS 트랜지스터(110)는, 리드 명령(RS)의 신호에 응하여 도통 상태가 제어되고, 상위 어드레스(ADDH)의 행 어드레스 성분(X)을 전송하는 것이다. n형 MOS 트랜지스터(111)는, 리프레시 명령(FS)의 신호에 응하여 도통 상태가 제어되고, 리프레시 어드레스(RADD)를 전송하는 것이다. 레지스터(112)는, 상술한 n형 MOS 트랜지스터(109 내지 111)에 의해 전송된 신호를 받아들여서 보존하고, 행 어드레스(AX)로서 출력하는 것이다.
레지스터(113), 히트 판정 회로(114), n형 MOS 트랜지스터(115, 116) 및 레지스터(118)로 이루어지는 회로계는, 상술한 레지스터(106), 히트 판정 회로(108), n형 MOS 트랜지스터(109, 110) 및 레지스터(112)로 이루어지는 회로계에 대응하는 것으로, 상위 어드레스(ADDH)의 열 어드레스(Y)를 입력하고 열 어드레스(AY)를 출력한다. 히트 판정 회로(114)는, 레지스터(113)에 보존된 어드레스와 상위 어드레스에 포함되는 열 어드레스(Y)를 비교하고, 이들이 일치한 경우에 히트 신호(HY)를 출력한다. n형 MOS 트랜지스터(117)는, 상술한 n형 MOS 트랜지스터(111)에 대응하는 것이지만, 리프레시 명령(FS)이 출력된 경우에 레지스터(118)에 L레벨을 공급한다.
리프레시 어드레스 발생부(119)는, 타이머 클록(TM)을 입력하고 리프레시 어드레스(RADD)를 출력하는 것으로, 전술한 도 1에 도시한 리프레시 어드레스 발생 회로(8J)에 상당한다. 타이머 회로(120)는, 소정의 시간 간격으로 타이머 클록(TM)을 출력하는 것으로, 전술한 도 1에 도시한 리프레시 타이머 회로(8G)에 상당한다.
논리합 게이트(130)는, 리드 명령(RS)과 리프레시 명령(FS)과의 논리합을 연산하는 것이다. 레지스터(131)는, 클록 신호(ACLK)를 트리거로 하여 논리합 게이트(130)의 출력을 받아들여서 보존하고, 이것을 센스 앰프 이네이블 신호(SE)로서 출력하는 것이다. 버퍼(132)는, 클록 신호(ACLK)를 입력하고 프리차지 이네이블 신호(PE)를 출력하는 것이다. 레지스터(133)는, 클록 신호(ACLK)를 트리거로 하여 리드 명령(RS)을 받아들여서 보존하는 것이다.
메모리 셀 어레이(140)는, 전술한 도 1에 도시한 메모리 셀 어레이(7)에 상당하는 것으로, DRAM과 같은 메모리 셀을 매트릭스 형상으로 배열하여 구성된다. 데이터 레지스터(141)는, 페이지 모드에서 활용되는 것으로, 페이지의 깊이에 응한 개수의 래치로 구성된다. 도 12에서는 생략되어 있지만, 데이터 레지스터(141)는, I/O 단자의 개수 분만큼 마련되어 있고, 이 예에서는, 1개의 데이터 레지스터(141)는 4개의 래치로 구성된다.
멀티플렉서(142)는, 데이터 레지스터(141)의 4개의 래치에 보존된 데이터를 선택하는 것이다. n형 MOS 트랜지스터(143)는, 멀티플렉서(142)에 선택된 데이터(DQ)를 전송하는 것이다. n형 MOS 트랜지스터(144)는, 후술하는 데이터를 바이패스하기 위한 경로를 구성한다. 인버터(145)는, n형 MOS 트랜지스터(144)의 게이트에 주어지는 신호를 반전시켜서 n형 MOS 트랜지스터(143)의 게이트에 주는 것이다. 이로써, n형 MOS 트랜지스터(143, 144)는 상보적으로 도통한다.
데이터 아웃 버퍼(146)는, 판독 데이터를 I/O 단자를 통하여 외부로 송출하기 위한 것으로, 아웃풋 이네이블 신호(/OE)에 의거하여 출력 상태가 로우 임피던스 상태 또는 하이 임피던스 상태로 제어된다. 데이터 인버터(147)는, I/0 단자를 통하여 기록 데이터를 외부로부터 받아들이는 것이다. 레지스터(148)는, 메모리 사이클에서 외부로부터 받아들인 데이터를 라이트 이네이블 신호(/WE)에 의거하여 보존하는 것이다. 레지스터(149)는, 레이트 라이트시에 실제로 메모리 셀에 기록하여야 할 데이터를 클록 신호(WCLK)를 트리거로 하여 상술한 레지스터(148)로부터 받아들여서 보존하는 것이다, 스위치(150)는, 레지스터(149)에 보존된 데이터를, 페이지에 대응시켜서 메모리 셀 어레이(140)에 주는 것이다.
레지스터(134), 히트 판정 회로(135), n형 MOS 트랜지스터(136 내지 138) 및 레지스터(139)로 이루어지는 회로계는, 상술한 레지스터(113), 히트 판정 회로(114), n형 MOS 트랜지스터(115 내지 117) 및 레지스터(118)로 이루어지는 회로계에 대응하는 것으로, 하위 어드레스(ADDL)를 입력하고 열 어드레스(AY2)를 출력한다. 히트 판정 회로(135)는, 레지스터(134)에 보존된 어드레스와 하위 어드레스(ADDL)를 비교하고, 이들이 일치한 경우에 히트 신호(HP)를 출력한다. 논리곱 게이트(160)는, 히트 신호(HX, HY, HP)의 논리곱을 연산하고, 그 출력 신호를 상술한 인버터(145)에 주는 것이다.
상술한 구성 요소 이외에, 액세스 어드레스에 대한 기록 사이클에 부수하여 메모리 셀 어레이(140)에 리프레시를 행하는 액세스 수단이나, 레이트 라이트를 액세스 수단에 행하게 하는 기록 제어 수단을 구비한다.
다음에, 도 13을 참조하여, 상술한 클록 발생부(103)가 생성하는 클록 신호(ACLK)에 관해 설명한다. 이 클록 신호(ACLK)는, 어드레스(ADD)(ADDH+ADDL), 칩 실렉트 신호(/CS), 아웃풋 이네이블 신호(/OE), 라이트 이네이블 신호(/WE), 타이머 클록(TM)의 어느 하나를 계기로 하여 비동기로 시작한다(클록 스타트). 시작한 클록 신호(ACLK)는, 칩 실렉트 신호(/CS), 아웃풋 이네이블 신호(/OE), 라이트 이네이블(/WE) 등의 입력 신호를 받아들여서 고정하는 타이밍과, 리드 명령/라이트 명령/리프레시 명령의 어느 하나를 실행하는 타이밍을 규정한다.
그리고, 명령이 종료되는 타이밍에서, 다음의 클록 신호(ACLK)의 펄스로 실행하여야 할 명령을 상태 컨트롤 회로(102)에서 결정된다. 실행하여야 할 명령(상태)이 없어지면, 클록 신호(ACLK)는 정지된다(클록 스톱). 이와 같이, 클록 신호(ACLK)는, 상태 컨트롤 회로(102)가 결정한 상태 명령을 실행하기 위해 필요하게 되는 타이밍을 규정하는 것으로, 입력 신호를 고정하는 타이밍을 규정하는 펄스와, 명령을 실행하는 타이밍을 규정하는 펄스를 포함한다.
다음에, 도 14를 참조하여, 리드 동작의 한 예를 설명한다.
시각(t0)에서 어드레스(ADD)가 전환되면, 이 어드레스 변화가 어드레스 천이 검출 회로(101)에서 검출된다. 상태 컨트롤 회로(102)는, 이 검출 결과를 받아서, 클록 이네이블 신호(CE)를 출력한다. 클록 발생부(103)는, 클록 이네이블 신호(CE)를 입력하면, 클록 신호(ACLK)를 출력한다. 이로써, 클록 신호(ACLK)가 스타트한다.
계속해서, 상태 컨트롤 회로(102)는, 리프레시 명령(FS)을 출력한다. 이와 병행하여, 클록 신호(ACLK)에 의거하여 각 입력 신호가 각 레지스터에서 고정된다. 구체적으로는, 레지스터(112)에는, n형 MOS 트랜지스터(111)를 통하여 리프레시 어드레스(RADD)가 받아들여지고, 레지스터(112)에는, n형 MOS 트랜지스터(117)를 통하여 L레벨이 받아들여지고, 레지스터(131)에는 리프레시 명령(FS)의 논리에 응한 신호 레벨(H레벨)이 받아들여지고, 레지스터(139)에는, n형 MOS 트랜지스터(137)를 통하여 하위 어드레스(ADDL)가 받아들여지다. 또한, 이 경우, 리프레시 명령(FS)이 출력되어 있기 때문에, 리드 명령(RS)을 입력하는 레지스터(133)에는 L레벨이 받아들여지고, 데이터 레지스터(141)를 구성하는 각 래치는 비활성화된 상태로 고정된다.
그리고, 클록 신호(ACLK)의 펄스 폭을 트리거로 하여, 행 어드레스(AX), 프리차지 신호(PE), 센스 앰프 이네이블 신호(SE)가 각 레지스터로부터 출력되고, 셀프 리프레시가 실행된다. 또한, 도 4에서는, 타이머 클록(TM)은 생략되어 있지만, 이 타이머 클록(TM)에 의해 리프레시가 요구되어 있는 것으로 한다.
계속해서, 리프레시가 종료하는 시각(t1)에서, 상태 컨트롤 회로(102)는, 라이트 이네이블 신호(/WE) 및 아웃풋 이네이블 신호(/OE)의 신호 레벨로부터 다음의 상태를 판단하고, 리드 명령(RS)을 출력한다. 그리고, 다음의 클록 신호(ACLK)의 상승 에지에서 행 어드레스(AX), 열 어드레스(AY)를 받아들여서 리드를 행한다. 이 때, 행 어드레스(AX) 및 열 어드레스(AY)에 응답하여 관련되는 회로계가 동작하고, 메모리 셀로부터 데이터가 버스상에 판독되고, I/O 단자를 통하여 외부에 출력된다. 이 리드의 종료시인 시각(t2)에서, 다음 동작 상태를 주는 트리거(어드레스의 변화 등)가 존재하지 않기 때문에, 상태 컨트롤 회로(102)는, 클록 이네이블 신호(CE)를 L레벨로 한다. 클록 신호(ACLK)가 L레벨로 되면, 클록 발생부(103)는, 클록 신호(ACLK)를 정지한다.
그 후, 시각(t3)에서, 타이머 클록(TM)을 트리거로 하여 리프레시의 요구가 이루어지면, 이것을 받아서 상태 컨트롤 회로(102)는 클록 이네이블 신호(CE) 및 리프레시 명령(FS)을 발생하고, 클록 발생부(103)는, 클록 신호(ACLK)를 출력한다. 이 클록 신호(ACLK)에 의해 행 어드레스(AX)가 고정되고, 리프레시가 실행된다. 이 리프레시의 종료시인 시각(t4)에서는, 다음 동작 상태를 주는 트리거가 존재하지 않기 때문에, 클록 신호(ACLK)가 정지되고, 동작이 종료된다.
이상에 의해, 리드 동작이 설명되었다.
다음에, 도 15를 참조하여, 라이트 동작의 한 예를 설명한다.
시각(t10)에서 어드레스(ADD)가 어드레스(An)로 전환되면, 이 어드레스 변화가 어드레스 천이 검출 회로(101)에서 검출되고, 상술한 바와 마찬가지로, 클록 이네이블 신호(CE)가 출력되고, 클록 신호(ACLK)가 스타트한다. 그리고, 상태 컨트롤 회로(102)는, 리프레시 명령(FS)을 출력하고, 리프레시가 실행된다.
계속해서, 리프레시가 종료되는 시각(t11)에서, 아웃풋 이네이블 신호(/OE)가 H레벨이고, 라이트 이네이블 신호(/WE)가 L레벨이기 때문에, 상태 컨트롤 회로(102)는, 라이트 명령(WS)을 출력한다. 그리고, 어드레스(ADD)의 변화를 받아서 스타트한 클록 신호(ACLK)의 2번째의 펄스로 레이트 라이트가 실행된다. 이 때, 레이트 라이트로 데이터의 기록이 행하여지기 때문에, 라이트 이네이블 신호(/WE)의 펄스 폭에 의존하는 일없이, 클록 신호(ACLK)의 하나의 펄스로 기록이 완료된다.
계속해서, 레이트 라이트가 종료되는 시각(t12)에서, 아웃풋 이네이블 신호(/OE)가 H레벨을 계속하고, 라이트 이네이블 신호(/WE)가 L레벨을 계속하고 있지만, 상태 컨트롤 회로(102)가 명령을 출력하지 않기 때문에, 클록 신호(ACLK)는 정지된다.
계속해서, 시각(t13)에서, 라이트 이네이블 신호(/WE)가 H레벨로 변화하면, 다음 라이트 사이클에서 사용되는 어드레스(ADD)(ADDH, ADDL)나 데이터(DATA)(DIN)를, 해당하는 레지스터(112, 118, 139, 148)에 받아들인다.
계속해서, 시각(t14)에서, 타이머 클록을 트리거로 하는 리프레시의 요구가 발생하면, 클록 신호(ACLK)가 상승한다. 단, 이 어드레스(An)에 대한 사이클에서는, 메모리 셀로부터의 판독을 행하지 않기 때문에, 상태 컨트롤 회로(102)는, 타이머 클록(TM)을 받아서 리드 명령을 출력하고, 행 어드레스(AX) 등이 받아들여져서 리드가 행하여지고, 데이터(DATA)로서 데이터(Qn)가 출력된다. 이 때, 레지스터(148)에 보존된 데이터(DIL)가 n형 트랜지스터(144)를 통하여 데이터 아웃 버퍼(146)에 직접적으로 주어지고, 스위치(150), 데이터 레지스터(141), 멀티플렉서(142) 등의 보통의 경로계를 바이패스하여 외부에 출력된다(바이패스 리드).
즉, 시각(t13)에서 레지스터(106, 113, 134)에 받아들여진 어드레스(ADD)(ADDH, ADDL)는, 외부로부터 주어져 있는 어드레스(ADD)와 히트 판정 회로에서 비교되고, 이들이 일치하는지의 여부가 판정된다. 이 경우, 어드레스(ADD)는 변화하지 않기 때문에, 히트 신호(HX, HY, HP)가 출력된다. 이것을 받아서, 논리곱 게이트(160)는, H레벨을 n형 MOS 트랜지스터(144)의 게이트 및 인버터(145)에 출력한다. 이로써, n형 MOS 트랜지스터(144)가 온 상태로 됨과 함께, n형 MOS 트랜지스터(143)가 오프 상태로 되고, 보통의 데이터 경로가 차단되고, 바이패스 경로가 형성된다. 그리고, 레지스터(148)에 보존된 데이터(DIL)가, 바이패스 경로를 형성하는 n형 MOS 트랜지스터(144)를 통하여 데이터 아웃 버퍼(146)에 주어지고, 외부로 송출된다.
계속해서, 리드가 종료되는 시각(t15)에서, 상태 컨트롤 회로(102)는, 다음의 상태를 판단하여 리프레시 명령(FS)을 출력한다. 그리고, 클록 신호(ACLK)의 2번째의 펄스의 상승에서 리프레시 어드레스(RADD)를 행 어드레스(AX)로서 받아들이고, 리프레시가 행하여진다.
이 리프레시가 종료되는 시각(t16)에서는, 다음 동작의 트리거가 존재하지 않기 때문에, 상태 컨트롤 회로(102)는, 클록 이네이블 신호(CE)를 비활성화하고, 클록 신호(ACLK)가 정지한다.
이상에 의해, 라이트 동작이 설명되었다,
상술한 실시의 형태에 의하면, 상태 컨트롤 회로(102)에 의해 상태를 판단하고 필요한 명령을 출력하도록 하였기 때문에, 라이트 사이클에서, 아웃풋 이네이블 신호(/OE)에 의해 리드를 금지하는 것이 가능해지고, 따라서 리프레시에 뒤이어서 레이트 라이트를 실행하는 것이 가능해진다.
또한, 레이트 라이트 후의 어드레스에 변화가 없는 경우, 앞의 라이트 사이클에서 레지스터에 보존된 데이터를 바이패스하여 출력하도록 하였기 때문에, 레이트 라이트에 수반하는 오(誤) 리드를 방지할 수 있다.
또한, 아웃풋 이네이블 신호(/OE)를 트리거로 하여 페이지 리드의 대상이 되는 메모리 셀의 데이터를 병렬적으로 판독하고 보존하도록 하였기 때문에, 레이트 라이트 후의 페이지 리드에 있어서 오(誤) 리드를 방지할 수 있다.
또한, 내부 타이머를 트리거로 하는 리프레시에 앞서서 리드를 행하도록 하였기 때문에, 아웃풋 이네이블 신호(/OE)를 활성화한 때에, 내부 타이머를 트리거로 하는 리프레시가 행하여지고 있어서도, 고속으로 데이터를 판독할 수 있다.
또한, 본 발명은, 상기 실시 형태에 한정되는 것이 아니라, 요지를 바꾸지않는 범위에서 여러가지 변형 실시 가능하다.
예를 들면, 상술한 실시의 형태에서는, 어드레스 액세스를 트리거로 하여 리프레시 동작을 기동하는 것으로 하였지만, 이것에 한정되는 것이 아니라, 타이머를 트리거로 하여 리프레시 동작을 기동하는 것으로 하여도 좋다. 즉, 도 1에 있어서, 리프레시 컨트롤 회로(8H)가 리프레시 제어 신호(REFB)를 발생하고, 이 리프레시 제어 신호(REFB)에 의해 내부의 리프레시 타이머를 트리거로 하여 리프레시를 시작하는 경우에도, 본원 발명을 적용할 수 있다.
또한, 상술한 실시의 형태에 있어서, 리프레시 동작과 리드·라이트 동작이 가장 접근한 크리티컬한 상태는, 리프레시 제어 신호(REFB)에 의한 리프레시 시작 직후에 어드레스가 변화한 경우이고, 이 경우, 리프레시 동작에 뒤이어서 리드·라이트 동작이 실시된다. 따라서 리프레시 제어 신호(REFB)에 의한 리프레시 동작은, 상술한 실시의 형태에 관한 어드레스 액세스를 트리거로 하는 리프레시 동작과 실질적로 동일하게 되고, 따라서 본 발명은 어느 리프레시 제어 방법에 대해서도 적용할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 레이트 라이트가 행하여지는 기록 사이클에서, 아웃풋 이네이블 신호에 의거하여 리드 동작을 금지하도록 하였기 때문에, 레이트 라이트에 의해 리프레시 동작이 저해되는 일이 없고, 게다가 레이트 라이트가 행하여지는 기록 사이클에서의 소비 전류를 저감할 수 있다.

Claims (4)

  1. 리프레시를 필요로 하는 메모리 셀로 구성된 메모리 셀 어레이를 가지며, 액세스 어드레스와 함께 기록 요구 및 기록 데이터가 비동기적으로 주어지는 반도체 기억 장치에 있어서,
    상기 액세스 어드레스에 대한 기록 사이클에 부수하여 상기 메모리 셀 어레이의 리프레시를 행하는 액세스 수단과,
    상기 기록 요구가 주어진 메모리 사이클보다도 후의 시점에서, 해당 메모리 사이클에서 주어진 상기 액세스 어드레스 및 상기 기록 데이터를 이용한 기록을 레이트 라이트로 상기 액세스 수단에 행하게 하는 기록 제어 수단과,
    상기 레이트 라이트가 행하여지는 기록 사이클에서, 아웃풋 이네이블 신호에 의거하여 리드 동작을 금지하는 리드 금지 제어 수단을 구비한 것을 특징으로 하는 반도체 기억 장치.
  2. 제 1항에 있어서,
    상기 레이트 라이트가 행하여지는 기록 사이클에서, 상기 액세스 어드레스가 변화하는 일없이 아웃풋 이네이블 신호가 활성화된 경우, 상기 레이트 라이트로 기록하여야 할 데이터로서 보존된 데이터를 출력하도록 구성된 것을 특징으로 하는 반도체 기억 장치.
  3. 제 1항에 있어서,
    기록 사이클에서, 아웃풋 이네이블 신호를 트리거로 하여, 페이지 모드에서 액세스의 대상이 되는 메모리 셀로부터 데이터를 판독하여 보존하도록 구성된 것을 특징으로 하는 반도체 기억 장치.
  4. 제 1항에 있어서,
    리드 동작이 행하여지지 않는 사이클에서 리프레시를 행하는 경우, 해당 리프레시에 앞서서, 해당 사이클의 액세스 어드레스로 지정되는 메모리 셀로부터 데이터를 판독하도록 구성된 것을 특징으로 하는 반도체 기억 장치.
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