JP2002367368A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2002367368A JP2001168686A JP2001168686A JP2002367368A JP 2002367368 A JP2002367368 A JP 2002367368A JP 2001168686 A JP2001168686 A JP 2001168686A JP 2001168686 A JP2001168686 A JP 2001168686A JP 2002367368 A JP2002367368 A JP 2002367368A
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Abstract

(57)【要約】 【課題】 レイトライトによってリフレッシュ動作が阻
害されることがなく、しかもレイトライトが行われる書
き込みサイクルでの消費電流を低減することができる半
導体記憶装置を提供すること。 【解決手段】 アドレスＡＤＤが切り替わると、アドレ
ス遷移検出回路１０１がそのアドレス変化を検出する。
状態コントロール回路１０２は、アドレス遷移検出回路
１０１の検出結果を受けて、アウトプットイネーブル信
号／ＯＥおよびライトイネーブル信号／ＷＥから実行す
べき動作を判断し、リード命令ＲＳ、ライト命令ＷＳ、
リフレッシュ命令ＦＳの何れかの命令を出力する。そし
て、クロック信号ＡＣＬＫに従ってアドレス等の入力信
号の取り込みが行われ、命令に応じた動作が実行され
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリセルアレイ
がＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）と同じメモリセルで構成されており、かつ、汎用の
ＳＲＡＭ（スタティックＲＡＭ）と同様の仕様で動作す
る半導体記憶装置に関する。
【０００２】
【従来の技術】従来、ＤＲＡＭを母体としながら、あた
かもＳＲＡＭとして取り扱いが可能なように構成された
いわゆる疑似ＳＲＡＭが知られている。この疑似ＳＲＡ
Ｍは、その仕様の上では従来のＳＲＡＭと同様の非同期
式ではあるが、ＤＲＡＭを母体として構成されているた
め、リフレッシュなどのＤＲＡＭに特有な動作が内部で
自動的に行われるように構成されている。
【０００３】以下、ＤＲＡＭを母体として構成された非
同期式の半導体記憶装置の従来例を説明する。図１３
に、この種の半導体記憶装置の構成例を示す。同図にお
いて、アドレスＡＤＤは、外部から与えられる信号であ
って、後述するメモリセルアレイの行を指定するための
行アドレスと、列を指定するための列アドレスを含んで
いる。
【０００４】アドレス入力系１は、アドレスＡＤＤをラ
ッチして内部アドレスＬＡＤＤとして出力するものであ
る。アドレス遷移検出回路（ＡＴＤ）２は、内部アドレ
スＬＡＤＤの変化を検出してワンショットパルス信号Ｏ
ＳＰを出力するものである。アドレスマルチプレクサ
（ＭＵＸ）３は、内部アドレスＬＡＤＤまたは後述のリ
フレッシュアドレスＲＡＤＤの何れかをアドレスＭＡＤ
Ｄとして出力するものである。
【０００５】ロウデコーダ６は、アドレスＭＡＤＤをデ
コードしてメモリセルアレイ７０の行を選択するもので
ある。メモリセルアレイ７は、汎用のＤＲＡＭと同様の
メモリセルを行列状に配列して構成される。センスアン
プ７１は、リード動作時にビット線上のデータ信号を増
幅するものであり、カラムデコーダ７２は、メモリセル
アレイ７の列を選択するものである。なお、特に図示し
ていないが、センスアンプ７１と共にビット線のプリチ
ャージ回路が配置されている。
【０００６】リフレッシュタイマー回路８Ｇは、リフレ
ッシュの時間間隔を計時するものである。リフレッシュ
コントロール回路８Ｈは、一連のリフレッシュ動作を制
御するものであり、外部からのアクセスに付随してリフ
レッシュ動作のタイミングを制御するためのリフレッシ
ュ制御信号ＲＥＦＡと、セルフリフレッシュ動作のタイ
ミングを制御するために使用されるリフレッシュ制御信
号ＲＥＦＢとを生成する。
【０００７】リフレッシュアドレス発生回路８Ｊは、リ
フレッシュ動作で使用されるアドレス（以下、「リフレ
ッシュアドレス」と称す）ＲＡＤＤを生成するものであ
る。内部パルス発生回路９は、ロウイネーブル信号Ｒ
Ｅ、センスアンプイネーブル信号ＳＥ、プリチャージイ
ネーブル信号ＰＥ、およびカラムイネーブル信号ＣＥ等
を生成するものである。なお、上述の回路以外に、リー
ド動作やライト動作を制御するための回路系、メモリセ
ルアレイの基板電位を発生するための回路系、データの
入出力回路系等が設けられている。
【０００８】次に、図１４に示すタイミングチャートを
参照しながら、図１３に示す従来技術に係る半導体記憶
装置のリード・ライト動作とリフレッシュ動作とを順に
説明する。 Ａ．リード・ライト動作 アドレスアクセスによるリード動作を例として説明す
る。この場合、チップセレクト信号／ＣＳおよびアウト
プットイネーブル信号／ＯＥがＬレベルに設定され、ラ
イトイネーブル信号／ＷＥがＨレベルに設定された状態
で、アドレスＡＤＤが外部から印加される。
【０００９】アドレスＡＤＤは、アドレス入力系１を介
して内部アドレスＬＡＤＤとして取り込まれる。この内
部アドレスＬＡＤＤは、リフレッシュ時以外はマルチプ
レクサ３を介してロウデコーダ６にアドレスＭＡＤＤと
して供給される。そして、ロウイネーブル信号ＲＥで規
定されるタイミングでロウデコーダ６によりメモリセル
アレイ７内の１本のワード線が選択され、このワード線
に接続される１行分のメモリセルから各ビット線にデー
タが読み出される。このデータは、センスアンプイネー
ブル信号ＳＥで規定されるタイミングでセンスアンプ７
１により増幅される。
【００１０】一方、アドレスＡＤＤに含まれる列アドレ
ス（図示なし）に基づき、カラムイネーブル信号ＣＥで
規定されるタイミングでカラムデコーダ７２によりメモ
リセルアレイ７内のビット線が選択され、このビット線
上に読み出されたデータが図示しないデータ出力系の回
路を介して外部に送出される。なお、メモリセルからの
データの読み出しに先だって、プリチャージイネーブル
信号ＰＥに基づきビット線等のプリチャージが行われ
る。
【００１１】上述の一連のリード動作の過程において、
内部アドレスＬＡＤＤが変化すると、アドレス遷移検出
回路２は、この内部アドレスＬＡＤＤの変化を検出して
ワンショットパルス信号ＯＳＰを出力する。このワンシ
ョットパルス信号ＯＳＰをトリガーとして、内部パルス
発生回路１０が上述のロウイネーブル信号ＲＥ、センス
アンプイネーブル信号ＳＥ、プリチャージイネーブル信
号ＰＥ、およびカラムイネーブル信号ＣＥを適切なタイ
ミングで出力する。以上で、アドレスＡＤＤにより指定
されるメモリセルからデータが読み出されて外部に出力
される。
【００１２】Ｂ．リフレッシュ動作（リードモード時） 次に、図１４（ａ）に示すタイミングチャートを参照し
ながら、アクティブモードの一種であるリードモードで
のリフレッシュ動作を説明する。この従来技術に係る半
導体記憶装置は、リードモードにおいては、その仕様
上、同一サイクル内でリフレッシュ動作とリード動作と
を順に行う。即ち、アドレス入力系１がアドレスＡＤＤ
として外部から与えられるアドレスＡ０をラッチして内
部アドレスＬＡＤＤを出力すると、アドレス遷移検出回
路２は、この内部アドレスＬＡＤＤの変化を検出してワ
ンショットパルス信号ＯＳＰを出力する。
【００１３】リフレッシュコントロール回路８Ｈは、ワ
ンショットパルス信号ＯＳＰを受けて、リフレッシュ動
作を起動する。リフレッシュ動作が起動されると、リフ
レッシュアドレス発生回路８Ｊは、リフレッシュアドレ
スＲＡＤＤとしてリフレッシュ行アドレスＲ０を生成し
て出力する。アドレスマルチプレクサ３は、リフレッシ
ュコントロール回路８Ｈの制御の下、リフレッシュアド
レスＲＡＤＤ（即ちリフレッシュ行アドレスＲ０）をア
ドレスＭＡＤＤとしてロウデコーダ６に出力する。
【００１４】一方、内部パルス発生回路９は、リフレッ
シュコントロール回路８Ｈからリフレッシュ制御信号Ｒ
ＥＦＢを入力し、ロウイネーブル信号ＲＥ、センスアン
プイネーブル信号ＳＥを出力する。ロウデコーダ６は、
アドレスＭＡＤＤとロウイネーブル信号ＲＥとを入力
し、リフレッシュアドレスＲ０で特定されるワード線を
ロウイネーブル信号ＲＥで規定される所定の期間にわた
って選択する。この選択されたワード線に接続されたメ
モリセルのデータ信号はセンスアンプにより増幅された
後に書き戻される。これにより、リフレッシュアドレス
Ｒ０で特定される１行分のメモリセルのデータがリフレ
ッシュされる。
【００１５】次に、リフレッシュ行アドレスＲ０で特定
される行についてリフレッシュ動作が終了すると、同一
のサイクル内でリード動作が行われる。具体的には、ア
ドレスマルチプレクサ３は、アドレス入力系１から出力
される内部アドレスＬＡＤＤをアドレスＭＡＤＤとして
ロウデコーダ６に出力する。ロウデコーダ６は、アドレ
スＭＡＤＤとして入力した行アドレスＸ０で特定される
ワード線を選択する。この後、センスアンプ７１は、メ
モリセルアレイ７内のビット線上に現れたデータ信号を
増幅する。増幅されたデータ信号は、図示しないデータ
出力回路を介して外部に出力される。
【００１６】Ｂ．リフレッシュ動作（スタンバイモード
時） 図１４（ｂ）に、スタンバイモードでのリフレッシュの
タイミングチャートを示す。スタンバイモードでは、リ
フレッシュコントロール回路８Ｈは、外部から最後にア
クセス要求があった時からの経過時間を計時し、それが
所定のリフレッシュ時間を越えた場合にリフレッシュ制
御信号ＲＥＦＢを出力し、セルフリフレッシュ動作を起
動させる。
【００１７】上述のアクティブモードにおいても、リー
ド・ライト動作に付随するリフレッシュが終了すると、
リフレッシュコントロール回路８Ｈはタイマーを起動
し、一定時間が経過した場合、タイマーをトリガーとし
て自発的にリフレッシュを起動する。従って、スタンバ
イモードであってもアクティブモードであっても、外部
から何らリフレッシュを起動することなく、汎用のＳＲ
ＡＭと同様にデータ保持が保障される。
【００１８】ところで、上述の従来技術に係る疑似ＳＲ
ＡＭでは、メモリセルへの書き込み動作後、書き込みイ
ネーブル信号が非活性化されてから所定時間（以下、リ
カバリ時間ＴWRとする）が経過するまでの間、後続のア
クセスのためにビット線のプリチャージを実施する必要
がある。従って、疑似ＳＲＡＭでは、リカバリ時間ＴWR
をゼロにはできない。また、この従来技術に係る疑似Ｓ
ＲＡＭでは、書き込みイネーブル信号が活性状態にある
期間、メモリセルに対する書き込みが行われている状態
が継続するので、この間、リフレッシュを行うことがで
きない。従って、疑似ＳＲＡＭでは、リフレッシュ動作
の必要上、書き込みサイクル時間ＴWPの上限値が規定さ
れている。このように、疑似ＳＲＡＭの場合、リカバリ
時間や書き込みサイクル時間に関する制限が厳しく、汎
用のＳＲＡＭとは一部の仕様が異なっている。
【００１９】このような仕様上の制限を解消する技術と
して、いわゆるレイトライト（LateWrite）と呼ばれる
データ書き込み手法がある。以下、このレイトライトに
ついて概略的に説明する。外部から書き込み要求が与え
られたメモリサイクルでは、与えられた書き込みアドレ
スおよび書き込みデータを半導体記憶装置内部に取り込
むだけの動作にとどめ、これら書き込みアドレスおよび
書き込みデータは、次に書き込み要求があるときまで内
部に保持しておく。メモリセルへの実際の書き込み動作
は当該メモリサイクルでは行わずに、次に書き込み要求
が入力されたメモリサイクルで行うようにする。つま
り、メモリセルに対する書き込み動作を次の書き込み要
求があるメモリサイクルまで遅延させるのがレイトライ
トである。
【００２０】レイトライトによれば、書き込みデータを
取り込んだメモリサイクルで、データをメモリセルに書
き込む必要がないため、書き込み動作後のビット線プリ
チャージを実施する必要がなく、従って汎用のＳＲＡＭ
と同様にリカバリ時間ＴWRをゼロにできる。また、実際
にメモリセルにデータを書き込む後のメモリサイクルで
は、既に書き込みアドレス及び書き込みデータを取り込
んであるため、書き込みイネーブル信号を有効化する
と、メモリセルへの書き込み動作が直ちに開始される。
メモリセルにデータを書き込んだ後は、書き込みサイク
ル時間内であってもワード線を選択状態に維持する必要
がなく、その後の期間をリフレッシュに割り当てること
が可能になるので、リフレッシュ動作を確保するために
書き込みサイクル時間を制限する必要がなくなる。従っ
て、レイトライトを採用すれば、汎用のＳＲＡＭと同様
の仕様で疑似ＳＲＡＭを動作させることが可能となる。
【００２１】
【発明が解決しようとする課題】しかしながら、上述の
レイトライトを採用した場合、実際に書き込みが行われ
る後のメモリサイクルで、リフレッシュ動作、リード動
作、ライト動作が連続し、その次のメモリサイクルの動
作を阻害する場合がある。この問題について、図１５を
参照して具体的に説明する。図１５は、アドレスＡ１〜
Ａ３に対してデータ（図示なし）を書き込む場合のタイ
ミングを示す。
【００２２】いま、初期状態でライトイネーブル信号／
ＷＥがＨレベルにあり、動作モードがリードモードにあ
る。この状態から時刻ｔ１１０でアドレスＡＤＤがアド
レスＡ１に変化し、時刻ｔ１１２でライトイネーブル信
号／ＷＥがＬレベルになると、これを受けて、現在のサ
イクルで外部から指定されているデータを取り込むと共
に、前のサイクルで取り込んだデータをレイトライトに
よりメモリセルに書き込む動作が行われる。
【００２３】一方、時刻ｔ１１０でアドレスＡＤＤが変
化すると、このアドレス変化を受けて、リフレッシュが
行われ、時刻ｔ１１１でリフレッシュが終了すると、こ
れを受けてリード動作が開始する。ここで、リード動作
が一旦開始すると、データ保護の観点から、リード動作
を中断することはできない。このため、上述のレイトラ
イトによるデータの書き込みは、リード動作が完了する
まで待たされる。この結果、アドレスＡ１に対する書き
込みサイクル内で実行されるべきレイトライトが、次の
アドレスＡ２に対する書き込みサイクルに割り込んでし
まい、この書き込みサイクルのリフレッシュが阻害され
るという問題がある。しかも、この例では、アドレスＡ
１に対する書き込みサイクルにおいて、リフレッシュ動
作、リード動作、レイトライト動作が連続するので、こ
れらの動作に伴って消費電流が増加するという問題もあ
る。
【００２４】本発明は、上記事情に鑑みてなされたもの
であり、その目的は、レイトライトによってリフレッシ
ュ動作が阻害されることがなく、しかもレイトライトが
行われる書き込みサイクルでの消費電流を低減すること
ができる半導体記憶装置を提供することにある。
【００２５】
【課題を解決するための手段】以上の課題を解決するた
めに、請求項１記載の発明は、リフレッシュを必要とす
るメモリセルで構成されたメモリセルアレイを有し、ア
クセスアドレスと共に書き込み要求及び書き込みデータ
が非同期的に与えられる半導体記憶装置において、前記
アクセスアドレスに対する書き込みサイクルに付随して
前記メモリセルアレイのリフレッシュを行うアクセス手
段と、前記書き込み要求が与えられたメモリサイクルよ
りも後の時点において、該メモリサイクルで与えられた
前記アクセスアドレス及び前記書き込みデータを用いた
書き込みをレイトライトで前記アクセス手段に行わせる
書き込み制御手段と、前記レイトライトが行われる書き
込みサイクルにおいて、アウトプットイネーブル信号に
基づいてリード動作を禁止するリード禁止制御手段と、
を具備することを特徴とする。
【００２６】請求項２記載の発明は、請求項１記載の発
明において、例えば、前記レイトライトが行われる書き
込みサイクルにおいて、前記アクセスアドレスが変化す
ることなくアウトプットイネーブル信号が活性化された
場合、前記レイトライトで書き込むべきデータとして保
持されたデータを出力するように構成されたことを特徴
とする。
【００２７】請求項３記載の発明は、請求項１記載の発
明において、例えば、書き込みサイクルにおいて、アウ
トプットイネーブル信号をトリガーとして、ページモー
ドでアクセスの対象とされるメモリセルからデータを読
み出して保持するように構成されたことを特徴とする。
【００２８】請求項４記載の発明は、請求項１記載の発
明において、例えば、リード動作が行われていないサイ
クルにおいてリフレッシュを行う場合、当該リフレッシ
ュに先だって、当該サイクルのアクセスアドレスで指定
されるメモリセルからデータを読み出すように構成され
たことを特徴とする。
【００２９】
【発明の実施の形態】図面を参照して本発明の実施形態
について説明する。この実施の形態１に係る半導体記憶
装置は、同一サイクル内でリフレッシュ動作とリード又
はライト動作を行うように構成された疑似ＳＲＡＭであ
って、レイトライトによる書き込みが可能なように構成
されており、この点に関する限り、図１３に示す従来技
術に係る半導体記憶装置と同様の構成を有する。
【００３０】まず、この発明の実施の形態に係る半導体
記憶装置について、構成および動作を説明する前に、主
要な特徴を説明しておく。 （Ａ）第１の特徴 第１の特徴として、レイトライトサイクルにおけるリー
ド動作を禁止する機能を有する。この第１の特徴は、前
述の従来技術が抱える課題を解決するためのもので、書
き込みサイクルでアウトプットイネーブル信号／ＯＥを
Ｈレベルに制御することで、リフレッシュに続くリード
動作を禁止する。
【００３１】図１を参照して具体的に説明する。時刻ｔ
２０以前の初期状態では、ライトイネーブル信号／ＷＥ
およびアウトプットイネーブル信号／ＯＥがそれぞれＨ
レベルおよびＬレベルにあり、リードモードにあるもの
とする。この状態から時刻ｔ２０でアドレスＡＤＤが切
り替わり、ライトサイクルが開始すると、このアドレス
変化を受けてワード線ＷＬが選択され、ライト動作に付
随するリフレッシュが行われる。
【００３２】続いて、時刻ｔ２０から時間ｔｏが経過し
た時点でアウトプットイネーブル信号／ＯＥがＨレベル
に制御される。ここで、時間ｔｏは、時刻ｔ２０からリ
フレッシュが終了する時刻ｔ２１までの時間ｔＲよりも
小さく設定され、アウトプットイネーブル信号／ＯＥは
リフレッシュの期間中に非活性化される。即ち、ライト
サイクルが開始する時刻ｔ２０からアウトプットイネー
ブル信号／ＯＥがＨレベルになるまでの時間ｔｏは、ｔ
ｏ＜ｔＲなる条件を満足するように設定される。この条
件は仕様として規定される。このようにアウトプットイ
ネーブル信号／ＯＥを規定することにより、ライトイネ
ーブル信号／ＷＥがＨレベルであっても、リフレッシュ
の後にリード動作が開始されず、従ってこのリード動作
が禁止される。
【００３３】続いて、時刻ｔ２２でライトイネーブル信
号／ＷＥがＬレベルになると、これを受けてレイトライ
トが行われ、前の書き込みサイクルで取り込まれたデー
タがメモリセルに書き込まれる。この後、時刻ｔ２３で
ライトイネーブル信号／ＷＥがＨレベルになると、この
書き込みサイクルで外部から指定されたデータが取り込
まれ、後のライトサイクルで行われるレイトライトに備
える。この例では、時刻ｔ２３でライトイネーブル信号
／ＷＥと共にアドレスＡＤＤも切り替わり、リカバリｔ
WRがゼロに設定されている。
【００３４】続いて、時刻ｔ２３でアドレスＡＤＤが切
り替わり、リードサイクルが開始する。ここで、汎用の
ＳＲＡＭであれば、アウトプットイネーブル信号／ＯＥ
がＨレベルであっても、メモリセルからデータを読み出
すための動作が行われ、そのデータは最終段の出力バッ
ファで留め置かれる。これに対し、この実施の形態に係
る半導体記憶装置では、後述する構成上の理由から、リ
ードサイクルであっても、アウトプットイネーブル信号
／ＯＥがＨレベルであれば、リード動作は開始されな
い。
【００３５】そして、その後、アウトプットイネーブル
信号／ＯＥがＬレベルになる時刻ｔ２４でリード動作が
開始してワード線ＷＬが活性化され、この時刻ｔ２４か
ら時間ｔOEが経過した時刻ｔ２５でデータＤＡＴＡとし
て出力データＤＯＵＴが外部に出力される。この例で
は、アドレスアクセスタイムｔAAに匹敵する時間で出力
データＤＯＵＴが出力されている。上述した第１の特徴
を有することにより、ライトサイクルにおいて、リード
動作が禁止される。従ってこのライトサイクルにおい
て、リフレッシュとレイトライトを行うためにワード線
の選択動作を２回だけ行えばよく、レイトライトが次の
サイクルの動作を阻害することがなくなる。
【００３６】（Ｂ）第２の特徴 第２の特徴として、レイトライト後にアドレス変化がな
い場合であっても、正しいデータをリードする機能を有
する。この第２の特徴を説明するに先だって、図２を参
照しながら、レイトライト後にアドレス変化がない場合
の従来技術に係るリード動作を説明しておく。図２にお
いて、時刻ｔ３０でアドレスＡＤＤが切り替わり、ライ
トサイクルが開始すると、アドレスの変化を受けてリフ
レッシュが行われる。そして、時刻ｔ３１でライトイネ
ーブル信号／ＷＥがＬレベルになり、時刻ｔ３２でリフ
レッシュが終了すると、上述の第１の特徴によりリード
動作が禁止される。そして、前のライトサイクルで取り
込まれたデータＱ０がレイトライトによりメモリセルに
書き込まれる。
【００３７】続いて、時刻ｔ３３でライトイネーブル信
号／ＷＥがＨレベルになると、このとき外部からデータ
ＤＡＴＡとして指定されている入力データＱ１が取り込
まれ、次のライトサイクルでのレイトライトに備える。
この後、アドレスＡＤＤが変化せず、時刻ｔ３４でアウ
トプットイネーブル信号／ＯＥがＬレベルになると、こ
のライトサイクルでレイトライトによる書き込みの対象
とされたデータＱ０が外部にそのまま読み出される。
【００３８】ここで、外部から見れば、このライトサイ
クルではデータＱ０を指定しているのであるから、アド
レスを変えずにリード動作を行えば、データＱ０が出力
されるべきである。しかしながら、レイトライトによれ
ば、上述のように、実際には前のライトサイクルで取り
込まれたデータがメモリセルに書き込まれるので、直前
に指定したデータＱ１とは異なるデータＱ０が出力され
ることになり、データが正しく読み出されない。従っ
て、レイトライト方式を導入すると、通常のＳＲＡＭと
は異なった仕様になる。
【００３９】上述の従来技術によるリード動作を踏ま
え、図３を参照しながら、この実施の形態に係る第２の
特徴を説明する。この第２の特徴は、上述のデータの不
一致を解消するもので、ライトサイクルでアドレスの変
化がなく、アウトプットイネーブル信号／ＯＥによる読
み出し要求があった場合、レイトライトで書き込むべき
データとしてレジスタに保持されているデータを、メモ
リセルやセンスアンプなどの通常の回路系をバイパスし
て外部に出力する。
【００４０】即ち、図３において、時刻ｔ４０でアドレ
スＡＤＤが切り替わると、上述の図２に示す場合と同様
に、このアドレスの変化を受けてリフレッシュおよびレ
イトライトが行われ、前のライトサイクルで取り込んだ
データＱ０がメモリセルに書き込まれる。そして、時刻
ｔ４１でライトイネーブル信号／ＷＥがＨレベルになる
と、そのときに外部から指定されているデータＱ１を取
り込み、次のライトサイクルでのレイトライトに備え
る。
【００４１】この後、アドレスの変化がなく、アウトプ
ットイネーブル信号／ＯＥがＬレベルになると、時刻ｔ
４１で取り込まれたデータＱ１が、このデータを保持す
るレジスタから出力バッファを介して外部に出力され
る。このとき、レイトライトで書き込みの対象とされた
データＱ０がデータＱ１に干渉しないように、通常のデ
ータ経路が遮断される。
【００４２】このような機能を実現するため、後述する
ように、アドレスの変化がないことを検出するための判
定回路、通常の回路系をバイパスしてデータを出力する
ためのバイパス回路、外部から指定されたデータを保持
するためのデータインレジスタなどを備える。上述した
第２の特徴を有することにより、ライト後にアドレスの
変化がない状態でリード動作が行われたとしても、直前
に外部から指定したデータを読み出すことが可能とな
り、通常のＳＲＡＭと同様の仕様でリード動作を行うこ
とが可能になる。
【００４３】（Ｃ）第３の特徴 第３の特徴として、レイトライト後にアドレス変化がな
い場合であっても、正しいデータをページモードにより
リード（ページリード）する機能を有する。この第３の
特徴を説明するに先だって、図４を参照しながら、この
第３の特徴を有しない場合のページリード動作を説明し
ておく。
【００４４】時刻ｔ５０でアドレスＡＤＤが切り替わる
と、上述の図３に示す場合と同様に、アドレスの変化を
受けてリフレッシュおよびレイトライトが行われ、前の
ライトサイクルで取り込んだデータＱ０がメモリセルに
書き込まれる。そして、時刻ｔ５１でライトイネーブル
信号／ＷＥがＨレベルになると、そのときに外部から指
定されているデータＱ１を取り込んでデータインレジス
タＤＲにデータＱ１をセットし、次のライトサイクルで
のレイトライトに備える。この後、アドレスの変化がな
く、時刻ｔ５２でアウトプットイネーブル信号／ＯＥが
Ｌレベルになると、時刻ｔ５１で取り込んだデータＱ１
が、データインレジスタＤＲから出力バッファを介して
外部に出力される。ここまでは、上述の第２の特徴に基
づく。
【００４５】続いて、時刻ｔ５３で列アドレスが切り替
わり、アドレスＡＤＤがアドレスＡ２〜Ａ４に順次変化
する。このとき、列アドレスに応じて順次選択される列
からデータが読み出されるが、メモリセルからデータを
読み出しているわけではなく、単にデータバス上に残留
するデータ（ＮＧ）を読み出しているに過ぎず、本来の
データではない。即ち、誤ったデータを読み出している
ことになる。ページリードにスタート時のアドレス変化
からメモリセルをアクセスすることも可能であるが、リ
フレッシュを先に行うノーマルリードとの区別をしなけ
ればならなくなり、ページリードの特徴である高速アク
セスを達成できなくなる。
【００４６】上述のページリード動作を踏まえ、図５を
参照しながら、この実施の形態に係る第３の特徴を説明
する。この第３の特徴は、上述のページリードの不都合
を解消するもので、ライトサイクルでアドレスの変化が
なく、アウトプットイネーブル信号／ＯＥによる読み出
し要求があった場合、ページリードの対象とされるデー
タを並列的に読み出して保持し、これを順次出力する。
【００４７】即ち、図５において、時刻ｔ６０でアドレ
スＡＤＤがアドレスＡ１に切り替わると、上述の図４に
示す場合と同様に、このアドレスの変化を受けてリフレ
ッシュおよびレイトライトが行われ、前のライトサイク
ルで取り込んだデータＱ０がメモリセルに書き込まれ
る。そして、時刻ｔ６１でライトイネーブル信号／ＷＥ
がＨレベルになると、そのときに外部から指定されてい
るデータＱ１（図示省略）を取り込み、次のライトサイ
クルでのレイトライトに備える。
【００４８】この後、アドレスの変化がなく、時刻ｔ６
２でアウトプットイネーブル信号／ＯＥがＬレベルにな
ると、時刻ｔ６１で取り込まれたデータＱ１が、データ
インレジスタから出力バッファを介し、アドレスＡ１に
対するデータとして外部に出力される。また、アウトプ
ットイネーブル信号／ＯＥの変化を受けて、アドレスＡ
１に続くアドレスＡ２〜Ａ４に対する列からデータを並
列的に読み出してデータレジスタに保持する。そして、
時刻ｔ６３でアドレスＡＤＤがアドレスＡ２〜Ａ４に順
次切り替わると、これに対応したデータが上述のデータ
レジスタから外部に順次出力される。上述した第３の特
徴を有することにより、ライト後にアドレスの変化がな
い状態でページリードが行われたとしても、直前に外部
から指定したデータを含む一連のデータを正しく読み出
すことが可能となる。
【００４９】（Ｄ）第４の特徴 第４の特徴として、リフレッシュ期間中であってもアウ
トプットイネーブル信号／ＯＥによる読み出しを高速に
行う機能を有する。この第４の特徴を説明するに先だっ
て、図６を参照しながら、この第４の特徴を有しない場
合のリード動作を説明しておく。時刻ｔ７０でＡＤＤが
切り替わると、前述の第１ないし第３の特徴と同様に、
このアウトプットイネーブル信号／ＯＥを受けてリード
が行われる。ここで、時刻ｔ７０において、内部のタイ
マーをトリガーとするリフレッシュが行われていると、
リフレッシュが終了するまでリード動作が待たされる。
そして、時刻ｔ７１でデータＤＡＴＡとしてデータＤＯ
ＵＴが出力される。この場合、アウトプットイネーブル
信号／ＯＥによる読み出し時間ｔOEは、アドレスアクセ
ス時間ｔAAと同じ程度まで遅れる。
【００５０】上述のアウトプットイネーブル信号による
リード動作を踏まえ、図７を参照しながら、この実施の
形態に係る第４の特徴を説明する。この第４の特徴は、
上述のアウトプットイネーブル信号によるリード動作の
不都合を解消するものでメモリセルからのデータの読み
出しが行われていないサイクルで、内部のタイマーをト
リガーとしてリフレッシュを行う場合、メモリセルから
データを読み出した後にリフレッシュを行う。
【００５１】即ち、図７において、時刻ｔ８０でアドレ
スＡＤＤがアドレスＡ１に切り替わり、時刻ｔ８２でア
ウトプットイネーブル信号／ＯＥがＬレベルになると、
データＤＡＴＡの読み出しが行われる。ここで、アウト
プットイネーブル信号／ＯＥがＬレベルになる直前の時
刻ｔ８１で、内部のタイマーをトリガーとしてリフレッ
シュが行われるが、このリフレッシュの前にアドレスＡ
１に対するリードが行われる。即ち、内部のタイマーを
トリガーとして、先にリードが行われ、この後にリフレ
ッシュが行われる。
【００５２】従って、アウトプットイネーブル信号／Ｏ
ＥがＬレベルになる直前に内部タイマーをトリガーとす
るリフレッシュの要求が発生したとしても、アウトプッ
トイネーブル信号／ＯＥがＬレベルになった時点ではリ
ードが既に開始されているので、このリードによりデー
タＤＡＴＡが即座に出力される。従って、アウトプット
イネーブル信号／ＯＥによる本来の高速性が損なわれる
ことなく、読み出しを行うことができる。また、時刻ｔ
８３で、リフレッシュの動作中にアウトプットイネーブ
ル信号／ＯＥがＬレベルになったとしても、既にリード
が行われていて、読み出すべきデータが確保された状態
にあり、高速に読み出すことができる。
【００５３】次に、内部のタイマーをトリガーとしてリ
ードを実行した直後にアドレスＡＤＤが切り替わった場
合を説明する。この場合、図８に示すように、時刻ｔ８
１で開始した直後に、時刻ｔ８４でアドレスＡＤＤがア
ドレスＡ１からアドレスＡ２に切り替わると、リフレッ
シュに優先してアドレスＡ２に対するリードを実行す
る。即ち、時刻ｔ８１で内部タイマーをトリガーとし
て、アドレスＡ１に対するリードを実行してデータＱ１
を出力し、その後、アドレスＡ２に対するリードを実行
してデータＱ２を出力する。これにより、アドレスＡ２
に対するアクセス時間ｔAAに遅れが生じない。以上で、
この実施の形態に係る半導体記憶装置の第１の特徴から
第４の特徴を説明した。
【００５４】＜構成および動作＞以下、この実施の形態
に係る半導体記憶装置の構成および動作について、順に
説明する。図９に、この実施の形態に係る半導体記憶装
置の特徴的な構成を概略的に示す。同図において、アド
レスＡＤＤＨおよびアドレスＡＤＤＬは、上位アドレス
および下位アドレスである。上位アドレスＡＤＤＨは、
ページモードでのリードを行う場合に固定されるアドレ
ス成分であり、行アドレスと一部の列アドレスからな
る。下位アドレスＡＤＤＬは、ページリードの際に切り
替えられる残りの列アドレスである。
【００５５】チップセレクト信号／ＣＳは、この半導体
記憶装置の最上位の制御信号であり、スタンバイモード
とアクティブモードを切り替えるための信号である。ア
ウトプットイネーブル信号／ＯＥは、外部に対するデー
タの出力を許可する制御信号であり、最終段のデータア
ウトバッファの活性状態を制御するための信号である。
ライトイネーブル信号／ＷＥは、ライトモードとリード
モードを切り替えるための制御信号である。この実施の
形態に係る半導体記憶装置では、アウトプットイネーブ
ル信号／ＯＥとライトイネーブル信号／ＷＥは、回路の
動作モードを規定するための命令として取り扱われる。
【００５６】アドレス遷移検出回路１０１は、アドレス
ＡＤＤＨの変化を検出してワンショットパルスを出力す
るものである。状態コントロール回路１０２は、外部か
らチップセレクト信号／ＣＳなどの制御信号を取り込ん
で、リード命令ＲＳ、ライト命令ＷＳ、リフレッシュ命
令ＦＳ、およびクロックイネーブル信号ＣＥを生成して
出力する。この状態コントロール回路１０２は、この実
施の形態の特徴部をなし、レイトライトが行われる書き
込みサイクルにおいて、アウトプットイネーブル信号に
基づいてリード動作を禁止するリード禁止制御手段を構
成する。
【００５７】クロック発生回路１０３は、クロックイネ
ーブル信号ＣＥを受けて、メモリサイクル内でのリフレ
ッシュおよびリード・ライトのタイミングを規定するク
ロック信号ＡＣＬＫを出力する。このクロック信号ＡＣ
ＬＫについては後述する。レジスタ１０４は、クロック
信号ＡＣＬＫをトリガーとしてライト命令ＷＳを保持す
るものである。論理積ゲート１０５は、クロック信号Ａ
ＣＬＫとレジスタ１０４に保持されたライト命令の論理
値との論理積を演算して、クロック信号ＷＣＬＫを出力
するものである。
【００５８】レジスタ１０６は、ライトイネーブル信号
／ＷＥをトリガーとして、上位アドレスＡＤＤＨの行ア
ドレス成分（Ｘ）を取り込んで保持するものである。ヒ
ット判定回路（ＨＩＴ）１０８は、レジスタ１０６に保
持されたアドレスと、外部から入力される上位アドレス
ＡＤＤＨの行アドレス成分（Ｘ）とを比較し、これらが
一致した場合にヒット信号ＨＸを出力するものである。
【００５９】ｎ型ＭＯＳトランジスタ１０９は、ライト
命令ＷＳの信号に応じて導通状態が制御され、レジスタ
１０６の出力を転送するものである。ｎ型ＭＯＳトラン
ジスタ１１０は、リード命令ＲＳの信号に応じて導通状
態が制御され、上位アドレスＡＤＤＨの行アドレス成分
（Ｘ）を転送するものである。ｎ型ＭＯＳトランジスタ
１１１は、リフレッシュ命令ＦＳの信号に応じて導通状
態が制御され、リフレッシュアドレスＲＡＤＤを転送す
るものである。レジスタ１１２は、上述のｎ型ＭＯＳト
ランジスタ１０９〜１１１により転送された信号を取り
込んで保持し、行アドレスＡＸとして出力するものであ
る。
【００６０】レジスタ１１３、ヒット判定回路１１４、
ｎ型ＭＯＳトランジスタ１１５，１１６、およびレジス
タ１１８からなる回路系は、上述のレジスタ１０６、ヒ
ット判定回路１０８、ｎ型ＭＯＳトランジスタ１０９，
１１０、およびレジスタ１１２からなる回路系に対応す
るものであり、上位アドレスＡＤＤＨの列アドレス
（Ｙ）を入力して列アドレスＡＹを出力する。ヒット判
定回路１１４は、レジスタ１１３に保持されたアドレス
と上位アドレスに含まれる列アドレス（Ｙ）とを比較
し、これらが一致した場合にヒット信号ＨＹを出力す
る。ｎ型ＭＯＳトランジスタ１１７は、上述のｎ型ＭＯ
Ｓトランジスタ１１１に対応するものであるが、リフレ
ッシュ命令ＦＳが出力された場合にレジスタ１１８にＬ
レベルを供給する。
【００６１】リフレッシュアドレス発生部１１９は、タ
イマークロックＴＭを入力してリフレッシュアドレスＲ
ＡＤＤを出力するものであり、前述の図１３に示すリフ
レッシュアドレス発生回路８Ｊに相当する。タイマー回
路１２０は、所定の時間間隔でタイマークロックＴＭを
出力するものであり、前述の図１３に示すリフレッシュ
タイマー回路８Ｇに相当する。
【００６２】論理和ゲート１３０は、リード命令ＲＳと
リフレッシュ命令ＦＳとの論理和を演算するものであ
る。レジスタ１３１は、クロック信号ＡＣＬＫをトリガ
ーとして論理和ゲート１３０の出力を取り込んで保持
し、これをセンスアンプイネーブル信号ＳＥとして出力
するものである。バッファ１３２は、クロック信号ＡＣ
ＬＫを入力してプリチャージイネーブル信号ＰＥを出力
するものである。レジスタ１３３は、クロック信号ＡＣ
ＬＫをトリガーとしてリード命令ＲＳを取り込んで保持
するものである。
【００６３】メモリセルアレイ１４０は、前述の図１３
に示すメモリセルアレイ７に相当するものであり、ＤＲ
ＡＭと同様のメモリセルをマトリックス状に配列して構
成される。データレジスタ１４１は、ページモードで活
用されるものであり、ページの深さに応じた個数のラッ
チから構成される。図９では省略されているが、データ
レジスタ１４１は、Ｉ／Ｏ端子の個数分だけ設けられて
おり、この例では、１つのデータレジスタ１４１は４個
のラッチから構成される。
【００６４】マルチプレクサ１４２は、データレジスタ
１４１の４個のラッチに保持されたデータを選択するも
のである。ｎ型ＭＯＳトランジスタ１４３は、マルチプ
レクサ１４２に選択されたデータＤＱを転送するもので
ある。ｎ型ＭＯＳトランジスタ１４４は、後述するデー
タをバイパスするための経路を構成する。インバータ１
４５は、ｎ型ＭＯＳトランジスタ１４４のゲートに与え
られる信号を反転させてｎ型ＭＯＳトランジスタ１４３
のゲートに与えるものである。これにより、ｎ型ＭＯＳ
トランジスタ１４３，１４４は相補的に導通する。
【００６５】データアウトバッファ１４６は、読み出し
データをＩ／Ｏ端子を介して外部に送出するためのもの
であって、アウトプットイネーブル信号／ＯＥに基づき
出力状態がロウインピーダンス状態またはハイインピー
ダンス状態に制御される。データインバッファ１４７
は、Ｉ／Ｏ端子を介して書き込みデータを外部から取り
込むものである。レジスタ１４８は、メモリサイクルで
外部から取り込んだデータをライトイネーブル信号／Ｗ
Ｅに基づき保持するものである。レジスタ１４９は、レ
イトライト時に実際にメモリセルに書き込むべきデータ
をクロック信号ＷＣＬＫをトリガーとして上述のレジス
タ１４８から取り込んで保持するものである。スイッチ
１５０は、レジスタ１４９に保持されたデータを、ペー
ジに対応させてメモリセルアレイ１４０に与えるもので
ある。
【００６６】レジスタ１３４、ヒット判定回路１３５、
ｎ型ＭＯＳトランジスタ１３６〜１３８、およびレジス
タ１３９からなる回路系は、上述のレジスタ１１３、ヒ
ット判定回路１１４、ｎ型ＭＯＳトランジスタ１１５〜
１１７、およびレジスタ１１８からなる回路系に対応す
るものであり、下位アドレスＡＤＤＬを入力して列アド
レスＡＹ２を出力する。ヒット判定回路１３５は、レジ
スタ１３４に保持されたアドレスと下位アドレスＡＤＤ
Ｌとを比較し、これらが一致した場合にヒット信号ＨＰ
を出力する。論理積ゲート１６０は、ヒット信号ＨＸ，
ＨＹ，ＨＰの論理積を演算して、その出力信号を上述の
インバータ１４５に与えるものである。上述の構成要素
以外に、アクセスアドレスに対する書き込みサイクルに
付随してメモリセルアレイ１４０のリフレッシュを行う
アクセス手段や、レイトライトをアクセス手段に行わせ
る書き込み制御手段を備える。
【００６７】次に、図１０を参照して、上述のクロック
発生部１０３が生成するクロック信号ＡＣＬＫについて
説明する。このクロック信号ＡＣＬＫは、アドレスＡＤ
Ｄ（ＡＤＤＨ＋ＡＤＤＬ）、チップセレクト信号／Ｃ
Ｓ、アウトプットイネーブル信号／ＯＥ、ライトイネー
ブル信号／ＷＥ、タイマークロックＴＭの何れかを契機
として非同期に開始する（クロックスタート）。開始し
たクロック信号ＡＣＬＫは、チップセレクト信号／Ｃ
Ｓ、アウトプットイネーブル信号／ＯＥ、ライトイネー
ブル／ＷＥなどの入力信号を取り込んで固定するタイミ
ングと、リード命令／ライト命令／リフレッシュ命令の
何れかを実行するタイミングとを規定する。
【００６８】そして、命令が終了するタイミングで、次
のクロック信号ＡＣＬＫのパルスで実行すべき命令を状
態コントロール回路１０２で決定される。実行すべき命
令（状態）がなくなると、クロック信号ＡＣＬＫは停止
される（クロックストップ）。このように、クロック信
号ＡＣＬＫは、状態コントロール回路１０２が決定した
状態命令を実行するために必要とされるタイミングを規
定するものであって、入力信号を固定するタイミングを
規定するパルスと、命令を実行するタイミングを規定す
るパルスとを含む。
【００６９】次に、図１１を参照して、リード動作の一
例を説明する。時刻ｔ０でアドレスＡＤＤが切り替わる
と、このアドレス変化がアドレス遷移検出回路１０１で
検出される。状態コントロール回路１０２は、この検出
結果を受けて、クロックイネーブル信号ＣＥを出力す
る。クロック発生部１０３は、クロックイネーブル信号
ＣＥを入力すると、クロック信号ＡＣＬＫを出力する。
これにより、クロック信号ＡＣＬＫがスタートする。
【００７０】続いて、状態コントロール回路１０２は、
リフレッシュ命令ＦＳを出力する。これと並行して、ク
ロック信号ＡＣＬＫに基づき各入力信号が各レジスタで
固定される。具体的には、レジスタ１１２には、ｎ型Ｍ
ＯＳトランジスタ１１１を介してリフレッシュアドレス
ＲＡＤＤが取り込まれ、レジスタ１１８には、ｎ型ＭＯ
Ｓトランジスタ１１７を介してＬレベルが取り込まれ、
レジスタ１３１にはリフレッシュ命令ＦＳの論理に応じ
た信号レベル（Ｈレベル）が取り込まれ、レジスタ１３
９には、ｎ型ＭＯＳトランジスタ１３７を介して下位ア
ドレスＡＤＤＬが取り込まれる。なお、この場合、リフ
レッシュ命令ＦＳが出力されているので、リード命令Ｒ
Ｓを入力するレジスタ１３３にはＬレベルが取り込ま
れ、データレジスタ１４１を構成する各ラッチは非活性
化された状態に固定される。
【００７１】そして、クロック信号ＡＣＬＫのパルス幅
をトリガーとして、行アドレスＡＸ、プリチャージ信号
ＰＥ、センスアンプイネーブル信号ＳＥが各レジスタか
ら出力され、セルフリフレッシュが実行される。なお、
図１では、タイマークロックＴＭは省略されているが、
このタイマークロックＴＭによりリフレッシュが要求さ
れているものとする。
【００７２】続いて、リフレッシュが終了する時刻ｔ１
で、状態コントロール回路１０２は、ライトイネーブル
信号／ＷＥおよびアウトプットイネーブル信号／ＯＥの
信号レベルから次の状態を判断し、リード命令ＲＳを出
力する。そして、次のクロック信号ＡＣＬＫの立ち上が
りエッジで行アドレスＡＸ、列アドレスＡＹを取り込ん
でリードを行う。このとき、行アドレスＡＸおよび列ア
ドレスＡＹに応答して関連する回路系が動作し、メモリ
セルからデータがバス上に読み出され、Ｉ／Ｏ端子を介
して外部に出力される。このリードの終了時である時刻
ｔ２で、次の動作状態を与えるトリガー（アドレスの変
化など）が存在しないので、状態コントロール回路１０
２は、クロックイネーブル信号ＣＥをＬレベルとする。
クロック信号ＡＣＬＫがＬレベルになると、クロック発
生部１０３は、クロック信号ＡＣＬＫを停止する。
【００７３】その後、時刻ｔ３で、タイマークロックＴ
Ｍをトリガーとしてリフレッシュの要求がなされると、
これを受けて状態コントロール回路１０２はクロックイ
ネーブル信号ＣＥおよびリフレッシュ命令ＦＳを発生
し、クロック発生部１０３は、クロック信号ＡＣＬＫを
出力する。このクロック信号ＡＣＬＫにより行アドレス
ＡＸが固定され、リフレッシュが実行される。このリフ
レッシュの終了時である時刻ｔ４では、次の動作状態を
与えるトリガーが存在しないので、クロック信号ＡＣＬ
Ｋが停止され、動作が終了する。以上により、リード動
作が説明された。
【００７４】次に、図１２を参照して、ライト動作の一
例を説明する。時刻ｔ１０でアドレスＡＤＤがアドレス
Ａｎに切り替わると、このアドレス変化がアドレス遷移
検出回路１０１で検出され、上述と同様に、クロックイ
ネーブル信号ＣＥが出力され、クロック信号ＡＣＬＫが
スタートする。しして、状態コントロール回路１０２
は、リフレッシュ命令ＦＳを出力し、リフレッシュが実
行される。
【００７５】続いて、リフレッシュが終了する時刻ｔ１
１で、アウトプットイネーブル信号／ＯＥがＨレベルで
あり、ライトイネーブル信号／ＷＥがＬレベルであるか
ら、状態コントロール回路１０２は、ライト命令ＷＳを
出力する。そして、アドレスＡＤＤの変化を受けてスタ
ートしたクロック信号ＡＣＬＫの２つ目のパルスでレイ
トライトが実行される。このとき、レイトライトでデー
タの書き込みが行われるので、ライトイネーブル信号／
ＷＥのパルス幅に依存することなく、クロック信号ＡＣ
ＬＫの１つのパルスで書き込みが完了する。
【００７６】続いて、レイトライトが終了する時刻ｔ１
２で、アウトプットイネーブル信号／ＯＥがＨレベルを
継続し、ライトイネーブル信号／ＷＥがＬレベルを継続
しているが、状態コントロール回路１０２が命令を出力
していないので、クロック信号ＡＣＬＫは停止される。
続いて、時刻ｔ１３で、ライトイネーブル信号／ＷＥが
Ｈレベルに変化すると、次のライトサイクルで使用され
るアドレスＡＤＤ（ＡＤＤＨ，ＡＤＤＬ）やデータＤＡ
ＴＡ（ＤＩＮ）を、該当するレジスタ１１２，１１８，
１３９，１４８に取り込む。
【００７７】続いて、時刻ｔ１４で、タイマークロック
をトリガーとするリフレッシュの要求が発生すると、ク
ロック信号ＡＣＬＫが立ち上がる。ただし、このアドレ
スＡｎに対するサイクルでは、メモリセルからの読み出
しを行っていないので、状態コントロール回路１０２
は、タイマークロックＴＭを受けてリード命令を出力
し、行アドレスＡＸ等が取り込まれてリードが行われ、
データＤＡＴＡとしてデータＱｎが出力される。このと
き、レジスタ１４８に保持されたデータＤＩＬがｎ型ト
ランジスタ１４４を介してデータアウトバッファ１４６
に直接的に与えられ、スイッチ１５０、データレジスタ
１４１、マルチプレクサ１４２などの通常の経路系をバ
イパスして外部に出力される（バイパスリード）。
【００７８】即ち、時刻ｔ１３でレジスタ１０６，１１
３，１３４に取り込まれたアドレスＡＤＤ（ＡＤＤＨ，
ＡＤＤＬ）は、外部から与えられているアドレスＡＤＤ
とヒット判定回路で比較され、これらが一致するか否か
が判定される。この場合、アドレスＡＤＤは変化してい
ないので、ヒット信号ＨＸ，ＨＹ，ＨＰが出力される。
これを受けて、論理積ゲート１６０は、Ｈレベルをｎ型
ＭＯＳトランジスタ１４４のゲートおよびインバータ１
４５に出力する。これにより、ｎ型ＭＯＳトランジスタ
１４４がオン状態となると共に、ｎ型ＭＯＳトランジス
タ１４３がオフ状態となって、通常のデータ経路が遮断
され、バイパス経路が形成される。そして、レジスタ１
４８に保持されたデータＤＩＬが、バイパス経路を形成
するｎ型ＭＯＳトランジスタ１４４を介してデータアウ
トバッファ１４６に与えられ、外部に送出される。
【００７９】続いて、リードが終了する時刻ｔ１５で、
状態コントロール回路１０２は、次の状態を判断してリ
フレッシュ命令ＦＳを出力する。そして、クロック信号
ＡＣＬＫの２つ目のパルスの立ち上がりでリフレッシュ
アドレスＲＡＤＤを行アドレスＡＸとして取り込み、リ
フレッシュが行われる。このリフレッシュが終了する時
刻ｔ１６では、次の動作のトリガーが存在しないので、
状態コントロール回路１０２は、クロックイネーブル信
号ＣＥを非活性化し、クロック信号ＡＣＬＫが停止す
る。以上により、ライト動作が説明された。
【００８０】上述した実施の形態によれば、状態コント
ロール回路１０２により状態を判断して必要な命令を出
力するようにしたので、ライトサイクルにおいて、アウ
トプットイネーブル信号／ＯＥによりリードを禁止する
ことが可能となり、従ってリフレッシュに続いてレイト
ライトを実行することが可能となる。また、レイトライ
ト後のアドレスに変化がない場合、前のライトサイクル
でレジスタに保持されたデータをバイパスして出力する
ようにしたため、レイトライトに伴う誤リードを防止す
ることができる。
【００８１】また、アウトプットイネーブル信号／ＯＥ
をトリガーとしてページリードの対象とされるメモリセ
ルのデータを並列的に読み出して保持するようにしたの
で、レイトライト後のページリードにおいて誤リードを
防止することができる。また、内部タイマーをトリガー
とするリフレッシュに先だってリードを行うようにした
ので、アウトプットイネーブル信号／ＯＥを活性化した
時に、内部タイマーをトリガーとするリフレッシュが行
われていても、高速にデータを読み出すことができる。
なお、この発明は、上記実施形態に限定されるものでは
なく、要旨を変えない範囲で種々変形実施可能である。
【００８２】例えば、上述の実施の形態では、アドレス
アクセスをトリガーとしてリフレッシュ動作を起動する
ものとしたが、これに限定されることなく、タイマーを
トリガーとしてリフレッシュ動作を起動するものとして
もよい。即ち、図１３において、リフレッシュコントロ
ール回路８Ｈがリフレッシュ制御信号ＲＥＦＢを発生
し、このリフレッシュ制御信号ＲＥＦＢにより内部のリ
フレッシュタイマーをトリガーとしてリフレッシュを開
始する場合にも、本願発明を適用し得る。なお、上述の
実施の形態において、リフレッシュ動作とリード・ライ
ト動作が最も接近したクリティカルな状態は、リフレッ
シュ制御信号ＲＥＦＢによるリフレッシュ開始直後にア
ドレスが変化した場合であって、この場合、リフレッシ
ュ動作に続いてリード・ライト動作が実施される。従っ
てリフレッシュ制御信号ＲＥＦＢによるリフレッシュ動
作は、上述の実施の形態に係るアドレスアクセスをトリ
ガーとするリフレッシュ動作と実質的に同一となり、よ
って本発明は何れのリフレッシュ制御方法に対しても適
用し得る。
【００８３】
【発明の効果】以上説明したように、この発明によれ
ば、レイトライトが行われる書き込みサイクルにおい
て、アウトプットイネーブル信号に基づいてリード動作
を禁止するようにしたので、レイトライトによってリフ
レッシュ動作が阻害されることがなく、しかもレイトラ
イトが行われる書き込みサイクルでの消費電流を低減す
ることができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態に係る半導体記憶装置
の第１の特徴を説明するためのタイミングチャートであ
る。
【図２】 この発明の実施の形態に係る半導体記憶装置
の第２の特徴がないとした場合の動作を説明するための
タイミングチャートである。
【図３】 この発明の実施の形態に係る半導体記憶装置
の第２の特徴を説明するためのタイミングチャートであ
る。
【図４】 この発明の実施の形態に係る半導体記憶装置
の第３の特徴がないとした場合の動作を説明するための
タイミングチャートである。
【図５】 この発明の実施の形態に係る半導体記憶装置
の第３の特徴を説明するためのタイミングチャートであ
る。
【図６】 この発明の実施の形態に係る半導体記憶装置
の第４の特徴がないとした場合の動作を説明するための
タイミングチャートである。
【図７】 この発明の実施の形態に係る半導体記憶装置
の第４の特徴を説明するためのタイミングチャートであ
る。
【図８】 この発明の実施の形態に係る半導体記憶装置
の第４の特徴を拡張した場合の動作を説明するためのタ
イミングチャートである。
【図９】 本発明の実施の形態に係る半導体記憶装置の
特徴部の構成を示すブロック図である。
【図１０】 本発明の実施の形態に係る半導体記憶装置
の基本的な動作（クロック信号ＡＣＬＫに基づく動作）
の概念を説明するための図である。
【図１１】 本発明の実施の形態に係る半導体記憶装置
のリード動作を説明するためのタイミングチャートであ
る。
【図１２】 本発明の実施の形態に係る半導体記憶装置
のライト動作を説明するためのタイミングチャートであ
る。
【図１３】 従来技術に係る半導体記憶装置（疑似ＳＲ
ＡＭ）の構成例を示すブロック図である。
【図１４】 従来技術に係る半導体記憶装置（疑似ＳＲ
ＡＭ）のリフレッシュ動作を説明するためのタイミング
チャートである。
【図１５】 従来技術に係る半導体記憶装置（疑似ＳＲ
ＡＭ）の動作上の課題を説明するためのタイミングチャ
ートである。
【符号の説明】
１０１；アドレス遷移検出回路（ＡＴＤ） １０２；状態コントロール回路 １０３；クロック発生部 １０４、１０６，１１２，１１３，１１８，１３１，１
３３，１３４，１３９，１４８，１４９；レジスタ １０５；論理積ゲート １０８，１１４，１３５； ヒット判定回路 １０９〜１１１，１１５〜１１７，１３６〜１３８；ｎ
型ＭＯＳトランジスタ １１９；リフレッシュアドレス発生部 １２０；タイマー回路 １３０；論理和ゲート １３２；バッファ １４０；メモリセルアレイ １４１；データレジスタ（ラッチ） １４２；マルチプレクサ １４６；データアウトバッファ １４７；データインバッファ １５０；スイッチ １６０；論理積ゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 稲葉 秀雄 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5M024 AA20 AA90 AA91 BB22 BB27 BB35 BB36 BB39 DD33 DD39 DD85 DD87 DD90 DD92 EE05 EE30 KK22 PP01 PP07

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 リフレッシュを必要とするメモリセルで
    構成されたメモリセルアレイを有し、アクセスアドレス
    と共に書き込み要求及び書き込みデータが非同期的に与
    えられる半導体記憶装置において、 前記アクセスアドレスに対する書き込みサイクルに付随
    して前記メモリセルアレイのリフレッシュを行うアクセ
    ス手段と、 前記書き込み要求が与えられたメモリサイクルよりも後
    の時点において、該メモリサイクルで与えられた前記ア
    クセスアドレス及び前記書き込みデータを用いた書き込
    みをレイトライトで前記アクセス手段に行わせる書き込
    み制御手段と、 前記レイトライトが行われる書き込みサイクルにおい
    て、アウトプットイネーブル信号に基づいてリード動作
    を禁止するリード禁止制御手段と、 を具備することを特徴とする半導体記憶装置。
  2. 【請求項２】 前記レイトライトが行われる書き込みサ
    イクルにおいて、前記アクセスアドレスが変化すること
    なくアウトプットイネーブル信号が活性化された場合、
    前記レイトライトで書き込むべきデータとして保持され
    たデータを出力するように構成されたことを特徴とする
    請求項１記載の半導体記憶装置。
  3. 【請求項３】 書き込みサイクルにおいて、アウトプッ
    トイネーブル信号をトリガーとして、ページモードでア
    クセスの対象とされるメモリセルからデータを読み出し
    て保持するように構成されたことを特徴とする請求項１
    記載の半導体記憶装置。
  4. 【請求項４】 リード動作が行われていないサイクルに
    おいてリフレッシュを行う場合、当該リフレッシュに先
    だって、当該サイクルのアクセスアドレスで指定される
    メモリセルからデータを読み出すように構成されたこと
    を特徴とする請求項１記載の半導体記憶装置。
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