JP2001028190A - 半導体記憶装置の動作制御方法および半導体記憶装置 - Google Patents
半導体記憶装置の動作制御方法および半導体記憶装置Info
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- Microelectronics & Electronic Packaging (AREA)
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- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 本発明は、複数の動作モードを備えた半導体
記憶装置の動作制御方法および複数の動作モードを備え
た半導体記憶装置に関し、コマンドの入力に必要な端子
数、アドレス入力に必要な端子数を低減すること、およ
び端子数の低減によっても高速な動作サイクルを維持す
ることを目的とする。 【解決手段】 所定の端子から供給される信号をコマン
ドとして複数回に分けて取り込み、各回の前記コマンド
に基づいて動作モードを順次絞り込んでいき、絞り込ん
だ動作モードにしたがい内部回路が制御される。動作モ
ードの決定に必要な情報を複数回に分けて取り込み、動
作モードを絞り込んでいくため、コマンドの入力の必要
な端子数が低減される。特に、コマンドの入力に専用の
端子を設けている場合には、入力パッド、入力回路等の
回路が不要になり、チップサイズが低減される。
記憶装置の動作制御方法および複数の動作モードを備え
た半導体記憶装置に関し、コマンドの入力に必要な端子
数、アドレス入力に必要な端子数を低減すること、およ
び端子数の低減によっても高速な動作サイクルを維持す
ることを目的とする。 【解決手段】 所定の端子から供給される信号をコマン
ドとして複数回に分けて取り込み、各回の前記コマンド
に基づいて動作モードを順次絞り込んでいき、絞り込ん
だ動作モードにしたがい内部回路が制御される。動作モ
ードの決定に必要な情報を複数回に分けて取り込み、動
作モードを絞り込んでいくため、コマンドの入力の必要
な端子数が低減される。特に、コマンドの入力に専用の
端子を設けている場合には、入力パッド、入力回路等の
回路が不要になり、チップサイズが低減される。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の動作モード
を備えた半導体記憶装置の動作制御方法および複数の動
作モードを備えた半導体記憶装置に関する。
を備えた半導体記憶装置の動作制御方法および複数の動
作モードを備えた半導体記憶装置に関する。
【０００２】
【従来の技術】従来、DRAM等の半導体記憶装置では、同
一のアドレス端子から異なるアドレス信号を２回に分け
て受けることで、端子数を低減している。このようにア
ドレス信号を多重化して受ける半導体記憶装置では、記
憶容量が大きいにもかかわらず、小型のパッケージに収
容することが可能である。
一のアドレス端子から異なるアドレス信号を２回に分け
て受けることで、端子数を低減している。このようにア
ドレス信号を多重化して受ける半導体記憶装置では、記
憶容量が大きいにもかかわらず、小型のパッケージに収
容することが可能である。
【０００３】アドレス信号を多重化して受ける別の半導
体記憶装置として、SDRAM（synchronous DRAM）が知ら
れている。SDRAMでは、クロック信号に同期して入出力
インタフェース回路を高速に動作させ、データの書き込
み・読み出しを高速に行うことを可能にしている。SDRA
Mは、同一のワード線に接続された複数のメモリセルに
対しては、高速に書き込み動作および読み出し動作を行
うことができる。一方、異なるワード線に接続されたメ
モリセルに対しては、従来のDRAMと同様のタイミングで
ワード線の再選択を行わなくてはならない。このため、
ランダムアクセス時には、DRAMと同程度のアクセス時間
しか得られない。
体記憶装置として、SDRAM（synchronous DRAM）が知ら
れている。SDRAMでは、クロック信号に同期して入出力
インタフェース回路を高速に動作させ、データの書き込
み・読み出しを高速に行うことを可能にしている。SDRA
Mは、同一のワード線に接続された複数のメモリセルに
対しては、高速に書き込み動作および読み出し動作を行
うことができる。一方、異なるワード線に接続されたメ
モリセルに対しては、従来のDRAMと同様のタイミングで
ワード線の再選択を行わなくてはならない。このため、
ランダムアクセス時には、DRAMと同程度のアクセス時間
しか得られない。
【０００４】また、SDRAMでは、コマンドの入力を１回
行うことで動作モードが決められ、決められた動作モー
ドが実行される。このため、チップセレクト信号/CS、
行アドレスストローブ信号/RAS、列アドレスストローブ
信号/CAS、ライトイネーブル信号/WE、クロックイネー
ブル信号CKEといった多数のコマンド入力用の端子が必
要である。また、各コマンドの入力順序が決められてい
ないため、チップ内部ではビット線のプリチャージ動作
を行うタイミングを生成することができない。従って、
ビット線のプリチャージ動作を行うためには、チップの
外部からプリチャージコマンドを与える必要がある。
行うことで動作モードが決められ、決められた動作モー
ドが実行される。このため、チップセレクト信号/CS、
行アドレスストローブ信号/RAS、列アドレスストローブ
信号/CAS、ライトイネーブル信号/WE、クロックイネー
ブル信号CKEといった多数のコマンド入力用の端子が必
要である。また、各コマンドの入力順序が決められてい
ないため、チップ内部ではビット線のプリチャージ動作
を行うタイミングを生成することができない。従って、
ビット線のプリチャージ動作を行うためには、チップの
外部からプリチャージコマンドを与える必要がある。
【０００５】一方、近時、ランダムアクセス時に、動作
サイクルを大幅に短縮し、高速にデータの書き込み動作
および読み出し動作を行うことができるDRAMとして、FC
RAM（Fast Cycle RAM）が開発されている。FCRAMでは、
内部動作を３ステージに分け、それぞれのステージは、
自己完結型に動作する。このため、データの入出力部だ
けでなく、アドレス等の取り込み動作、およびメモリコ
ア部の動作についてもパイプライン処理を行うことでき
る。パイプライン処理により動作サイクルの短縮が図ら
れている。また、FCRAMでは、アクセス時間の高速化を
最優先にしているため、アドレス端子が非多重にされ、
アドレス信号を、コマンドの入力と同時に一括して入力
する仕様にされている。そして、コマンドの入力を１回
行うことで動作モードが決められ、決められた動作モー
ドが実行される。
サイクルを大幅に短縮し、高速にデータの書き込み動作
および読み出し動作を行うことができるDRAMとして、FC
RAM（Fast Cycle RAM）が開発されている。FCRAMでは、
内部動作を３ステージに分け、それぞれのステージは、
自己完結型に動作する。このため、データの入出力部だ
けでなく、アドレス等の取り込み動作、およびメモリコ
ア部の動作についてもパイプライン処理を行うことでき
る。パイプライン処理により動作サイクルの短縮が図ら
れている。また、FCRAMでは、アクセス時間の高速化を
最優先にしているため、アドレス端子が非多重にされ、
アドレス信号を、コマンドの入力と同時に一括して入力
する仕様にされている。そして、コマンドの入力を１回
行うことで動作モードが決められ、決められた動作モー
ドが実行される。
【０００６】
【発明が解決しようとする課題】ところで、上述したSD
RAMでは、コマンド入力用の端子数が多いという問題が
あった。コマンド入力用の端子数が多いと、コマンドの
入力を行う外付け回路の制御が複雑になる。また、上述
したFCRAMでは、アドレスを非多重としているため、同
一の記憶容量を有するDRAM、SDRAMに比べて端子数が多
くなるという問題があった。端子数が多くなることで、
アドレスパッド、およびアドレス入力回路等が多数必要
になり、チップサイズが大きくなるという問題があっ
た。また、端子数が多くなる結果、パッケージサイズが
大きくなるおそれがあった。特に、現在主流となりつつ
あるCSP（Chip Size Package）の場合には、プリント基
板との接続用のボールが二次元的に配列されるため、端
子数によっては、パッケージサイズが端子数に依存して
大きくなるおそれがあった。
RAMでは、コマンド入力用の端子数が多いという問題が
あった。コマンド入力用の端子数が多いと、コマンドの
入力を行う外付け回路の制御が複雑になる。また、上述
したFCRAMでは、アドレスを非多重としているため、同
一の記憶容量を有するDRAM、SDRAMに比べて端子数が多
くなるという問題があった。端子数が多くなることで、
アドレスパッド、およびアドレス入力回路等が多数必要
になり、チップサイズが大きくなるという問題があっ
た。また、端子数が多くなる結果、パッケージサイズが
大きくなるおそれがあった。特に、現在主流となりつつ
あるCSP（Chip Size Package）の場合には、プリント基
板との接続用のボールが二次元的に配列されるため、端
子数によっては、パッケージサイズが端子数に依存して
大きくなるおそれがあった。
【０００７】本発明の目的は、コマンドの入力に必要な
端子数、およびアドレス入力に必要な端子数を低減する
ことにある。本発明の別の目的は、端子数を低減し、チ
ップサイズおよびパッケージサイズの大型化を防止する
ことにある。本発明の別の目的は、端子数の低減によっ
ても、高速な動作サイクルを維持することにある。
端子数、およびアドレス入力に必要な端子数を低減する
ことにある。本発明の別の目的は、端子数を低減し、チ
ップサイズおよびパッケージサイズの大型化を防止する
ことにある。本発明の別の目的は、端子数の低減によっ
ても、高速な動作サイクルを維持することにある。
【０００８】本発明の別の目的は、高速な動作サイクル
を維持するために、特に、信号を高速に取り込むことに
ある。
を維持するために、特に、信号を高速に取り込むことに
ある。
【０００９】
【課題を解決するための手段】図１は、請求項１ないし
請求項４に記載の発明の基本原理を示すフローチャート
である。
請求項４に記載の発明の基本原理を示すフローチャート
である。
【００１０】請求項１の半導体記憶装置の動作制御方法
では、所定の端子から供給される信号をコマンドとして
複数回に分けて取り込み、各回の前記コマンドに基づい
て動作モードを順次絞り込んでいき、絞り込んだ動作モ
ードにしたがい内部回路が制御される。動作モードの決
定に必要な情報を複数回に分けて取り込み、動作モード
を絞り込んでいくため、コマンドの入力の必要な端子数
が低減される。特に、コマンドの入力に専用の端子を設
けている場合には、入力パッド、入力回路等の回路が不
要になり、チップサイズが低減される。例えば、２本の
端子で、コマンドを２回または３回に分けて取り込んだ
場合、それぞれ、４種類または８種類の動作モードを識
別できる。端子数が低減されるため、端子数の制約によ
りパッケージサイズが大型化することが防止される。
では、所定の端子から供給される信号をコマンドとして
複数回に分けて取り込み、各回の前記コマンドに基づい
て動作モードを順次絞り込んでいき、絞り込んだ動作モ
ードにしたがい内部回路が制御される。動作モードの決
定に必要な情報を複数回に分けて取り込み、動作モード
を絞り込んでいくため、コマンドの入力の必要な端子数
が低減される。特に、コマンドの入力に専用の端子を設
けている場合には、入力パッド、入力回路等の回路が不
要になり、チップサイズが低減される。例えば、２本の
端子で、コマンドを２回または３回に分けて取り込んだ
場合、それぞれ、４種類または８種類の動作モードを識
別できる。端子数が低減されるため、端子数の制約によ
りパッケージサイズが大型化することが防止される。
【００１１】請求項２の半導体記憶装置の動作制御方法
では、コマンドの入力が２回に分けて行われる。最初の
コマンドの入力で、複数の動作モードの絞り込りが行わ
れる。このとき、絞り込んだ動作モードのうち、所定の
動作モードの実行に必要な回路の一部を動作する制御を
行う。そして、２番目のコマンドの入力で動作モードを
決定し、この動作モードが、所定の動作モードのとき
に、残りの回路を動作する制御を行う。最初のコマンド
の入力時に、予め、所定の動作モードの一部を実行する
ため、コマンドの入力を２回に分けた場合にも、アクセ
ス時間の高速化が可能になる。
では、コマンドの入力が２回に分けて行われる。最初の
コマンドの入力で、複数の動作モードの絞り込りが行わ
れる。このとき、絞り込んだ動作モードのうち、所定の
動作モードの実行に必要な回路の一部を動作する制御を
行う。そして、２番目のコマンドの入力で動作モードを
決定し、この動作モードが、所定の動作モードのとき
に、残りの回路を動作する制御を行う。最初のコマンド
の入力時に、予め、所定の動作モードの一部を実行する
ため、コマンドの入力を２回に分けた場合にも、アクセ
ス時間の高速化が可能になる。
【００１２】請求項３の半導体記憶装置の動作制御方法
では、最初のコマンドの入力時に、書き込み動作モード
と読み出し動作モードとを区別する。すなわち、最初の
コマンドの入力により絞り込まれた動作モードの中に、
書き込み動作モードと読み出し動作モードとの両方が含
まれることはない。そして、最初のコマンドの入力時
に、書き込み動作モードと読み出し動作モードとに共通
する回路の動作を開始する。予め、書き込み動作と読み
出し動作とに必要な回路の動作を開始することで、アク
セス時間が高速化される。
では、最初のコマンドの入力時に、書き込み動作モード
と読み出し動作モードとを区別する。すなわち、最初の
コマンドの入力により絞り込まれた動作モードの中に、
書き込み動作モードと読み出し動作モードとの両方が含
まれることはない。そして、最初のコマンドの入力時
に、書き込み動作モードと読み出し動作モードとに共通
する回路の動作を開始する。予め、書き込み動作と読み
出し動作とに必要な回路の動作を開始することで、アク
セス時間が高速化される。
【００１３】請求項４の半導体記憶装置の動作制御方法
では、最初のコマンドの入力時に、アドレス端子に供給
されている信号が、書き込み動作または読み出し動作に
必要なアドレスの一部として取り込まれる。２番目のコ
マンドの入力により決定した動作モードが、書き込み動
作モードまたは前記読み出し動作モードのときには、ア
ドレス端子に供給されている信号が、書き込み動作また
は読み出し動作に必要な残りのアドレスとして取り込ま
れる。書き込み動作または読み出し動作に必要なアドレ
スを２回に分けて取り込むため、アドレス端子の数が大
幅に低減される。この結果、アドレスパッド、アドレス
入力回路等が低減され、チップサイズが低減される。端
子数が低減されるため、パッケージサイズが端子数の制
約により大型化することが防止される。請求項５の半導
体記憶装置の動作制御方法では、最初のコマンドの入力
時に、動作モードが書き込み動作モードを含む場合に
は、前回取り込んだ書き込みアドレスおよび書き込みデ
ータを使用して、書き込み動作を開始することが可能な
り、書き込みサイクルを早く終了することが可能なる。
このため、書き込み動作の後に読み出し動作を行う場合
にも、読み出しサイクルの回路動作を早く開始すること
が可能なる。請求項６の半導体記憶装置の動作制御方法
では、最初のコマンドの入力時に絞り込まれた動作モー
ドに書き込み動作モードが含まれる場合、書き込み動作
の実行に必要な回路の一部が動作する。そして、２番目
のコマンドの入力により決定した動作モードが、オート
リフレッシュモードのときに、書き込み動作が実行され
た後、リフレッシュ動作が実行される。このため、最初
のコマンドの入力により動作を開始した回路を利用し
て、効率よく書き込み動作ができる。
では、最初のコマンドの入力時に、アドレス端子に供給
されている信号が、書き込み動作または読み出し動作に
必要なアドレスの一部として取り込まれる。２番目のコ
マンドの入力により決定した動作モードが、書き込み動
作モードまたは前記読み出し動作モードのときには、ア
ドレス端子に供給されている信号が、書き込み動作また
は読み出し動作に必要な残りのアドレスとして取り込ま
れる。書き込み動作または読み出し動作に必要なアドレ
スを２回に分けて取り込むため、アドレス端子の数が大
幅に低減される。この結果、アドレスパッド、アドレス
入力回路等が低減され、チップサイズが低減される。端
子数が低減されるため、パッケージサイズが端子数の制
約により大型化することが防止される。請求項５の半導
体記憶装置の動作制御方法では、最初のコマンドの入力
時に、動作モードが書き込み動作モードを含む場合に
は、前回取り込んだ書き込みアドレスおよび書き込みデ
ータを使用して、書き込み動作を開始することが可能な
り、書き込みサイクルを早く終了することが可能なる。
このため、書き込み動作の後に読み出し動作を行う場合
にも、読み出しサイクルの回路動作を早く開始すること
が可能なる。請求項６の半導体記憶装置の動作制御方法
では、最初のコマンドの入力時に絞り込まれた動作モー
ドに書き込み動作モードが含まれる場合、書き込み動作
の実行に必要な回路の一部が動作する。そして、２番目
のコマンドの入力により決定した動作モードが、オート
リフレッシュモードのときに、書き込み動作が実行され
た後、リフレッシュ動作が実行される。このため、最初
のコマンドの入力により動作を開始した回路を利用し
て、効率よく書き込み動作ができる。
【００１４】図２は、請求項７および請求項８に記載の
発明の基本原理を示すブロック図である。請求項７の半
導体記憶装置は、コマンド制御回路３９、４１を備えて
いる。コマンド制御回路３１、４１は、所定の端子から
供給される信号をコマンドとして複数回に分けて取り込
み、各回の前記コマンドに基づいて動作モードを順次絞
り込んでいき、絞り込んだ動作モードにしたがい内部回
路を制御する。動作モードの決定に必要な情報を複数回
に分けて取り込み、動作モードを絞り込んでいくため、
コマンドの入力の必要な端子数が低減される。特に、コ
マンドの入力に専用の端子を設けている場合には、入力
パッド、入力回路等の回路が不要になり、チップサイズ
が低減される。端子数が低減されるため、端子数の制約
によりパッケージサイズが大型化することが防止され
る。
発明の基本原理を示すブロック図である。請求項７の半
導体記憶装置は、コマンド制御回路３９、４１を備えて
いる。コマンド制御回路３１、４１は、所定の端子から
供給される信号をコマンドとして複数回に分けて取り込
み、各回の前記コマンドに基づいて動作モードを順次絞
り込んでいき、絞り込んだ動作モードにしたがい内部回
路を制御する。動作モードの決定に必要な情報を複数回
に分けて取り込み、動作モードを絞り込んでいくため、
コマンドの入力の必要な端子数が低減される。特に、コ
マンドの入力に専用の端子を設けている場合には、入力
パッド、入力回路等の回路が不要になり、チップサイズ
が低減される。端子数が低減されるため、端子数の制約
によりパッケージサイズが大型化することが防止され
る。
【００１５】請求項８の半導体記憶装置では、コマンド
制御回路３９、４１は、所定の端子から供給される信号
をコマンドとして２回に分けて取り込む。コマンド制御
回路３９、４１は、最初のコマンドの入力時に動作モー
ドを絞り込み、絞り込んだ動作モードのうち所定の動作
モードの実行に必要な回路の一部を動作する制御を行
う。コマンド制御回路３９、４１は、２番目のコマンド
の入力時に動作モードを決定し、決定した動作モードが
前記所定の動作モードであるときに、残りの回路を動作
する制御を行う。
制御回路３９、４１は、所定の端子から供給される信号
をコマンドとして２回に分けて取り込む。コマンド制御
回路３９、４１は、最初のコマンドの入力時に動作モー
ドを絞り込み、絞り込んだ動作モードのうち所定の動作
モードの実行に必要な回路の一部を動作する制御を行
う。コマンド制御回路３９、４１は、２番目のコマンド
の入力時に動作モードを決定し、決定した動作モードが
前記所定の動作モードであるときに、残りの回路を動作
する制御を行う。
【００１６】動作モードの決定に必要な情報を複数回に
分けて取り込むため、コマンドの入力の必要な端子数が
低減される。特に、コマンドの入力に専用の端子を設け
ている場合には、入力パッド、入力回路等の回路が不要
になり、チップサイズが低減される。端子数が低減され
るため、端子数の制約によりパッケージサイズが大型化
することが防止される。最初のコマンドの入力時に、予
め、所定の動作モードの一部を実行するため、コマンド
の入力を２回に分けた場合にも、アクセス時間の高速化
が可能になる。
分けて取り込むため、コマンドの入力の必要な端子数が
低減される。特に、コマンドの入力に専用の端子を設け
ている場合には、入力パッド、入力回路等の回路が不要
になり、チップサイズが低減される。端子数が低減され
るため、端子数の制約によりパッケージサイズが大型化
することが防止される。最初のコマンドの入力時に、予
め、所定の動作モードの一部を実行するため、コマンド
の入力を２回に分けた場合にも、アクセス時間の高速化
が可能になる。
【００１７】請求項９の半導体記憶装置では、コマンド
制御回路は、複数の取込回路を備えている。各取込回路
は、複数回に分けて供給される前記信号を各回毎にそれ
ぞれ取り込む。すなわち、信号の供給されるタイミング
に応じて、それぞれ異なる取込回路が動作し、内部回路
が制御される。このため、複雑なコマンド体系を有する
半導体記憶装置においても、コマンド制御回路を容易に
設計できる。この結果、設計の検証も容易になる。
制御回路は、複数の取込回路を備えている。各取込回路
は、複数回に分けて供給される前記信号を各回毎にそれ
ぞれ取り込む。すなわち、信号の供給されるタイミング
に応じて、それぞれ異なる取込回路が動作し、内部回路
が制御される。このため、複雑なコマンド体系を有する
半導体記憶装置においても、コマンド制御回路を容易に
設計できる。この結果、設計の検証も容易になる。
【００１８】請求項１０の半導体記憶装置では、各取込
回路は、クロック信号における互いに異なるエッジに同
期して、それぞれ信号を取り込む。同一のクロック信号
により信号を直接取り込めるため、取込制御が高速にな
る。この結果、内部回路を動作を早く開始でき、アクセ
ス時間を短縮できる。請求項１１の半導体記憶装置で
は、クロック信号に基づいて複数の取込信号を生成する
タイミング発生回路を備えている。各取込回路は、各取
込信号に同期して、それぞれ前記信号を取り込む。クロ
ック信号から生成される取込信号により信号を取り込む
ため、クロック信号を複数の取込回路に配線することが
不要になる。この結果、供給される信号の数が多く、取
込回路の数が多い場合にも、クロック信号の負荷を増大
することなく、信号を取り込むことができる。
回路は、クロック信号における互いに異なるエッジに同
期して、それぞれ信号を取り込む。同一のクロック信号
により信号を直接取り込めるため、取込制御が高速にな
る。この結果、内部回路を動作を早く開始でき、アクセ
ス時間を短縮できる。請求項１１の半導体記憶装置で
は、クロック信号に基づいて複数の取込信号を生成する
タイミング発生回路を備えている。各取込回路は、各取
込信号に同期して、それぞれ前記信号を取り込む。クロ
ック信号から生成される取込信号により信号を取り込む
ため、クロック信号を複数の取込回路に配線することが
不要になる。この結果、供給される信号の数が多く、取
込回路の数が多い場合にも、クロック信号の負荷を増大
することなく、信号を取り込むことができる。
【００１９】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて詳細に説明する。図３は、本発明の半導体記憶装
置の動作制御方法の第１の実施形態、および本発明の半
導体記憶装置の第１の実施形態における状態遷移図を示
している。この実施形態は、請求項１ないし請求項４、
請求項７、請求項８に対応している。
用いて詳細に説明する。図３は、本発明の半導体記憶装
置の動作制御方法の第１の実施形態、および本発明の半
導体記憶装置の第１の実施形態における状態遷移図を示
している。この実施形態は、請求項１ないし請求項４、
請求項７、請求項８に対応している。
【００２０】この実施形態の半導体記憶装置は、内部回
路を３ステージに分けて、それぞれをパイプライン動作
させる機能を有したDRAMとして形成されている。DRAM
は、６つの動作モードと、３つの動作状態とを有してい
る。動作モードには、低消費電力モード、モードレジス
タ設定モード、読み出し動作モード、書き込み動作モー
ド、オートリフレッシュモード、セルフリフレッシュモ
ードがある。動作状態には、待機状態、活性状態R、活
性状態Wがある。
路を３ステージに分けて、それぞれをパイプライン動作
させる機能を有したDRAMとして形成されている。DRAM
は、６つの動作モードと、３つの動作状態とを有してい
る。動作モードには、低消費電力モード、モードレジス
タ設定モード、読み出し動作モード、書き込み動作モー
ド、オートリフレッシュモード、セルフリフレッシュモ
ードがある。動作状態には、待機状態、活性状態R、活
性状態Wがある。
【００２１】各動作モードおよび各動作状態への移行
は、RDAコマンド、WRAコマンド、DESLコマンド、MRSコ
マンド、LALコマンド、REFコマンド、SELFNコマンド、S
ELFXコマンド、PDEXコマンド、およびPDENコマンドを、
それぞれ受けたときに行われる。矢印は、移行する方向
を示している。RDAコマンド、WRAコマンド、DESLコマン
ド、MRSコマンド、LALコマンド、REFコマンドは、後述
するチップセレクト信号/CS、ファンクション信号FNに
より決まるコマンドである。これ等のコマンドのうち、
太い実線で示したRDAコマンド、WRAコマンド、DESLコマ
ンドは、第１コマンドと称され、待機状態から受け付け
可能なコマンドである。太い破線で示したMRSコマン
ド、LALコマンド、REFコマンドは、第２コマンドと称さ
れ、活性状態Rまたは活性状態Wのときに受け付け可能な
コマンドである。すなわち、第２コマンドは、第１コマ
ンドを受けた後に受け付け可能なコマンドである。した
がって、読み出し動作モード、書き込み動作モード、モ
ードレジスタ設定モード、オートリフレッシュモードへ
の移行は、第１コマンドを受けた後、さらに第２コマン
ドを受けることで行われる。なお、活性状態Rは、第２
コマンドにより読み出し動作モードに移行する可能性の
ある状態である。活性状態Wは、第２コマンドにより書
き込み動作モードに移行する可能性のある状態である。
は、RDAコマンド、WRAコマンド、DESLコマンド、MRSコ
マンド、LALコマンド、REFコマンド、SELFNコマンド、S
ELFXコマンド、PDEXコマンド、およびPDENコマンドを、
それぞれ受けたときに行われる。矢印は、移行する方向
を示している。RDAコマンド、WRAコマンド、DESLコマン
ド、MRSコマンド、LALコマンド、REFコマンドは、後述
するチップセレクト信号/CS、ファンクション信号FNに
より決まるコマンドである。これ等のコマンドのうち、
太い実線で示したRDAコマンド、WRAコマンド、DESLコマ
ンドは、第１コマンドと称され、待機状態から受け付け
可能なコマンドである。太い破線で示したMRSコマン
ド、LALコマンド、REFコマンドは、第２コマンドと称さ
れ、活性状態Rまたは活性状態Wのときに受け付け可能な
コマンドである。すなわち、第２コマンドは、第１コマ
ンドを受けた後に受け付け可能なコマンドである。した
がって、読み出し動作モード、書き込み動作モード、モ
ードレジスタ設定モード、オートリフレッシュモードへ
の移行は、第１コマンドを受けた後、さらに第２コマン
ドを受けることで行われる。なお、活性状態Rは、第２
コマンドにより読み出し動作モードに移行する可能性の
ある状態である。活性状態Wは、第２コマンドにより書
き込み動作モードに移行する可能性のある状態である。
【００２２】細い実線で示したSELFNコマンド、SELFXコ
マンド、PDENコマンド、PDEXコマンドは、後述するパワ
ーダウン信号PDの高レベルまたは低レベルにより決まる
コマンドである。すなわち、オートリフレッシュモード
時に、パワーダウン信号PDが低レベルにされると、制御
はセルフリフレッシュモードに移行する（SELFNコマン
ド）。セルフリフレッシュモード時に、パワーダウン信
号PDが高レベルにされると、制御は待機状態に移行する
（SELFXコマンド）。待機状態時に、パワーダウン信号P
Dが低レベルにされると、制御は低消費電力モードに移
行する（PDENコマンド）。低消費電力モード時に、パワ
ーダウン信号PDが高レベルにされると、制御は待機状態
に移行する（PDEXコマンド）。
マンド、PDENコマンド、PDEXコマンドは、後述するパワ
ーダウン信号PDの高レベルまたは低レベルにより決まる
コマンドである。すなわち、オートリフレッシュモード
時に、パワーダウン信号PDが低レベルにされると、制御
はセルフリフレッシュモードに移行する（SELFNコマン
ド）。セルフリフレッシュモード時に、パワーダウン信
号PDが高レベルにされると、制御は待機状態に移行する
（SELFXコマンド）。待機状態時に、パワーダウン信号P
Dが低レベルにされると、制御は低消費電力モードに移
行する（PDENコマンド）。低消費電力モード時に、パワ
ーダウン信号PDが高レベルにされると、制御は待機状態
に移行する（PDEXコマンド）。
【００２３】なお、細い破線は、動作モードを実行した
後、待機状態に自動復帰することを示している。読み出
し動作、書き込み動作、モードレジスタの設定、オート
リフレッシュ動作が行われた後、制御は自動的に待機状
態に移行する。
後、待機状態に自動復帰することを示している。読み出
し動作、書き込み動作、モードレジスタの設定、オート
リフレッシュ動作が行われた後、制御は自動的に待機状
態に移行する。
【表１】 表１は、第１コマンドを受け付けるための信号の状態を
示している。表において、記号「L-H」は低レベルから
高レベル時の変化を示し、記号「H」は高レベル状態を
示し、記号「L」は低レベルを示し、記号「X」は任意の
高レベルまたは低レベルを示し、記号「BA」は所定のバ
ンクアドレスを示し、記号「UA」は所定の上位アドレス
を示している。
示している。表において、記号「L-H」は低レベルから
高レベル時の変化を示し、記号「H」は高レベル状態を
示し、記号「L」は低レベルを示し、記号「X」は任意の
高レベルまたは低レベルを示し、記号「BA」は所定のバ
ンクアドレスを示し、記号「UA」は所定の上位アドレス
を示している。
【００２４】DESLコマンドの受け付けは、クロック信号
CLKの立ち上がりエッジで、チップセレクト信号/CSが高
レベルの時に行われる。チップの状態は、DESLコマンド
の受けることで、再び待機状態になる。すなわち、DESL
コマンドは、チップの非選択状態を保持するコマンドで
ある。
CLKの立ち上がりエッジで、チップセレクト信号/CSが高
レベルの時に行われる。チップの状態は、DESLコマンド
の受けることで、再び待機状態になる。すなわち、DESL
コマンドは、チップの非選択状態を保持するコマンドで
ある。
【００２５】RDAコマンドの受け付けは、クロック信号C
LKの立ち上がりエッジで、チップセレクト信号/CSが低
レベル、ファンクション信号FNが高レベルの時に行われ
る。RDAコマンドの受け付けと同時に、バンクアドレス
信号BA1、BA0がバンクアドレスとして、アドレス信号A1
4-A0が上位アドレス（例えば、行アドレス）として取り
込まれる。チップの状態は、RDAコマンドの受け付けに
より活性状態Rになる。
LKの立ち上がりエッジで、チップセレクト信号/CSが低
レベル、ファンクション信号FNが高レベルの時に行われ
る。RDAコマンドの受け付けと同時に、バンクアドレス
信号BA1、BA0がバンクアドレスとして、アドレス信号A1
4-A0が上位アドレス（例えば、行アドレス）として取り
込まれる。チップの状態は、RDAコマンドの受け付けに
より活性状態Rになる。
【００２６】WRAコマンドの受け付けは、クロック信号C
LKの立ち上がりエッジで、チップセレクト信号/CSが低
レベル、ファンクション信号FNが低レベルの時に行われ
る。WRAコマンドの受け付けと同時に、バンクアドレス
信号BA1、BA0がバンクアドレスとして、アドレス信号A1
4-A0が上位アドレス（例えば、行アドレス）として取り
込まれる。チップの状態は、WRAコマンドの受け付けに
より活性状態Wになる。
LKの立ち上がりエッジで、チップセレクト信号/CSが低
レベル、ファンクション信号FNが低レベルの時に行われ
る。WRAコマンドの受け付けと同時に、バンクアドレス
信号BA1、BA0がバンクアドレスとして、アドレス信号A1
4-A0が上位アドレス（例えば、行アドレス）として取り
込まれる。チップの状態は、WRAコマンドの受け付けに
より活性状態Wになる。
【表２】 表２は、第２コマンドを受け付けるための信号の状態を
示している。表において、記号「V」、「WBL0」、「WBL
1」は所定の高レベルまたは低レベルを示し、記号「L
A」は所定の下位アドレスを示している。LALコマンドの
受け付けは、クロック信号CLKの立ち上がりエッジで、
チップセレクト信号/CSが高レベルの時に行われる。LAL
コマンドの受け付けと同時に、バンクアドレス信号BA
1、BA0がバンクアドレスとして、アドレス信号A14がWBL
0ビットとして、アドレス信号A13がWBL1ビットとして、
アドレス信号A12-A0が下位アドレス（例えば、列アドレ
ス）として取り込まれる。チップの制御は、活性状態R
でLALコマンドを受け付けたときには、読み出し動作モ
ードに移行し、読み出し動作を実行する。チップの制御
は、活性状態WでLALコマンドを受け付けたときには、書
き込み動作モードに移行し、書き込み動作を実行する。
すなわち、既に取り込んだコマンド（RDAコマンドまた
はWRAコマンド）に基づいて、新たに取り込んだLALコマ
ンドから動作モードが絞り込まれる。換言すれば、動作
モードは、LALコマンドだけでは決まらない。
示している。表において、記号「V」、「WBL0」、「WBL
1」は所定の高レベルまたは低レベルを示し、記号「L
A」は所定の下位アドレスを示している。LALコマンドの
受け付けは、クロック信号CLKの立ち上がりエッジで、
チップセレクト信号/CSが高レベルの時に行われる。LAL
コマンドの受け付けと同時に、バンクアドレス信号BA
1、BA0がバンクアドレスとして、アドレス信号A14がWBL
0ビットとして、アドレス信号A13がWBL1ビットとして、
アドレス信号A12-A0が下位アドレス（例えば、列アドレ
ス）として取り込まれる。チップの制御は、活性状態R
でLALコマンドを受け付けたときには、読み出し動作モ
ードに移行し、読み出し動作を実行する。チップの制御
は、活性状態WでLALコマンドを受け付けたときには、書
き込み動作モードに移行し、書き込み動作を実行する。
すなわち、既に取り込んだコマンド（RDAコマンドまた
はWRAコマンド）に基づいて、新たに取り込んだLALコマ
ンドから動作モードが絞り込まれる。換言すれば、動作
モードは、LALコマンドだけでは決まらない。
【００２７】MRSコマンドの受け付けは、クロック信号C
LKの立ち上がりエッジで、チップセレクト信号/CSが低
レベルの時に行われる。MRSコマンドの受け付けと同時
に、バンクアドレス信号BA1、BA0およびアドレス信号A1
4-A13の低レベルが取り込まれ、アドレス信号A12-A0か
ら所定の値が取り込まれる。アドレス信号A12-A0の値
は、後述するモードレジスタ４９の設定に使用される。
LKの立ち上がりエッジで、チップセレクト信号/CSが低
レベルの時に行われる。MRSコマンドの受け付けと同時
に、バンクアドレス信号BA1、BA0およびアドレス信号A1
4-A13の低レベルが取り込まれ、アドレス信号A12-A0か
ら所定の値が取り込まれる。アドレス信号A12-A0の値
は、後述するモードレジスタ４９の設定に使用される。
【００２８】REFコマンドの受け付けは、クロック信号C
LKの立ち上がりエッジで、チップセレクト信号/CSが低
レベルの時に行われる。REFコマンドを受けてチップの
制御はオートリフレッシュモードに移行し、オートリフ
レッシュ動作を実行する。LALコマンド、書き込み動作
または読み出し動作のための共通のコマンドであり、書
き込み動作を実行するか読み出し動作を実行するかは、
第１コマンドに依存する。また、MRSコマンド、REFコマ
ンドの受け付けは、いずれもチップセレクト信号/CSが
低レベルのときに行われる。
LKの立ち上がりエッジで、チップセレクト信号/CSが低
レベルの時に行われる。REFコマンドを受けてチップの
制御はオートリフレッシュモードに移行し、オートリフ
レッシュ動作を実行する。LALコマンド、書き込み動作
または読み出し動作のための共通のコマンドであり、書
き込み動作を実行するか読み出し動作を実行するかは、
第１コマンドに依存する。また、MRSコマンド、REFコマ
ンドの受け付けは、いずれもチップセレクト信号/CSが
低レベルのときに行われる。
【００２９】このため、本発明のDRAMは、チップセレク
ト信号/CS、ファンクション信号FNのみをコマンド信号
とすることで、読み出し動作、書き込み動作、モードレ
ジスタ設定、オートリフレッシュを行うことが可能であ
る。また、読み出し動作、書き込み動作に際には、例え
ば/WE等の読み書き端子は不要である。
ト信号/CS、ファンクション信号FNのみをコマンド信号
とすることで、読み出し動作、書き込み動作、モードレ
ジスタ設定、オートリフレッシュを行うことが可能であ
る。また、読み出し動作、書き込み動作に際には、例え
ば/WE等の読み書き端子は不要である。
【表３】 表３は、表２に示したLALコマンドを受ける際に設定す
るWBL0ビット、WBL1ビットの詳細を示している。WBL0ビ
ット、WBL1ビットは、後述する書き込み動作時の書き込
みデータ数の設定を行うビットである。バースト長は、
１回の書き込み動作または読み出し動作で入出力可能な
データ信号数である。
るWBL0ビット、WBL1ビットの詳細を示している。WBL0ビ
ット、WBL1ビットは、後述する書き込み動作時の書き込
みデータ数の設定を行うビットである。バースト長は、
１回の書き込み動作または読み出し動作で入出力可能な
データ信号数である。
【００３０】バースト長BLが「２」の場合、WBL0ビット
が低レベルの時には、全データの書き込み動作が行われ
る。WBL0ビットが高レベルの時には、最初のデータのみ
書き込み動作が行われる。バースト長BLが「４」の場
合、WBL0ビットが高レベル、WBL1ビットが低レベルの時
には、全データの書き込み動作が行われる。WBL0ビット
が低レベル、WBL1ビットが高レベルの時には、最初の２
データのみ書き込み動作が行われる。WBL0ビット、WBL1
ビットがともに高レベルの時には、最初のデータのみ書
き込み動作が行われる。
が低レベルの時には、全データの書き込み動作が行われ
る。WBL0ビットが高レベルの時には、最初のデータのみ
書き込み動作が行われる。バースト長BLが「４」の場
合、WBL0ビットが高レベル、WBL1ビットが低レベルの時
には、全データの書き込み動作が行われる。WBL0ビット
が低レベル、WBL1ビットが高レベルの時には、最初の２
データのみ書き込み動作が行われる。WBL0ビット、WBL1
ビットがともに高レベルの時には、最初のデータのみ書
き込み動作が行われる。
【００３１】バースト長BLが「８」の場合、WBL0ビッ
ト、WBL1ビットがともに低レベルの時には、全データの
書き込み動作が行われる。WBL0ビットが高レベル、WBL1
ビットが低レベルの時には、最初の４データのみ書き込
み動作が行われる。WBL0ビットが低レベル、WBL1ビット
が高レベルの時には、最初の２データのみ書き込み動作
が行われる。WBL0ビット、WBL1ビットがともに高レベル
の時には、最初のデータのみ書き込み動作が行われる。
ト、WBL1ビットがともに低レベルの時には、全データの
書き込み動作が行われる。WBL0ビットが高レベル、WBL1
ビットが低レベルの時には、最初の４データのみ書き込
み動作が行われる。WBL0ビットが低レベル、WBL1ビット
が高レベルの時には、最初の２データのみ書き込み動作
が行われる。WBL0ビット、WBL1ビットがともに高レベル
の時には、最初のデータのみ書き込み動作が行われる。
【００３２】設定された書き込みデータ数の書き込み動
作を完了した後に、制御は直ちに書き込み動作モードか
ら待機状態に移行する。このため、不要な書き込み動作
を行うことが防止され、書き込みサイクルに要する時間
が低減される。
作を完了した後に、制御は直ちに書き込み動作モードか
ら待機状態に移行する。このため、不要な書き込み動作
を行うことが防止され、書き込みサイクルに要する時間
が低減される。
【表４】 表４は、低消費電力モード、セルフリフレッシュモード
における信号の状態を示している。
における信号の状態を示している。
【００３３】低消費電力モードへの移行は、待機状態に
おいて、チップセレクト信号/CSが高レベルの状態で、
パワーダウン信号PDが高レベルから低レベルに変化した
ときに行われる（PDENコマンド）。低消費電力モードへ
の移行中は、パワーダウン信号PDの低レベルを維持する
ことで、低消費電力モードの状態が保持される。すなわ
ち、後述するように、パワーダウン信号PDを受け付ける
入力バッファ以外は非活性化される。低消費電力モード
からの解除は、チップセレクト信号/CSが高レベルの状
態で、パワーダウン信号PDが低レベルから高レベルに変
化したときに行われる（PDEXコマンド）。
おいて、チップセレクト信号/CSが高レベルの状態で、
パワーダウン信号PDが高レベルから低レベルに変化した
ときに行われる（PDENコマンド）。低消費電力モードへ
の移行中は、パワーダウン信号PDの低レベルを維持する
ことで、低消費電力モードの状態が保持される。すなわ
ち、後述するように、パワーダウン信号PDを受け付ける
入力バッファ以外は非活性化される。低消費電力モード
からの解除は、チップセレクト信号/CSが高レベルの状
態で、パワーダウン信号PDが低レベルから高レベルに変
化したときに行われる（PDEXコマンド）。
【００３４】セルフリフレッシュモードへの移行は、オ
ートリフレッシュモードにおいて、チップセレクト信号
/CSが低レベルの状態で、パワーダウン信号PDが高レベ
ルから低レベルに変化したときに行われる（SELFNコマ
ンド）。セルフリフレッシュモードへの移行中は、パワ
ーダウン信号PDの低レベルを維持することで、セルフリ
フレッシュモード状態が保持される。すなわち、セルフ
リフレッシュ動作が連続して行われる。セルフリフレッ
シュモードからの解除は、チップセレクト信号/CSが高
レベルの状態で、パワーダウン信号PDが低レベルから高
レベルに変化したときに行われる（SELFXコマンド）。
ートリフレッシュモードにおいて、チップセレクト信号
/CSが低レベルの状態で、パワーダウン信号PDが高レベ
ルから低レベルに変化したときに行われる（SELFNコマ
ンド）。セルフリフレッシュモードへの移行中は、パワ
ーダウン信号PDの低レベルを維持することで、セルフリ
フレッシュモード状態が保持される。すなわち、セルフ
リフレッシュ動作が連続して行われる。セルフリフレッ
シュモードからの解除は、チップセレクト信号/CSが高
レベルの状態で、パワーダウン信号PDが低レベルから高
レベルに変化したときに行われる（SELFXコマンド）。
【００３５】図４は、本発明が適用されたDRAMの全体構
成を示している。DRAMは、デコード部２１、４つのメモ
リ動作部２３、および入出力部２５で構成されている。
デコード部２１は第１ステージに対応する制御を行うブ
ロックである。メモリ動作部２３は第２ステージに対応
する制御を行うブロックである。入出力部２５は第３ス
テージに対応する制御を行うブロックである。これ等３
つのブロックは、それぞれ独立してパイプライン動作す
る機能を有している。各メモリ動作部２３は、メモリコ
ア部２７を備えている。
成を示している。DRAMは、デコード部２１、４つのメモ
リ動作部２３、および入出力部２５で構成されている。
デコード部２１は第１ステージに対応する制御を行うブ
ロックである。メモリ動作部２３は第２ステージに対応
する制御を行うブロックである。入出力部２５は第３ス
テージに対応する制御を行うブロックである。これ等３
つのブロックは、それぞれ独立してパイプライン動作す
る機能を有している。各メモリ動作部２３は、メモリコ
ア部２７を備えている。
【００３６】デコード部２１には、クロック端子CLK、
パワーダウン端子PD、チップセレクト端子/CS、ファン
クション端子FN、バンクアドレス端子BA1、BA0、および
アドレス端子A14-A0を介して、それぞれ外部からクロッ
ク信号CLK、パワーダウン信号PD、チップセレクト信号/
CS、ファンクション信号FN、バンクアドレス信号BA1、B
A0、およびアドレス信号A14-A0が供給されている。デコ
ード部２１は、活性化信号ACT、バンクアドレス信号B-A
DD、内部クロック信号CLKIN、制御信号CNT1、およびモ
ード制御信号MDを出力している。
パワーダウン端子PD、チップセレクト端子/CS、ファン
クション端子FN、バンクアドレス端子BA1、BA0、および
アドレス端子A14-A0を介して、それぞれ外部からクロッ
ク信号CLK、パワーダウン信号PD、チップセレクト信号/
CS、ファンクション信号FN、バンクアドレス信号BA1、B
A0、およびアドレス信号A14-A0が供給されている。デコ
ード部２１は、活性化信号ACT、バンクアドレス信号B-A
DD、内部クロック信号CLKIN、制御信号CNT1、およびモ
ード制御信号MDを出力している。
【００３７】各メモリ動作部２３には、活性化信号AC
T、バンクアドレス信号B-ADDが供給されている。各メモ
リ動作部２３は、制御信号CNT2、プリデコード信号PDEC
C、読み出しデータ信号RDATAを入出力部２５に出力し、
入出力部２５から書き込みデータ信号WDATAを受けてい
る。入出力部２５には、データ入出力端子DQ15-DQ0を介
して、外部からデータ入出力信号DQ15-DQ0が供給されて
いる。入出力部２５には、デコード部２１から制御信号
CNT1、内部クロック信号CLKIN、モード制御信号MDが供
給されている。
T、バンクアドレス信号B-ADDが供給されている。各メモ
リ動作部２３は、制御信号CNT2、プリデコード信号PDEC
C、読み出しデータ信号RDATAを入出力部２５に出力し、
入出力部２５から書き込みデータ信号WDATAを受けてい
る。入出力部２５には、データ入出力端子DQ15-DQ0を介
して、外部からデータ入出力信号DQ15-DQ0が供給されて
いる。入出力部２５には、デコード部２１から制御信号
CNT1、内部クロック信号CLKIN、モード制御信号MDが供
給されている。
【００３８】なお、図中の太い矢印は、複数本からなる
信号線を示している。また、以降の説明を分かりやすく
するため、例えば、「クロック信号CLK」を「CLK信
号」、「チップセレクト信号/CS」を「/CS信号」という
ように、各信号名を略して表すことがある。図５は、図
４に示したデコード部２１の詳細を示している。デコー
ド部２１は、主にコマンドおよびアドレスの入力、デコ
ードを行うブロックである。デコード部２１は各信号を
デコード後に、自動的にリセットされ、次のコマンド、
アドレス信号を受け付ける状態になる。
信号線を示している。また、以降の説明を分かりやすく
するため、例えば、「クロック信号CLK」を「CLK信
号」、「チップセレクト信号/CS」を「/CS信号」という
ように、各信号名を略して表すことがある。図５は、図
４に示したデコード部２１の詳細を示している。デコー
ド部２１は、主にコマンドおよびアドレスの入力、デコ
ードを行うブロックである。デコード部２１は各信号を
デコード後に、自動的にリセットされ、次のコマンド、
アドレス信号を受け付ける状態になる。
【００３９】デコード部２１は、クロックバッファ２
９、制御信号バッファ３１、パワーダウン信号ラッチ３
３、行アドレスバッファ３５、列アドレスバッファ３
７、コマンドデコーダ３９、コマンドラッチ４１、リフ
レッシュカウンタ４３、行アドレスラッチ４５、列アド
レスラッチ４７、モードレジスタ４９、およびモード制
御回路５１を備えている。
９、制御信号バッファ３１、パワーダウン信号ラッチ３
３、行アドレスバッファ３５、列アドレスバッファ３
７、コマンドデコーダ３９、コマンドラッチ４１、リフ
レッシュカウンタ４３、行アドレスラッチ４５、列アド
レスラッチ４７、モードレジスタ４９、およびモード制
御回路５１を備えている。
【００４０】クロックバッファ２９は、クロック信号CL
Kを受け、内部クロック信号CLKINを出力している。制御
信号バッファ３１は、内部クロック信号CLKINに同期し
て、チップセレクト信号/CS、ファンクション信号FNを
取り込み、取り込んだ信号を、それぞれ内部信号CINと
してコマンドデコーダ３９に出力している。パワーダウ
ン信号ラッチ３３は、内部クロック信号CLKINに同期し
て、パワーダウン信号PDを取り込み、取り込んだ信号を
内部パワーダウン信号PDINとしてコマンドデコーダ３９
に出力している。行アドレスバッファ３５は、内部クロ
ック信号CLKINに同期して、バンクアドレス信号BA1-BA
0、アドレス信号A14-A0を取り込み、取り込んだ信号を
内部行アドレス信号ADRINとして行アドレスラッチ４５
およびモードレジスタ４９に出力する回路である。列ア
ドレスバッファ３７は、内部クロック信号CLKINに同期
して、アドレス信号A8-A0を取り込み、取り込んだ信号
を内部列アドレス信号ADCINとして列アドレスラッチ４
７およびモードレジスタ４９に出力する回路である。行
アドレスバッファ３５および列アドレスバッファ３７に
供給されている所定の制御信号CNT1は、低消費電力モー
ド時に行アドレスバッファ３５および列アドレスバッフ
ァ３７を非活性化制御するための信号である。
Kを受け、内部クロック信号CLKINを出力している。制御
信号バッファ３１は、内部クロック信号CLKINに同期し
て、チップセレクト信号/CS、ファンクション信号FNを
取り込み、取り込んだ信号を、それぞれ内部信号CINと
してコマンドデコーダ３９に出力している。パワーダウ
ン信号ラッチ３３は、内部クロック信号CLKINに同期し
て、パワーダウン信号PDを取り込み、取り込んだ信号を
内部パワーダウン信号PDINとしてコマンドデコーダ３９
に出力している。行アドレスバッファ３５は、内部クロ
ック信号CLKINに同期して、バンクアドレス信号BA1-BA
0、アドレス信号A14-A0を取り込み、取り込んだ信号を
内部行アドレス信号ADRINとして行アドレスラッチ４５
およびモードレジスタ４９に出力する回路である。列ア
ドレスバッファ３７は、内部クロック信号CLKINに同期
して、アドレス信号A8-A0を取り込み、取り込んだ信号
を内部列アドレス信号ADCINとして列アドレスラッチ４
７およびモードレジスタ４９に出力する回路である。行
アドレスバッファ３５および列アドレスバッファ３７に
供給されている所定の制御信号CNT1は、低消費電力モー
ド時に行アドレスバッファ３５および列アドレスバッフ
ァ３７を非活性化制御するための信号である。
【００４１】コマンドデコーダ３９は、内部クロック信
号CLKIN、内部信号CIN、および内部パワーダウン信号PD
INを受けてコマンドを解読し、他の回路を制御する制御
信号CNT1およびメモリ動作部２３を制御する活性化信号
ACTを生成する回路である。制御信号CNT1は、複数本か
らなり、それぞれの信号が各回路を制御している。ま
た、コマンドデコーダ３９は、取り込んだ第１コマンド
の内容をコマンド信号CMD1を介してコマンドラッチ４１
に出力している。コマンドデコーダ３９は、コマンドラ
ッチ４１にラッチされた第１コマンドの内容をコマンド
信号CMD2を介して受けている。コマンドラッチ４１は、
第１コマンドの内容をラッチする機能を有しており、チ
ップが図３に示した活性状態R、活性状態Wのいずれの状
態にあるかを記憶する回路である。
号CLKIN、内部信号CIN、および内部パワーダウン信号PD
INを受けてコマンドを解読し、他の回路を制御する制御
信号CNT1およびメモリ動作部２３を制御する活性化信号
ACTを生成する回路である。制御信号CNT1は、複数本か
らなり、それぞれの信号が各回路を制御している。ま
た、コマンドデコーダ３９は、取り込んだ第１コマンド
の内容をコマンド信号CMD1を介してコマンドラッチ４１
に出力している。コマンドデコーダ３９は、コマンドラ
ッチ４１にラッチされた第１コマンドの内容をコマンド
信号CMD2を介して受けている。コマンドラッチ４１は、
第１コマンドの内容をラッチする機能を有しており、チ
ップが図３に示した活性状態R、活性状態Wのいずれの状
態にあるかを記憶する回路である。
【００４２】リフレッシュカウンタ４３は、所定の制御
信号CNT1を受け、動作モードが、オートリフレッシュモ
ードまたはセルフリフレッシュモードのときに、内部で
生成したリフレッシュアドレスADREFを出力する回路で
ある。行アドレスラッチ４５は、内部行アドレス信号AD
RINまたはリフレッシュアドレスADREFを、バンクアドレ
スB-ADDとして出力する回路である。列アドレスラッチ
４７は、内部列アドレス信号ADCINまたはリフレッシュ
アドレスADREFを、バンクアドレスB-ADDとして出力する
回路である。
信号CNT1を受け、動作モードが、オートリフレッシュモ
ードまたはセルフリフレッシュモードのときに、内部で
生成したリフレッシュアドレスADREFを出力する回路で
ある。行アドレスラッチ４５は、内部行アドレス信号AD
RINまたはリフレッシュアドレスADREFを、バンクアドレ
スB-ADDとして出力する回路である。列アドレスラッチ
４７は、内部列アドレス信号ADCINまたはリフレッシュ
アドレスADREFを、バンクアドレスB-ADDとして出力する
回路である。
【００４３】モードレジスタ４９は、チップの状態を設
定するレジスタである。モードレジスタ４９は、内部行
アドレス信号ADRIN、内部列アドレス信号ADCIN、所定の
制御信号CNT1を受け、モード設定信号MSETを出力してい
る。モード制御回路５１は、モードレジスタ４９に設定
された内容（後述するデータレイテンシDL、バーストタ
イプ、バースト長BL）をモード設定信号MSETを介して受
け、モード制御信号MDを出力する回路である。
定するレジスタである。モードレジスタ４９は、内部行
アドレス信号ADRIN、内部列アドレス信号ADCIN、所定の
制御信号CNT1を受け、モード設定信号MSETを出力してい
る。モード制御回路５１は、モードレジスタ４９に設定
された内容（後述するデータレイテンシDL、バーストタ
イプ、バースト長BL）をモード設定信号MSETを介して受
け、モード制御信号MDを出力する回路である。
【００４４】図６は、モードレジスタ４９の各ビット内
容を示している。モードレジスタ４９は、バンクアドレ
ス信号BA1、BA0、アドレス信号A12-A0に対応する１５ビ
ットで構成されている。バンクアドレス信号BA1、BA0、
およびアドレス信号A12-A7に対応する８ビットは、常に
低レベルを書き込む仕様になっている。アドレス信号A6
-A4に対応する３ビットは、データ信号の入出力タイミ
ングを決めるデータレイテンシDLを「２」または「３」
に設定するビットである。アドレス信号A3に対応するビ
ットは、データ信号の入出力順序であるバーストタイプ
BTを「シーケンシャル」または「インタリーブ」に設定
するビットである。アドレス信号A2-A0に対応する３ビ
ットは、バースト長BLを「２」、「４」、「８」のいず
れかに設定するビットである。
容を示している。モードレジスタ４９は、バンクアドレ
ス信号BA1、BA0、アドレス信号A12-A0に対応する１５ビ
ットで構成されている。バンクアドレス信号BA1、BA0、
およびアドレス信号A12-A7に対応する８ビットは、常に
低レベルを書き込む仕様になっている。アドレス信号A6
-A4に対応する３ビットは、データ信号の入出力タイミ
ングを決めるデータレイテンシDLを「２」または「３」
に設定するビットである。アドレス信号A3に対応するビ
ットは、データ信号の入出力順序であるバーストタイプ
BTを「シーケンシャル」または「インタリーブ」に設定
するビットである。アドレス信号A2-A0に対応する３ビ
ットは、バースト長BLを「２」、「４」、「８」のいず
れかに設定するビットである。
【００４５】図７は、メモリ動作部２３の詳細を示して
いる。メモリ動作部２３は、RASジェネレータ５３、プ
リチャージジェネレータ５５、第１制御回路５７、プリ
デコーダ５９ａ、５９ｂ、ブロックデコーダ６１、ワー
ドデコーダ６３、１/4デコーダ６５、BLTデコーダ６
７、センスアンプジェネレータ６９、コラムデコーダ７
１、第２制御回路７３、およびリード/ライトバッファ
７５を備えている。
いる。メモリ動作部２３は、RASジェネレータ５３、プ
リチャージジェネレータ５５、第１制御回路５７、プリ
デコーダ５９ａ、５９ｂ、ブロックデコーダ６１、ワー
ドデコーダ６３、１/4デコーダ６５、BLTデコーダ６
７、センスアンプジェネレータ６９、コラムデコーダ７
１、第２制御回路７３、およびリード/ライトバッファ
７５を備えている。
【００４６】RASジェネレータ５３は、活性化信号ACTを
受け、プリチャージ制御信号PREおよびワード線選択信
号RASZを第１制御回路５７に出力する回路である。ま
た、RASジェネレータ５３は、ワード線選択信号RASZと
ほぼ同一のタイミングの制御信号P1をプリチャージジェ
ネレータ５５に出力し、制御信号P2をプリチャージジェ
ネレータ５５から受けている。プリチャージジェネレー
タ５５は、制御信号P1を受けた後、所定の時間後に制御
信号P2を出力する回路である。
受け、プリチャージ制御信号PREおよびワード線選択信
号RASZを第１制御回路５７に出力する回路である。ま
た、RASジェネレータ５３は、ワード線選択信号RASZと
ほぼ同一のタイミングの制御信号P1をプリチャージジェ
ネレータ５５に出力し、制御信号P2をプリチャージジェ
ネレータ５５から受けている。プリチャージジェネレー
タ５５は、制御信号P1を受けた後、所定の時間後に制御
信号P2を出力する回路である。
【００４７】第１制御回路５７は、プリチャージ制御信
号PREとワード線選択信号RASZを受け、制御信号CNT2を
出力する回路である。制御信号CNT2は、複数本からな
り、それぞれ、ワードデコーダ６３、１/4デコーダ６
５、BLTデコーダ６７、プリデコーダ５９ａ、５９ｂ、
センスアンプジェネレータ６９、コラムデコーダ７１、
第２制御回路７３、および入出力部２５に供給されてい
る。制御信号CNT2は、入出力部２５には、２本供給され
ている。
号PREとワード線選択信号RASZを受け、制御信号CNT2を
出力する回路である。制御信号CNT2は、複数本からな
り、それぞれ、ワードデコーダ６３、１/4デコーダ６
５、BLTデコーダ６７、プリデコーダ５９ａ、５９ｂ、
センスアンプジェネレータ６９、コラムデコーダ７１、
第２制御回路７３、および入出力部２５に供給されてい
る。制御信号CNT2は、入出力部２５には、２本供給され
ている。
【００４８】プリデコーダ５９ａは、所定の制御信号CN
T2およびバンクアドレスB-ADDを受け、プリデコード信
号PDECRおよびプリデコード信号PDECBを出力する回路で
ある。プリデコーダ５９ｂは、所定の制御信号CNT2およ
びバンクアドレスB-ADDを受け、プリデコード信号PDECC
を出力する回路である。ブロックデコーダ６１は、プリ
デコーダ５９ａからのプリデコード信号PDECBを受けて
デコード信号DECBを出力する回路である。
T2およびバンクアドレスB-ADDを受け、プリデコード信
号PDECRおよびプリデコード信号PDECBを出力する回路で
ある。プリデコーダ５９ｂは、所定の制御信号CNT2およ
びバンクアドレスB-ADDを受け、プリデコード信号PDECC
を出力する回路である。ブロックデコーダ６１は、プリ
デコーダ５９ａからのプリデコード信号PDECBを受けて
デコード信号DECBを出力する回路である。
【００４９】ワードデコーダ６３は、所定の制御信号CN
T2、デコード信号DECB、プリデコード信号PDECRを受
け、主ワード線デコード信号WDECをメモリコア部２７に
出力する回路である。１/4デコーダ６５は、所定の制御
信号CNT2およびプリデコード信号PDECR、PDECCを受け、
副ワード線デコード信号1/4DECをメモリコア部２７に出
力する回路である。副ワード線デコード信号1/4DECは、
選択された主ワード線から分岐する４本の副ワード線の
いずれかを選択するための信号である。
T2、デコード信号DECB、プリデコード信号PDECRを受
け、主ワード線デコード信号WDECをメモリコア部２７に
出力する回路である。１/4デコーダ６５は、所定の制御
信号CNT2およびプリデコード信号PDECR、PDECCを受け、
副ワード線デコード信号1/4DECをメモリコア部２７に出
力する回路である。副ワード線デコード信号1/4DECは、
選択された主ワード線から分岐する４本の副ワード線の
いずれかを選択するための信号である。
【００５０】BLTデコーダ６７は、所定の制御信号CNT
2、デコード信号DECB、およびプリデコード信号PDECRを
受け、ビット線トランスファデコード信号BLTをメモリ
コア部２７に出力する回路である。センスアンプジェネ
レータ６９は、所定の制御信号CNT2、デコード信号DEC
B、およびプリデコード信号PDECR、PDECCを受け、セン
スアンプ活性化信号MW、SWをメモリコア部２７に出力す
る回路である。
2、デコード信号DECB、およびプリデコード信号PDECRを
受け、ビット線トランスファデコード信号BLTをメモリ
コア部２７に出力する回路である。センスアンプジェネ
レータ６９は、所定の制御信号CNT2、デコード信号DEC
B、およびプリデコード信号PDECR、PDECCを受け、セン
スアンプ活性化信号MW、SWをメモリコア部２７に出力す
る回路である。
【００５１】コラムデコーダ７１は、所定の制御信号CN
T2、プリデコード信号PDECCを受け、コラム選択線（図
示せず）を選択するコラム線選択信号CLをメモリコア部
２７に出力する回路である。コラムデコーダ７１は、図
８に示すように、複数のデコード回路７１ａから構成さ
れている。各デコード回路７１ａは、インバータを介し
て縦続接続されたNANDゲート７１ｂ、７１ｃと複数のイ
ンバータとを備えている。入力側のNANDゲート７１ｂに
は、プリデコード信号PDECC(a)、PDECC(b)、PDECC(c)が
供給されている。出力側のNANDゲート７１ｃには、NAND
ゲート７１ｂから出力される論理と、制御信号CNT2とが
供給されている。
T2、プリデコード信号PDECCを受け、コラム選択線（図
示せず）を選択するコラム線選択信号CLをメモリコア部
２７に出力する回路である。コラムデコーダ７１は、図
８に示すように、複数のデコード回路７１ａから構成さ
れている。各デコード回路７１ａは、インバータを介し
て縦続接続されたNANDゲート７１ｂ、７１ｃと複数のイ
ンバータとを備えている。入力側のNANDゲート７１ｂに
は、プリデコード信号PDECC(a)、PDECC(b)、PDECC(c)が
供給されている。出力側のNANDゲート７１ｃには、NAND
ゲート７１ｂから出力される論理と、制御信号CNT2とが
供給されている。
【００５２】また、図７に示した第２制御回路７３は、
所定の制御信号CNT2およびプリデコード信号PDECCを受
け、リード/ライトバッファ７５を制御する制御信号CNT
3を出力する回路である。リード/ライトバッファ７５
は、制御信号CNT3の制御を受け、書き込み動作時に、入
出力部２５から送られる書き込みデータ信号WDATAをメ
モリコア部２７に転送し、読み出し動作時に、メモリコ
ア部２７から出力されるデータを読み出しデータ信号RD
ATAとして入出力部２５に転送する回路である。
所定の制御信号CNT2およびプリデコード信号PDECCを受
け、リード/ライトバッファ７５を制御する制御信号CNT
3を出力する回路である。リード/ライトバッファ７５
は、制御信号CNT3の制御を受け、書き込み動作時に、入
出力部２５から送られる書き込みデータ信号WDATAをメ
モリコア部２７に転送し、読み出し動作時に、メモリコ
ア部２７から出力されるデータを読み出しデータ信号RD
ATAとして入出力部２５に転送する回路である。
【００５３】図９は、メモリコア部２７の概要を示して
いる。メモリコア部２７には、主ワードデコーダ２７
ａ、1/4ワードセレクタ２７ｂ、副ワード線ドライバ２
７ｃ、副ワードデコーダ２７ｄ、センスアンプ２７ｅ、
およびメモリセルMCが、それぞれ複数配置されている。
主ワードデコーダ２７ａは、主ワード線デコード信号WD
ECを受けて、所定の主ワード線MWLを選択する回路であ
る。1/4ワードセレクタ２７ｃ、副ワード線ドライバ２
７ｂ、副ワードデコーダ２７ｄは、副ワード線デコード
信号1/4DECを受けて、所定の副ワード線SWLを選択する
回路である。主ワード線MWLおよび副ワード線SWLの選択
により、例えば、１回の読み出し動作時に、太線で示し
た主ワード線MWLおよび副ワード線SWLが選択される。選
択された主ワード線MWLおよび副ワード線SWLに接続され
たメモリセルMCからデータが出力される。
いる。メモリコア部２７には、主ワードデコーダ２７
ａ、1/4ワードセレクタ２７ｂ、副ワード線ドライバ２
７ｃ、副ワードデコーダ２７ｄ、センスアンプ２７ｅ、
およびメモリセルMCが、それぞれ複数配置されている。
主ワードデコーダ２７ａは、主ワード線デコード信号WD
ECを受けて、所定の主ワード線MWLを選択する回路であ
る。1/4ワードセレクタ２７ｃ、副ワード線ドライバ２
７ｂ、副ワードデコーダ２７ｄは、副ワード線デコード
信号1/4DECを受けて、所定の副ワード線SWLを選択する
回路である。主ワード線MWLおよび副ワード線SWLの選択
により、例えば、１回の読み出し動作時に、太線で示し
た主ワード線MWLおよび副ワード線SWLが選択される。選
択された主ワード線MWLおよび副ワード線SWLに接続され
たメモリセルMCからデータが出力される。
【００５４】センスアンプ２７ｅは、例えば、読み出し
動作時に、メモリセルから出力されるデータを増幅し出
力するとともに、増幅したデータをメモリセルに再書き
込みする回路である。図１０は、入出力部２５の詳細を
示している。入出力部２５は、読み出し動作用のデータ
コンバータ７７、書き込み動作用のデータコンバータ７
９、データ出力バッファ８１、データ入力バッファ８
３、および書き込みデータ長制御回路８５を備えてい
る。
動作時に、メモリセルから出力されるデータを増幅し出
力するとともに、増幅したデータをメモリセルに再書き
込みする回路である。図１０は、入出力部２５の詳細を
示している。入出力部２５は、読み出し動作用のデータ
コンバータ７７、書き込み動作用のデータコンバータ７
９、データ出力バッファ８１、データ入力バッファ８
３、および書き込みデータ長制御回路８５を備えてい
る。
【００５５】データコンバータ７７は、図７のリード/
ライトバッファ７５から供給される読み出しデータ信号
RDATAを並列直列変換し、変換された出力データDOUTを
データ出力バッファ８１に出力する回路である。データ
コンバータ７９は、データ入力バッファ８３から供給さ
れる入力データDINを直列並列変換し、変換された書き
込みデータ信号WDATAを図７のリード/ライトバッファ７
５に出力する回路である。データコンバータ７７、７９
には、それぞれ所定の制御信号CNT1、所定の制御信号CN
T2、プリデコード信号PDECC、データレイテンシDLの情
報を有するモード制御信号MD、および内部クロック信号
CLKINが供給されている。
ライトバッファ７５から供給される読み出しデータ信号
RDATAを並列直列変換し、変換された出力データDOUTを
データ出力バッファ８１に出力する回路である。データ
コンバータ７９は、データ入力バッファ８３から供給さ
れる入力データDINを直列並列変換し、変換された書き
込みデータ信号WDATAを図７のリード/ライトバッファ７
５に出力する回路である。データコンバータ７７、７９
には、それぞれ所定の制御信号CNT1、所定の制御信号CN
T2、プリデコード信号PDECC、データレイテンシDLの情
報を有するモード制御信号MD、および内部クロック信号
CLKINが供給されている。
【００５６】書き込みデータ長制御回路８５は、所定の
制御信号CNT1を受け、書き込み動作時のデータ長を制御
する制御信号CNT3をデータコンバータ７９に出力する回
路である。書き込みデータ長は、書き込み動作時のLAL
コマンドの入力時に、アドレス端子A14-A13から供給さ
れるWBL0、WBL1ビットにより指定される（表３参照）。
以下、上述したDRAMの動作の一例として、読み出し動作
について説明する。
制御信号CNT1を受け、書き込み動作時のデータ長を制御
する制御信号CNT3をデータコンバータ７９に出力する回
路である。書き込みデータ長は、書き込み動作時のLAL
コマンドの入力時に、アドレス端子A14-A13から供給さ
れるWBL0、WBL1ビットにより指定される（表３参照）。
以下、上述したDRAMの動作の一例として、読み出し動作
について説明する。
【００５７】読み出し動作は、図３に示したように、RD
Aコマンド（第１コマンド）により、チップを待機状態
から活性状態Rにした後、さらにLALコマンド（第２コマ
ンド）によりチップを読み出し動作モードにすることで
行われる。図１１は、読み出し動作時の主要な信号のタ
イミングを示している。先ず、図５の制御信号バッファ
３１は、CLK信号の立ち上がりエッジに同期して第１コ
マンドの取り込みを行う（図１１(a)）。コマンドデコ
ーダ３９は、制御信号バッファ３１が取り込んだ内部信
号CINを受け、ACT信号を所定の期間高レベルにする（図
１１(b)）。
Aコマンド（第１コマンド）により、チップを待機状態
から活性状態Rにした後、さらにLALコマンド（第２コマ
ンド）によりチップを読み出し動作モードにすることで
行われる。図１１は、読み出し動作時の主要な信号のタ
イミングを示している。先ず、図５の制御信号バッファ
３１は、CLK信号の立ち上がりエッジに同期して第１コ
マンドの取り込みを行う（図１１(a)）。コマンドデコ
ーダ３９は、制御信号バッファ３１が取り込んだ内部信
号CINを受け、ACT信号を所定の期間高レベルにする（図
１１(b)）。
【００５８】図５の行アドレスバッファ３５は、第１コ
マンドの取り込みと同時に、BA1-BA0信号およびA14-A0
信号からアドレスを取り込む。行アドレスラッチ４５
は、行アドレスバッファ３５が出力する内部行アドレス
信号ADRINをバンクアドレスB-ADDとして出力する（図１
１(c)）。RDAコマンドにより、チップの状態は活性状態
Rになる。活性状態Rから書き込み動作モードに移行する
ことはないため、この時点で、読み出し動作と書き込み
動作との区別がされる。すなわち、最初のコマンドの取
り込みにより、動作モードが絞り込まれる。
マンドの取り込みと同時に、BA1-BA0信号およびA14-A0
信号からアドレスを取り込む。行アドレスラッチ４５
は、行アドレスバッファ３５が出力する内部行アドレス
信号ADRINをバンクアドレスB-ADDとして出力する（図１
１(c)）。RDAコマンドにより、チップの状態は活性状態
Rになる。活性状態Rから書き込み動作モードに移行する
ことはないため、この時点で、読み出し動作と書き込み
動作との区別がされる。すなわち、最初のコマンドの取
り込みにより、動作モードが絞り込まれる。
【００５９】図７のRASジェネレータ５３は、ACT信号を
受けて、ワード線選択信号RASZを所定の期間高レベルに
し、プリチャージ制御信号PREを低レベルにする（図１
１(d)）。この後、ビット線のプリチャージ動作が停止
される。さらに、第２コマンドの入力を待たずに所定の
主ワード線MWLおよび副ワード線SWLが選択される。第１
コマンドを取り込んだ状態で、第２ステージの制御、す
なわち、メモリ動作部２３が動作する。
受けて、ワード線選択信号RASZを所定の期間高レベルに
し、プリチャージ制御信号PREを低レベルにする（図１
１(d)）。この後、ビット線のプリチャージ動作が停止
される。さらに、第２コマンドの入力を待たずに所定の
主ワード線MWLおよび副ワード線SWLが選択される。第１
コマンドを取り込んだ状態で、第２ステージの制御、す
なわち、メモリ動作部２３が動作する。
【００６０】また、この時点で、コラムデコーダ７１
は、図８に示したように、プリデコード信号PDECC(a)、
PDECC(b)、PDECC(c)を受ける前に、NANDゲート７１ｃで
制御信号CNT2を受ける。このため、コラムデコーダ７１
は、プリデコード信号PDECC(a)、PDECC(b)、PDECC(c)の
待ち状態になり動作が高速化される。図５の制御信号バ
ッファ３１は、第１コマンドを取り込んだ次のCLK信号
の立ち上がりエッジで、第２コマンドの取り込みを行う
（図１１(e)）。このため、第２コマンドの入力時に得
られる情報が、第１コマンドの入力後から短時間で制御
に反映される。この結果、コマンドの入力を２回に分け
て行ったときに、第２コマンドに対応する制御の遅れを
最小限にすることが可能になる。ここまでの制御は、WR
Aコマンドの場合にも共通して行われる。
は、図８に示したように、プリデコード信号PDECC(a)、
PDECC(b)、PDECC(c)を受ける前に、NANDゲート７１ｃで
制御信号CNT2を受ける。このため、コラムデコーダ７１
は、プリデコード信号PDECC(a)、PDECC(b)、PDECC(c)の
待ち状態になり動作が高速化される。図５の制御信号バ
ッファ３１は、第１コマンドを取り込んだ次のCLK信号
の立ち上がりエッジで、第２コマンドの取り込みを行う
（図１１(e)）。このため、第２コマンドの入力時に得
られる情報が、第１コマンドの入力後から短時間で制御
に反映される。この結果、コマンドの入力を２回に分け
て行ったときに、第２コマンドに対応する制御の遅れを
最小限にすることが可能になる。ここまでの制御は、WR
Aコマンドの場合にも共通して行われる。
【００６１】コマンドデコーダ３９は、内部信号CINを
受け、入力されたコマンドがLALコマンドであることを
解読する。LALコマンドにより、チップの状態は読み出
し動作モードになる。すなわち、２回のコマンドの入力
により動作モードが決定される。２回のコマンドの入力
により、順次動作モードを絞り込むため、コマンドの入
力の必要な端子数が低減される。
受け、入力されたコマンドがLALコマンドであることを
解読する。LALコマンドにより、チップの状態は読み出
し動作モードになる。すなわち、２回のコマンドの入力
により動作モードが決定される。２回のコマンドの入力
により、順次動作モードを絞り込むため、コマンドの入
力の必要な端子数が低減される。
【００６２】列アドレスバッファ３７は、第２コマンド
の取り込みと同時に、A8-A0信号からアドレスを取り込
む。列アドレスラッチ４７は、列アドレスバッファ３７
が出力する内部列アドレス信号ADCINをバンクアドレスB
-ADDとして出力する（図１１(f)）。読み出し動作に必
要なアドレスを２回に分けて取り込むため、アドレス端
子の数が大幅に低減される。この結果、アドレスパッ
ド、アドレス入力回路等が低減され、チップサイズが低
減される。端子数が低減されるため、パッケージサイズ
が端子数の制約により大型化することが防止される。
の取り込みと同時に、A8-A0信号からアドレスを取り込
む。列アドレスラッチ４７は、列アドレスバッファ３７
が出力する内部列アドレス信号ADCINをバンクアドレスB
-ADDとして出力する（図１１(f)）。読み出し動作に必
要なアドレスを２回に分けて取り込むため、アドレス端
子の数が大幅に低減される。この結果、アドレスパッ
ド、アドレス入力回路等が低減され、チップサイズが低
減される。端子数が低減されるため、パッケージサイズ
が端子数の制約により大型化することが防止される。
【００６３】なお、第１コマンドを受けた後、メモリ動
作部２３は動作を続けている。選択された副ワード線SW
Lに接続されたメモリセルMCからビット線（図示せず）
に読み出しデータが出力される（図１１(g)）。図７のB
LTデコーダ６７は、CNT2信号および所定のアドレスを受
けて、BLT信号を低レベルにする（図１１(h)）。センス
アンプジェネレータ６９は、CNT2信号および所定のアド
レスを受けて、センスアンプ活性化信号MW、SWを高レベ
ルにする（図１１(j)）。
作部２３は動作を続けている。選択された副ワード線SW
Lに接続されたメモリセルMCからビット線（図示せず）
に読み出しデータが出力される（図１１(g)）。図７のB
LTデコーダ６７は、CNT2信号および所定のアドレスを受
けて、BLT信号を低レベルにする（図１１(h)）。センス
アンプジェネレータ６９は、CNT2信号および所定のアド
レスを受けて、センスアンプ活性化信号MW、SWを高レベ
ルにする（図１１(j)）。
【００６４】センスアンプ活性化信号MW、SWの高レベル
により、センスアンプは活性化され（図１１の「ACT
V」）、ビット線の信号レベルを増幅する（図１１
(k)）。コラムデコーダ７１は、CNT2信号およびプリデ
コード信号PDECCを受けて、コラム線選択信号CLを高レ
ベルにする（図１１(l)）。CL信号の高レベルにより、
メモリコア部２７からリード/ライトバッファ７５にデ
ータ信号DATAが出力される（図１１(m)）。
により、センスアンプは活性化され（図１１の「ACT
V」）、ビット線の信号レベルを増幅する（図１１
(k)）。コラムデコーダ７１は、CNT2信号およびプリデ
コード信号PDECCを受けて、コラム線選択信号CLを高レ
ベルにする（図１１(l)）。CL信号の高レベルにより、
メモリコア部２７からリード/ライトバッファ７５にデ
ータ信号DATAが出力される（図１１(m)）。
【００６５】リード/ライトバッファ７５は、データ信
号DATAを読み出しデータ信号RDATAとして、図１０のデ
ータコンバータ７７に出力する。データコンバータ７７
は、読み出しデータ信号RDATAを並列直列変換し、デー
タ出力バッファ８１を介して、データ入出力信号DQ15-D
Q0として出力する（図１１(n)）。
号DATAを読み出しデータ信号RDATAとして、図１０のデ
ータコンバータ７７に出力する。データコンバータ７７
は、読み出しデータ信号RDATAを並列直列変換し、デー
タ出力バッファ８１を介して、データ入出力信号DQ15-D
Q0として出力する（図１１(n)）。
【００６６】また、図７のRASジェネレータ５３は、プ
リチャージジェネレータ５５からの出力信号P2を受け
て、PRE信号を高レベルにする（図１１(o)）。第１制御
回路５７は、PRE信号の低レベルを受けて、BLTデコーダ
６７およびセンスアンプジェネレータ６９に制御信号CN
T2を出力する。BLTデコーダ６７は、BLT信号を高レベル
にし、センスアンプからのデータの出力を停止する（図
１１(p)）。センスアンプジェネレータ６９は、MW信
号、SW信号を低レベルにして（図１１(q)）、センスア
ンプを非活性化する（図１１の「RESET」）。
リチャージジェネレータ５５からの出力信号P2を受け
て、PRE信号を高レベルにする（図１１(o)）。第１制御
回路５７は、PRE信号の低レベルを受けて、BLTデコーダ
６７およびセンスアンプジェネレータ６９に制御信号CN
T2を出力する。BLTデコーダ６７は、BLT信号を高レベル
にし、センスアンプからのデータの出力を停止する（図
１１(p)）。センスアンプジェネレータ６９は、MW信
号、SW信号を低レベルにして（図１１(q)）、センスア
ンプを非活性化する（図１１の「RESET」）。
【００６７】さらに、最初の第１コマンドの取り込みか
ら４クロック目に、次の読み出しサイクルの第１コマン
ドの取り込みが行われる。コマンドの入力を受けてACT
信号は所定の期間高レベルになる（図１１(r)）。ACT信
号の高レベルにより、PRE信号が低レベルになり、ビッ
ト線のプリチャージ動作が行われる（図１１(s)）。す
なわち、プリチャージ動作は、次サイクルの第１コマン
ドに合わせてチップ内部で自動的に行われる。
ら４クロック目に、次の読み出しサイクルの第１コマン
ドの取り込みが行われる。コマンドの入力を受けてACT
信号は所定の期間高レベルになる（図１１(r)）。ACT信
号の高レベルにより、PRE信号が低レベルになり、ビッ
ト線のプリチャージ動作が行われる（図１１(s)）。す
なわち、プリチャージ動作は、次サイクルの第１コマン
ドに合わせてチップ内部で自動的に行われる。
【００６８】このとき、メモリ動作部２３、および入出
力部２５では、最初の読み出しサイクルの読み出し動作
が行われている。デコード部２１、メモリ動作部２３、
および入出力部２５は、それぞれ独立して動作すること
ができるため、このようなパイプライン動作が可能にな
る。この後、４クロック毎に次の読み出しサイクルの第
１コマンドの取り込みが行われる。
力部２５では、最初の読み出しサイクルの読み出し動作
が行われている。デコード部２１、メモリ動作部２３、
および入出力部２５は、それぞれ独立して動作すること
ができるため、このようなパイプライン動作が可能にな
る。この後、４クロック毎に次の読み出しサイクルの第
１コマンドの取り込みが行われる。
【００６９】なお、図１１に示したタイミング図では、
４つのバンクのうち１つについての動作を示している。
実際には、２クロックおきに２つのバンクを交互にアク
セスすることで、読み出しデータが各クロックに同期し
て間断なく出力される。次に、書き込み動作について説
明する。書き込み動作では、第２コマンドでのアドレス
の取り込みまでは、上述した読み出し動作とほぼ同一の
動作が行われる。
４つのバンクのうち１つについての動作を示している。
実際には、２クロックおきに２つのバンクを交互にアク
セスすることで、読み出しデータが各クロックに同期し
て間断なく出力される。次に、書き込み動作について説
明する。書き込み動作では、第２コマンドでのアドレス
の取り込みまでは、上述した読み出し動作とほぼ同一の
動作が行われる。
【００７０】先ず、図３に示したように、待機状態中に
第１コマンドとしてWRAコマンドを受けると、チップの
状態は活性状態Wになる。このとき、同時に上位の書き
込みアドレス（BA1-BA0、A14-A0）が取り込まれる。こ
の後、第２コマンドとしてLALコマンドを取り込むと、
制御は書き込み動作モードに移行する。同時に、下位の
書き込みアドレス（A8-A0）、書き込みデータ長（WBL
0、WBL1）が取り込まれる。また、CLK信号に同期して、
書き込みデータ（DQ15-DQ0）が連続して取り込まれる。
第１コマンドとしてWRAコマンドを受けると、チップの
状態は活性状態Wになる。このとき、同時に上位の書き
込みアドレス（BA1-BA0、A14-A0）が取り込まれる。こ
の後、第２コマンドとしてLALコマンドを取り込むと、
制御は書き込み動作モードに移行する。同時に、下位の
書き込みアドレス（A8-A0）、書き込みデータ長（WBL
0、WBL1）が取り込まれる。また、CLK信号に同期して、
書き込みデータ（DQ15-DQ0）が連続して取り込まれる。
【００７１】取り込み回数は、モードレジスタに設定さ
れたバースト長を最大値とする。実際の取り込み回数
は、第２コマンドと同時に取り込んだ書き込みデータ長
の情報に従って行われる。例えば、バースト長が「４」
のときに、書き込みデータ長として取り込んだWBL0、WB
L1がそれぞれ低レベル、高レベルのときには、表３に示
したように、取り込み回数が２回になる。第２コマンド
と同時に取り込んだ書き込みデータ長に基づいて、書き
込みデータ長制御回路８５により、取り込み回数の制御
が直接行われるため、複数のデータを連続的に取り込む
場合に、複雑な制御を行うことなく書き込みデータ長の
制御が行われる。書き込みデータ長の制御は、入出力部
２５の制御のみで行えるため、第２コマンドの入力時に
情報を取り込むことで、余裕をもって書き込み動作に連
動した制御が行われる。
れたバースト長を最大値とする。実際の取り込み回数
は、第２コマンドと同時に取り込んだ書き込みデータ長
の情報に従って行われる。例えば、バースト長が「４」
のときに、書き込みデータ長として取り込んだWBL0、WB
L1がそれぞれ低レベル、高レベルのときには、表３に示
したように、取り込み回数が２回になる。第２コマンド
と同時に取り込んだ書き込みデータ長に基づいて、書き
込みデータ長制御回路８５により、取り込み回数の制御
が直接行われるため、複数のデータを連続的に取り込む
場合に、複雑な制御を行うことなく書き込みデータ長の
制御が行われる。書き込みデータ長の制御は、入出力部
２５の制御のみで行えるため、第２コマンドの入力時に
情報を取り込むことで、余裕をもって書き込み動作に連
動した制御が行われる。
【００７２】連続して取り込んだ書き込みデータは、図
１０に示したデータ入力バッファ８３を介して、順次デ
ータコンバータ７９に供給される。データコンバータ７
９は、取り込んだデータを直列並列変換する。また、デ
ータコンバータ７９は、変換されたデータを書き込みデ
ータWDATAとしてメモリ動作部２３に出力する。メモリ
動作部２３は所定のメモリセルにデータを書き込む動作
を行う。
１０に示したデータ入力バッファ８３を介して、順次デ
ータコンバータ７９に供給される。データコンバータ７
９は、取り込んだデータを直列並列変換する。また、デ
ータコンバータ７９は、変換されたデータを書き込みデ
ータWDATAとしてメモリ動作部２３に出力する。メモリ
動作部２３は所定のメモリセルにデータを書き込む動作
を行う。
【００７３】ここで、入出力部２５およびメモリ動作部
２３は、設定された取り込み回数だけ動作する。動作
後、書き込み動作モードが終了し、制御は待機状態に移
行する。すなわち、書き込みが不要なデータ（指定され
たデータ長より長い部分）については、書き込み制御を
行わないため、書き込み動作の制御時間が節約される。
この結果、次のサイクルの第１コマンドの入力時期が早
められる。
２３は、設定された取り込み回数だけ動作する。動作
後、書き込み動作モードが終了し、制御は待機状態に移
行する。すなわち、書き込みが不要なデータ（指定され
たデータ長より長い部分）については、書き込み制御を
行わないため、書き込み動作の制御時間が節約される。
この結果、次のサイクルの第１コマンドの入力時期が早
められる。
【００７４】次に、モードレジスタ設定モードについて
説明する。モードレジスタ設定モードへの移行は、活性
状態R時に、第２コマンドとしてMRSコマンドを受けるこ
とで行われる。モードレジスタ設定モードに移行する際
には、MRSコマンドの取り込みと同時に、BA0-BA1信号、
A14-A0信号からモードレジスタに設定する内容を取り込
む。内部動作を伴わないモードレジスタ設定モードで
は、第２コマンドの入力を受けてから制御を開始して
も、所定の期間内に制御を完了することが可能である。
第１コマンドの入力時に、モードレジスタに設定する内
容を取り込まなくてよいため、第２コマンドの入力ま
で、設定内容を保持する必要がなく、制御回路が複雑に
なることが防止される。
説明する。モードレジスタ設定モードへの移行は、活性
状態R時に、第２コマンドとしてMRSコマンドを受けるこ
とで行われる。モードレジスタ設定モードに移行する際
には、MRSコマンドの取り込みと同時に、BA0-BA1信号、
A14-A0信号からモードレジスタに設定する内容を取り込
む。内部動作を伴わないモードレジスタ設定モードで
は、第２コマンドの入力を受けてから制御を開始して
も、所定の期間内に制御を完了することが可能である。
第１コマンドの入力時に、モードレジスタに設定する内
容を取り込まなくてよいため、第２コマンドの入力ま
で、設定内容を保持する必要がなく、制御回路が複雑に
なることが防止される。
【００７５】次に、オートリフレッシュモードについて
説明する。オートリフレッシュモードへの移行は、活性
状態W時に、第２コマンドとしてREFコマンドを受けるこ
とで行われる。オートリフレッシュモードでは、外部に
対してデータの入出力を行う必要がないため、第２コマ
ンドの入力を受けてから制御を開始しても、所定の期間
内に制御を完了することが可能である。
説明する。オートリフレッシュモードへの移行は、活性
状態W時に、第２コマンドとしてREFコマンドを受けるこ
とで行われる。オートリフレッシュモードでは、外部に
対してデータの入出力を行う必要がないため、第２コマ
ンドの入力を受けてから制御を開始しても、所定の期間
内に制御を完了することが可能である。
【００７６】チップは、REFコマンドを受けると、第１
コマンドの入力により選択されていた主ワード線MWL、
副ワード線SWLを非選択にする制御を行う。この後、チ
ップは、図５のリフレッシュカウンタ４３が生成するア
ドレスに対応する主ワード線MWL、副ワード線SWLを選択
する制御を行う。このため、リフレッシュ動作が確実に
行われる。
コマンドの入力により選択されていた主ワード線MWL、
副ワード線SWLを非選択にする制御を行う。この後、チ
ップは、図５のリフレッシュカウンタ４３が生成するア
ドレスに対応する主ワード線MWL、副ワード線SWLを選択
する制御を行う。このため、リフレッシュ動作が確実に
行われる。
【００７７】次に、セルフリフレッシュモードについて
説明する。セルフリフレッシュモードへの移行は、オー
トリフレッシュモード時に、PD信号が低レベルにされる
ことで行われる。すなわち、コマンドの入力とは別にPD
信号の監視を行うことで、オートリフレッシュモード中
にセルフリフレッシュモードに移行することが可能にな
る。
説明する。セルフリフレッシュモードへの移行は、オー
トリフレッシュモード時に、PD信号が低レベルにされる
ことで行われる。すなわち、コマンドの入力とは別にPD
信号の監視を行うことで、オートリフレッシュモード中
にセルフリフレッシュモードに移行することが可能にな
る。
【００７８】オートリフレッシュとセルフリフレッシュ
との違いは、リフレッシュタイミングを外部から与える
か、自ら生成するかだけである。リフレッシュカウンタ
４３の制御およびリフレッシュ動作の制御は同一であ
る。このため、セルフリフレッシュモードへの移行を、
オートリフレッシュモードから連続的に行うようにする
ことで、移行の制御が円滑かつ短時間に行われる。
との違いは、リフレッシュタイミングを外部から与える
か、自ら生成するかだけである。リフレッシュカウンタ
４３の制御およびリフレッシュ動作の制御は同一であ
る。このため、セルフリフレッシュモードへの移行を、
オートリフレッシュモードから連続的に行うようにする
ことで、移行の制御が円滑かつ短時間に行われる。
【００７９】次に、低消費電力モードについて説明す
る。低消費電力モードへの移行は、待機状態時に、PD信
号が低レベルにされることで行われる。すなわち、コマ
ンドの入力とは別にPD信号の監視を行うことで、待機状
態中に低消費電力モードに移行することが可能になる。
低消費電力モードは、アクセス動作に直接関係がなくチ
ップの状態の一つである。この低消費電力モードへの移
行の制御が、待機状態時にPD信号を受けることで行われ
るため、使い勝手が向上される。
る。低消費電力モードへの移行は、待機状態時に、PD信
号が低レベルにされることで行われる。すなわち、コマ
ンドの入力とは別にPD信号の監視を行うことで、待機状
態中に低消費電力モードに移行することが可能になる。
低消費電力モードは、アクセス動作に直接関係がなくチ
ップの状態の一つである。この低消費電力モードへの移
行の制御が、待機状態時にPD信号を受けることで行われ
るため、使い勝手が向上される。
【００８０】以上、この実施形態の半導体記憶装置の動
作制御方法および半導体記憶装置では、動作モードの決
定に必要な情報を２回に分けて取り込んだ。このため、
コマンドの入力の必要な端子数を低減することができ
る。本実施形態では、待機状態、読み出し動作モード、
書き込み動作モード、モードレジスタ設定モード、オー
トリフレッシュモードの５つのモードを、チップセレク
ト信号/CS、ファンクション信号FNで制御することがで
きる。なお、コマンドの入力に専用の端子を設けている
場合には、端子数を低減することができる。このため、
入力パッド、入力回路等の回路を低減し、チップサイズ
を低減することができる。端子数が低減されるため、端
子数の制約によりパッケージサイズが大型化することを
防止できる。
作制御方法および半導体記憶装置では、動作モードの決
定に必要な情報を２回に分けて取り込んだ。このため、
コマンドの入力の必要な端子数を低減することができ
る。本実施形態では、待機状態、読み出し動作モード、
書き込み動作モード、モードレジスタ設定モード、オー
トリフレッシュモードの５つのモードを、チップセレク
ト信号/CS、ファンクション信号FNで制御することがで
きる。なお、コマンドの入力に専用の端子を設けている
場合には、端子数を低減することができる。このため、
入力パッド、入力回路等の回路を低減し、チップサイズ
を低減することができる。端子数が低減されるため、端
子数の制約によりパッケージサイズが大型化することを
防止できる。
【００８１】第１コマンドの入力で、動作モードの絞り
込りを行い、かつ、書き込み動作モードと読み出し動作
モードとを区別した。そして、第１コマンドの入力後
に、書き込み動作モードと読み出し動作モードとに共通
する回路の動作を開始した。したがって、予め、書き込
み動作と読み出し動作とに必要な回路の動作を開始する
ことができ、アクセス時間を高速にすることができる。
込りを行い、かつ、書き込み動作モードと読み出し動作
モードとを区別した。そして、第１コマンドの入力後
に、書き込み動作モードと読み出し動作モードとに共通
する回路の動作を開始した。したがって、予め、書き込
み動作と読み出し動作とに必要な回路の動作を開始する
ことができ、アクセス時間を高速にすることができる。
【００８２】第１コマンドの入力時に、書き込み動作ま
たは読み出し動作に必要なアドレスの一部を取り込み、
第２コマンドの入力により決定した動作モードが、書き
込み動作モードまたは読み出し動作モードのときに、書
き込み動作または読み出し動作に必要な残りのアドレス
を取り込んだ。このため、書き込み動作または読み出し
動作に必要なアドレスを２回に分けて取り込むことがで
き、アドレス端子の数を大幅に低減することができる。
この結果、アドレスパッド、アドレス入力回路等が低減
され、チップサイズが低減される。端子数が低減される
ため、パッケージサイズが端子数の制約により大型化す
ることを防止できる。
たは読み出し動作に必要なアドレスの一部を取り込み、
第２コマンドの入力により決定した動作モードが、書き
込み動作モードまたは読み出し動作モードのときに、書
き込み動作または読み出し動作に必要な残りのアドレス
を取り込んだ。このため、書き込み動作または読み出し
動作に必要なアドレスを２回に分けて取り込むことがで
き、アドレス端子の数を大幅に低減することができる。
この結果、アドレスパッド、アドレス入力回路等が低減
され、チップサイズが低減される。端子数が低減される
ため、パッケージサイズが端子数の制約により大型化す
ることを防止できる。
【００８３】活性状態W時に、第２コマンドとしてREFコ
マンドを受けたときに、オートリフレッシュモードに移
行する制御を行った。オートリフレッシュモードでは、
外部に対してデータの入出力を行う必要がないため、第
２コマンドの入力を受けてから制御を開始しても、所定
の期間内に制御を完了することができる。活性状態R時
に、第２コマンドとしてMRSコマンドを受けたときに、
モードレジスタ設定モードに移行する制御を行った。内
部動作を伴わないモードレジスタ設定モードでは、第２
コマンドの入力を受けてから制御を開始しても、所定の
期間内に制御が完了することができる。
マンドを受けたときに、オートリフレッシュモードに移
行する制御を行った。オートリフレッシュモードでは、
外部に対してデータの入出力を行う必要がないため、第
２コマンドの入力を受けてから制御を開始しても、所定
の期間内に制御を完了することができる。活性状態R時
に、第２コマンドとしてMRSコマンドを受けたときに、
モードレジスタ設定モードに移行する制御を行った。内
部動作を伴わないモードレジスタ設定モードでは、第２
コマンドの入力を受けてから制御を開始しても、所定の
期間内に制御が完了することができる。
【００８４】また、第１コマンドの入力時に、モードレ
ジスタ４９に設定する内容を取り込み、取り込んだ内容
を保持する必要がないため、制御回路が複雑になること
を防止できる。コマンドの入力とは別にPD信号の監視を
行うことで、動作モードの移行を制御した。このため、
例えば、オートリフレッシュモード中にセルフリフレッ
シュモードに移行することができ、待機状態中に低消費
電力モードに移行することができる。
ジスタ４９に設定する内容を取り込み、取り込んだ内容
を保持する必要がないため、制御回路が複雑になること
を防止できる。コマンドの入力とは別にPD信号の監視を
行うことで、動作モードの移行を制御した。このため、
例えば、オートリフレッシュモード中にセルフリフレッ
シュモードに移行することができ、待機状態中に低消費
電力モードに移行することができる。
【００８５】オートリフレッシュモード時に、PD信号の
低レベルを受けたときに、セルフリフレッシュモードに
移行する制御を行った。このため、セルフリフレッシュ
モードへの移行を、オートリフレッシュモードから連続
的に行うことができ、移行の制御を円滑かつ短時間に行
うことができる。待機状態中に、PD信号の高レベルを受
けたときに、待機状態を保持する制御を行った。このた
め、PD信号が低レベルを監視することで、待機状態中
に、コマンドの入力を行うことなく別の動作モードに移
行することができる。
低レベルを受けたときに、セルフリフレッシュモードに
移行する制御を行った。このため、セルフリフレッシュ
モードへの移行を、オートリフレッシュモードから連続
的に行うことができ、移行の制御を円滑かつ短時間に行
うことができる。待機状態中に、PD信号の高レベルを受
けたときに、待機状態を保持する制御を行った。このた
め、PD信号が低レベルを監視することで、待機状態中
に、コマンドの入力を行うことなく別の動作モードに移
行することができる。
【００８６】待機状態時に、PD信号の低レベルを受けた
ときに、低消費電力モードに移行する制御を行った。こ
のため、アクセス動作に直接関係のない低消費電力モー
ドへの移行を容易に行うことができ、使い勝手を向上す
ることができる。第１コマンドの取り込みと同時に、主
ワード線MWL、副ワード線SWLの選択に必要なアドレスを
取り込んだ。このため、第１コマンドを取り込んだ後、
第２コマンドの入力を待たずにメモリ動作部２３を動作
し、所定の主ワード線MWLおよび副ワード線SWLを選択す
ることができる。したがって、読み出し動作時には、第
１コマンドの取り込みだけで、予め、所定のメモリセル
に記憶されているデータをビット線に取り出すことがで
き、アクセス時間を高速にすることができる。書き込み
動作においても、第１コマンドの取り込みだけで、予
め、書き込みが予想されるメモリセルとビット線とを接
続しておくことができ、アクセス時間を高速にすること
ができる。
ときに、低消費電力モードに移行する制御を行った。こ
のため、アクセス動作に直接関係のない低消費電力モー
ドへの移行を容易に行うことができ、使い勝手を向上す
ることができる。第１コマンドの取り込みと同時に、主
ワード線MWL、副ワード線SWLの選択に必要なアドレスを
取り込んだ。このため、第１コマンドを取り込んだ後、
第２コマンドの入力を待たずにメモリ動作部２３を動作
し、所定の主ワード線MWLおよび副ワード線SWLを選択す
ることができる。したがって、読み出し動作時には、第
１コマンドの取り込みだけで、予め、所定のメモリセル
に記憶されているデータをビット線に取り出すことがで
き、アクセス時間を高速にすることができる。書き込み
動作においても、第１コマンドの取り込みだけで、予
め、書き込みが予想されるメモリセルとビット線とを接
続しておくことができ、アクセス時間を高速にすること
ができる。
【００８７】オートリフレッシュモードに移行するとき
に、第１コマンドの入力により選択されていた主ワード
線MWL、副ワード線SWLを非選択にし、リフレッシュカウ
ンタ４３が生成するアドレスに対応する主ワード線MW
L、副ワード線SWLを選択した。このため、確実にリフレ
ッシュ動作を行うことができる。制御信号バッファ３１
は、第１コマンドを取り込んだ次のCLK信号の立ち上が
りエッジで、第２コマンドの取り込みを行った。このた
め、第２コマンドの入力時に得られる情報を、第１コマ
ンドの入力後から短時間で制御に反映することができ
る。この結果、コマンドの入力を２回に分けて行ったと
きに、第２コマンドに対応する制御の遅れを最小限にす
ることができる。
に、第１コマンドの入力により選択されていた主ワード
線MWL、副ワード線SWLを非選択にし、リフレッシュカウ
ンタ４３が生成するアドレスに対応する主ワード線MW
L、副ワード線SWLを選択した。このため、確実にリフレ
ッシュ動作を行うことができる。制御信号バッファ３１
は、第１コマンドを取り込んだ次のCLK信号の立ち上が
りエッジで、第２コマンドの取り込みを行った。このた
め、第２コマンドの入力時に得られる情報を、第１コマ
ンドの入力後から短時間で制御に反映することができ
る。この結果、コマンドの入力を２回に分けて行ったと
きに、第２コマンドに対応する制御の遅れを最小限にす
ることができる。
【００８８】第１コマンドを取り込んだ後、コラムデコ
ーダ７１は、第２コマンドの入力により生成されるプリ
デコード信号PDECCを受ける前に、制御信号CNT2を受
け、NANDゲート７１ｃを活性化した。このため、コラム
デコーダ７１の動作を高速にすることができる。書き込
みデータ長制御回路８５により、書き込みデータ長に対
応する取り込み回数の制御をデータの書き込み時に直接
行った。このため、複数のデータを連続的に取り込む場
合に、複雑な制御を行うこと必要な書き込みデータのみ
を取り込むことができる。書き込みデータのデータ長の
制御は、入出力部２５のみで行うことができるため、第
２コマンドの入力時に情報を取り込むだけで、確実に制
御を行うことができる。
ーダ７１は、第２コマンドの入力により生成されるプリ
デコード信号PDECCを受ける前に、制御信号CNT2を受
け、NANDゲート７１ｃを活性化した。このため、コラム
デコーダ７１の動作を高速にすることができる。書き込
みデータ長制御回路８５により、書き込みデータ長に対
応する取り込み回数の制御をデータの書き込み時に直接
行った。このため、複数のデータを連続的に取り込む場
合に、複雑な制御を行うこと必要な書き込みデータのみ
を取り込むことができる。書き込みデータのデータ長の
制御は、入出力部２５のみで行うことができるため、第
２コマンドの入力時に情報を取り込むだけで、確実に制
御を行うことができる。
【００８９】なお、図１２は、メモリ動作部２３の別の
構成例を示している。このメモリ動作部２３は、書き込
みバッファ８７と、書き込みアドレスバッファ８９ａ、
８９ｂとを備えている。他の回路は、図７に示したもの
と同一である。書き込みバッファ８７は、書き込みデー
タWDATAを受け、所定の制御信号CNT2にしたがい取り込
んだデータを一時保持するとともに、リード/ライトバ
ッファ７５に出力する回路である。書き込みアドレスバ
ッファ８９ａ、８９ｂは、所定の制御信号CNT2を受け、
プリデコーダ５９ａ、５９ｂを制御し、プリデコーダ５
９ａ、５９ｂに供給されるバンクアドレスB-ADDを一時
保持する回路である。
構成例を示している。このメモリ動作部２３は、書き込
みバッファ８７と、書き込みアドレスバッファ８９ａ、
８９ｂとを備えている。他の回路は、図７に示したもの
と同一である。書き込みバッファ８７は、書き込みデー
タWDATAを受け、所定の制御信号CNT2にしたがい取り込
んだデータを一時保持するとともに、リード/ライトバ
ッファ７５に出力する回路である。書き込みアドレスバ
ッファ８９ａ、８９ｂは、所定の制御信号CNT2を受け、
プリデコーダ５９ａ、５９ｂを制御し、プリデコーダ５
９ａ、５９ｂに供給されるバンクアドレスB-ADDを一時
保持する回路である。
【００９０】図１２に示したメモリ動作部２３では、前
回の書き込み動作モード時に取り込んだ書き込みデータ
および書き込みアドレスを使用して、書き込み動作を行
うことができる。この場合には、書き込み動作時に、前
回取り込んだ書き込みアドレスおよび書き込みデータを
使用して、書き込み動作を開始することができ、書き込
みサイクルを早く終了することができる。このため、書
き込み動作の後に読み出し動作を行う場合にも、読み出
しサイクルの回路動作を早く開始することができる。
回の書き込み動作モード時に取り込んだ書き込みデータ
および書き込みアドレスを使用して、書き込み動作を行
うことができる。この場合には、書き込み動作時に、前
回取り込んだ書き込みアドレスおよび書き込みデータを
使用して、書き込み動作を開始することができ、書き込
みサイクルを早く終了することができる。このため、書
き込み動作の後に読み出し動作を行う場合にも、読み出
しサイクルの回路動作を早く開始することができる。
【００９１】図１３は、本発明の半導体記憶装置の第２
の実施形態を示している。この実施形態は、請求項９お
よび請求項１０に対応している。第１の実施形態と同一
の回路・信号については、同一の符号を付し、これら回
路・信号については、詳細な説明を省略する。この実施
形態では、デコード部９１が第１の実施形態と相違して
いる。その他の構成は、第１の実施形態と同一である。
の実施形態を示している。この実施形態は、請求項９お
よび請求項１０に対応している。第１の実施形態と同一
の回路・信号については、同一の符号を付し、これら回
路・信号については、詳細な説明を省略する。この実施
形態では、デコード部９１が第１の実施形態と相違して
いる。その他の構成は、第１の実施形態と同一である。
【００９２】デコード部９１は、クロックバッファ２
９、取込制御回路９２、制御信号バッファ３１ａ、パワ
ーダウン信号ラッチ３３、行アドレスバッファ３５ａ、
列アドレスバッファ３７ａ、コマンドデコーダ９３、リ
フレッシュカウンタ４３、行アドレスラッチ４５、列ア
ドレスラッチ４７、モードレジスタ４９、およびモード
制御回路５１を備えている。
９、取込制御回路９２、制御信号バッファ３１ａ、パワ
ーダウン信号ラッチ３３、行アドレスバッファ３５ａ、
列アドレスバッファ３７ａ、コマンドデコーダ９３、リ
フレッシュカウンタ４３、行アドレスラッチ４５、列ア
ドレスラッチ４７、モードレジスタ４９、およびモード
制御回路５１を備えている。
【００９３】制御信号バッファ３１ａ、行アドレスバッ
ファ３５ａ、および列アドレスバッファ３７ａは、第１
の実施形態と異なり、内部クロック信号CLKINに非同期
で各信号を受け取る回路である。取込制御回路９２は、
内部クロック信号CLKINおよびコマンドデコーダ９３か
らのフィードバック信号FBを受け、取込制御信号ACON
1、ACON2を出力している。コマンドデコーダ９３は、内
部クロック信号CLKIN、取込制御信号ACON1、ACON2、内
部信号CIN、内部パワーダウン信号PDIN、および内部行
アドレス信号ADRIN0を受けてコマンドを解読し、他の回
路を制御する制御信号CNT1および活性化信号ACT1、ACT2
を出力している。上記以外の回路構成およびそれらの接
続関係は、第１の実施形態と同一である。
ファ３５ａ、および列アドレスバッファ３７ａは、第１
の実施形態と異なり、内部クロック信号CLKINに非同期
で各信号を受け取る回路である。取込制御回路９２は、
内部クロック信号CLKINおよびコマンドデコーダ９３か
らのフィードバック信号FBを受け、取込制御信号ACON
1、ACON2を出力している。コマンドデコーダ９３は、内
部クロック信号CLKIN、取込制御信号ACON1、ACON2、内
部信号CIN、内部パワーダウン信号PDIN、および内部行
アドレス信号ADRIN0を受けてコマンドを解読し、他の回
路を制御する制御信号CNT1および活性化信号ACT1、ACT2
を出力している。上記以外の回路構成およびそれらの接
続関係は、第１の実施形態と同一である。
【００９４】図１４は、制御信号バッファ３１ａ、行ア
ドレスバッファ３５ａ、およびコマンドデコーダ９３の
詳細を示している。制御信号バッファ３１ａおよび行ア
ドレスバッファ３５ａは、信号をそれぞれ受ける複数の
入力回路３１ｂ、３５ｂを有している。入力回路３１
ｂ、３５ｂから出力される内部信号CINおよび内部行ア
ドレス信号ADRIN0は、コマンドデコーダ９３の活性化信
号ACT1、ACT2にそれぞれ対応する取込回路９４ａ、取込
回路９４ｂに出力されている。
ドレスバッファ３５ａ、およびコマンドデコーダ９３の
詳細を示している。制御信号バッファ３１ａおよび行ア
ドレスバッファ３５ａは、信号をそれぞれ受ける複数の
入力回路３１ｂ、３５ｂを有している。入力回路３１
ｂ、３５ｂから出力される内部信号CINおよび内部行ア
ドレス信号ADRIN0は、コマンドデコーダ９３の活性化信
号ACT1、ACT2にそれぞれ対応する取込回路９４ａ、取込
回路９４ｂに出力されている。
【００９５】コマンドデコーダ９３は、活性化信号ACT1
に対応する３つの取込回路９４ａおよびデコード回路９
５ａと、活性化信号ACT2に対応する３つの取込回路９４
ｂおよびデコード回路９５ｂとを有している。各取込回
路９４ａは、取込制御信号ACON1の活性化時に活性化さ
れ、内部クロック信号CLKINに同期して内部信号CINまた
は内部行アドレス信号ADRIN0を取り込み、取り込んだ信
号をデコード回路９５ａに出力している。各取込回路９
４ｂは、取込制御信号ACON2の活性化時に活性化され、
内部クロック信号CLKINに同期して内部信号CINまたは内
部行アドレス信号ADRIN0を取り込み、取り込んだ信号を
デコード回路９５ｂに出力している。デコード回路９５
ａ、９５ｂは、デコード結果を、活性化信号ACT1、ACT2
として出力している。デコード回路９５ａは、フィード
バック信号FBを取込制御回路９２に出力している。
に対応する３つの取込回路９４ａおよびデコード回路９
５ａと、活性化信号ACT2に対応する３つの取込回路９４
ｂおよびデコード回路９５ｂとを有している。各取込回
路９４ａは、取込制御信号ACON1の活性化時に活性化さ
れ、内部クロック信号CLKINに同期して内部信号CINまた
は内部行アドレス信号ADRIN0を取り込み、取り込んだ信
号をデコード回路９５ａに出力している。各取込回路９
４ｂは、取込制御信号ACON2の活性化時に活性化され、
内部クロック信号CLKINに同期して内部信号CINまたは内
部行アドレス信号ADRIN0を取り込み、取り込んだ信号を
デコード回路９５ｂに出力している。デコード回路９５
ａ、９５ｂは、デコード結果を、活性化信号ACT1、ACT2
として出力している。デコード回路９５ａは、フィード
バック信号FBを取込制御回路９２に出力している。
【００９６】この実施形態の半導体記憶装置では、ま
ず、非動作時に、取込制御回路９２は、フィードバック
信号FBの非活性化を受け、取込制御信号ACON1を活性化
し、取込制御信号ACON2を非活性化している。そして、
最初のコマンドの入力時に、コマンドデコーダ９３は、
取込制御信号ACON1の活性化を受け、取込回路９４ａを
活性化し、デコード結果を活性化信号ACT1として所定の
回路に出力する。このとき、取込回路９４ｂは非活性化
されている。すなわち、最初のコマンドに対応するチッ
プセレクト信号/CS、ファンクション信号FN、および行
アドレス信号A0は、デコード回路９５ａによりデコード
される。デコード回路９５ａは、活性化信号ACT1の出力
とほぼ同じタイミングでフィードバック信号FBを活性化
する。
ず、非動作時に、取込制御回路９２は、フィードバック
信号FBの非活性化を受け、取込制御信号ACON1を活性化
し、取込制御信号ACON2を非活性化している。そして、
最初のコマンドの入力時に、コマンドデコーダ９３は、
取込制御信号ACON1の活性化を受け、取込回路９４ａを
活性化し、デコード結果を活性化信号ACT1として所定の
回路に出力する。このとき、取込回路９４ｂは非活性化
されている。すなわち、最初のコマンドに対応するチッ
プセレクト信号/CS、ファンクション信号FN、および行
アドレス信号A0は、デコード回路９５ａによりデコード
される。デコード回路９５ａは、活性化信号ACT1の出力
とほぼ同じタイミングでフィードバック信号FBを活性化
する。
【００９７】取込制御回路９２は、フィードバック信号
FBの活性化を受け、取り込み制御信号ACON2を活性化
し、取込制御信号ACON1を非活性化する。コマンドデコ
ーダ９３は、取込制御信号ACON2の活性化を受け、取込
回路９４ｂを活性化し、デコード結果を活性化信号ACT2
として所定の回路に出力する。このとき、取込回路９４
ａは非活性化されている。すなわち、次のコマンドに対
応するチップセレクト信号/CS、ファンクション信号F
N、および行アドレス信号A0は、デコード回路９５ｂに
よりデコードされる。取込回路９４ａ、９４ｂは、内部
クロック信号CLKINのタイミングの異なるエッジに同期
して、それぞれ信号を取り込む。
FBの活性化を受け、取り込み制御信号ACON2を活性化
し、取込制御信号ACON1を非活性化する。コマンドデコ
ーダ９３は、取込制御信号ACON2の活性化を受け、取込
回路９４ｂを活性化し、デコード結果を活性化信号ACT2
として所定の回路に出力する。このとき、取込回路９４
ａは非活性化されている。すなわち、次のコマンドに対
応するチップセレクト信号/CS、ファンクション信号F
N、および行アドレス信号A0は、デコード回路９５ｂに
よりデコードされる。取込回路９４ａ、９４ｂは、内部
クロック信号CLKINのタイミングの異なるエッジに同期
して、それぞれ信号を取り込む。
【００９８】この実施形態では、活性化信号ACT1、ACT2
に応じて、取込回路９３ａ、９３ｂ、およびデコード回
路９３ｃ、９３ｄをそれぞれ別に構成することで、複雑
なコマンド体系を有する半導体記憶装置においても、コ
マンド制御回路を容易に設計できる。この結果、設計の
検証も容易になる。同一のクロック信号により信号を直
接取り込めるため、取込制御が高速になる。この結果、
内部回路を動作を早く開始でき、アクセス時間を短縮で
きる。コマンドの切り替えを、クロック信号により制御
せず、よりチップ内部の取込部で行うため、高い周波数
で動作する半導体記憶装置のコマンド切り替えにも容易
に対応できる。
に応じて、取込回路９３ａ、９３ｂ、およびデコード回
路９３ｃ、９３ｄをそれぞれ別に構成することで、複雑
なコマンド体系を有する半導体記憶装置においても、コ
マンド制御回路を容易に設計できる。この結果、設計の
検証も容易になる。同一のクロック信号により信号を直
接取り込めるため、取込制御が高速になる。この結果、
内部回路を動作を早く開始でき、アクセス時間を短縮で
きる。コマンドの切り替えを、クロック信号により制御
せず、よりチップ内部の取込部で行うため、高い周波数
で動作する半導体記憶装置のコマンド切り替えにも容易
に対応できる。
【００９９】また、取込回路９４ａ、９４ｂの共通のト
リガ信号である内部クロック信号CLKINは、外部からク
ロックバッファ２９を介して直接供給されている。クロ
ックバッファ２９は、他の制御信号で制御されていない
ため、クロック信号CLKに対する内部クロック信号CLKIN
の遅れは最小限になる。この結果、取込回路９４ａ、９
４ｂの取込制御が高速にでき、コマンドデコーダ９３お
よび内部回路を動作を早く開始できる。したがって、ア
クセス時間を短縮できる。
リガ信号である内部クロック信号CLKINは、外部からク
ロックバッファ２９を介して直接供給されている。クロ
ックバッファ２９は、他の制御信号で制御されていない
ため、クロック信号CLKに対する内部クロック信号CLKIN
の遅れは最小限になる。この結果、取込回路９４ａ、９
４ｂの取込制御が高速にでき、コマンドデコーダ９３お
よび内部回路を動作を早く開始できる。したがって、ア
クセス時間を短縮できる。
【０１００】図１５は、本発明の半導体記憶装置の第３
の実施形態におけるデコード部の詳細を示している。こ
の実施形態は、請求項９および請求項１１に対応してい
る。第１および第２の実施形態と同一の回路・信号につ
いては、同一の符号を付し、これら回路・信号について
は、詳細な説明を省略する。この実施形態では、クロッ
クバッファ９６およびコマンドデコーダ９７が第２の実
施形態と相違している。その他の構成は、第２の実施形
態と同一である。
の実施形態におけるデコード部の詳細を示している。こ
の実施形態は、請求項９および請求項１１に対応してい
る。第１および第２の実施形態と同一の回路・信号につ
いては、同一の符号を付し、これら回路・信号について
は、詳細な説明を省略する。この実施形態では、クロッ
クバッファ９６およびコマンドデコーダ９７が第２の実
施形態と相違している。その他の構成は、第２の実施形
態と同一である。
【０１０１】クロックバッファ９６は、外部からクロッ
ク信号CLKを受け、受けたクロック信号CLKを、フィード
バック信号FBの活性化時に取込信号ACLK1として出力
し、フィードバック信号FBの非活性化時に取込信号ACLK
2として出力している。取込信号ACLK1は、フィードバッ
ク信号FBの非活性化時には出力されない。同様に、取込
信号ACLK2は、フィードバック信号FBの活性化時には出
力されない。
ク信号CLKを受け、受けたクロック信号CLKを、フィード
バック信号FBの活性化時に取込信号ACLK1として出力
し、フィードバック信号FBの非活性化時に取込信号ACLK
2として出力している。取込信号ACLK1は、フィードバッ
ク信号FBの非活性化時には出力されない。同様に、取込
信号ACLK2は、フィードバック信号FBの活性化時には出
力されない。
【０１０２】コマンドデコーダ９７は、取込信号ACLK1
を受ける３つの取込回路９８ａおよびデコード回路９５
ａと、活性化信号ACT2に対応し、取込信号ACLK2を受け
る３つの取込回路９８ｂおよびデコード回路９５ｂとを
有している。取込回路９８ａおよびデコード回路９５ａ
は、活性化信号ACT1に対応して形成され、取込回路９８
ｂおよびデコード回路９５ｂは、活性化信号ACT2に対応
して形成されている。各取込回路９８ａは、取込信号AC
LK1に同期して内部信号CINまたは内部行アドレス信号AD
RIN0を取り込み、取り込んだ信号をデコード回路９５ａ
に出力している。各取込回路９８ｂは、取込信号ACLK2
に同期して内部信号CINまたは内部行アドレス信号ADRIN
0を取り込み、取り込んだ信号をデコード回路９５ｂに
出力している。デコード回路９５ａ、９５ｂは、第２の
実施形態と同一である。
を受ける３つの取込回路９８ａおよびデコード回路９５
ａと、活性化信号ACT2に対応し、取込信号ACLK2を受け
る３つの取込回路９８ｂおよびデコード回路９５ｂとを
有している。取込回路９８ａおよびデコード回路９５ａ
は、活性化信号ACT1に対応して形成され、取込回路９８
ｂおよびデコード回路９５ｂは、活性化信号ACT2に対応
して形成されている。各取込回路９８ａは、取込信号AC
LK1に同期して内部信号CINまたは内部行アドレス信号AD
RIN0を取り込み、取り込んだ信号をデコード回路９５ａ
に出力している。各取込回路９８ｂは、取込信号ACLK2
に同期して内部信号CINまたは内部行アドレス信号ADRIN
0を取り込み、取り込んだ信号をデコード回路９５ｂに
出力している。デコード回路９５ａ、９５ｂは、第２の
実施形態と同一である。
【０１０３】この実施形態では、活性化信号ACT1、ACT2
に対応する取込回路９８ａ、９８ｂが、それぞれ異なる
取込信号ACLK1、ACLK2に同期して信号を取り込む。各取
込信号ACLK1、ACLK2は、それぞれ信号を取り込む取込回
路９８ａ、９８ｂにのみ供給されており、これらの配線
の負荷（寄生容量）は、最小限にされている。すなわ
ち、この実施形態では、取込回路９８ａ、９８ｂの数が
多い場合に、信号を取り込むクロック信号を複数に分け
ることで、各クロック信号の配線の負荷（寄生容量）を
低減することができる。特に、コマンドの入力端子の数
が多い場合に有効である。
に対応する取込回路９８ａ、９８ｂが、それぞれ異なる
取込信号ACLK1、ACLK2に同期して信号を取り込む。各取
込信号ACLK1、ACLK2は、それぞれ信号を取り込む取込回
路９８ａ、９８ｂにのみ供給されており、これらの配線
の負荷（寄生容量）は、最小限にされている。すなわ
ち、この実施形態では、取込回路９８ａ、９８ｂの数が
多い場合に、信号を取り込むクロック信号を複数に分け
ることで、各クロック信号の配線の負荷（寄生容量）を
低減することができる。特に、コマンドの入力端子の数
が多い場合に有効である。
【０１０４】次に、本発明の半導体記憶装置の動作制御
方法の第２の実施形態および半導体記憶装置の第４の実
施形態を説明する。この実施形態は、請求項１ないし請
求項４、請求項７ないし請求項１０に対応している。上
述した実施形態と同一の回路・信号については、同一の
符号を付し、これら回路・信号については、詳細な説明
を省略する。
方法の第２の実施形態および半導体記憶装置の第４の実
施形態を説明する。この実施形態は、請求項１ないし請
求項４、請求項７ないし請求項１０に対応している。上
述した実施形態と同一の回路・信号については、同一の
符号を付し、これら回路・信号については、詳細な説明
を省略する。
【０１０５】この実施形態の半導体記憶装置は、内部回
路を３ステージに分けて、それぞれをパイプライン動作
させる機能を有したFCRAMとして形成されている。このF
CRAMの状態遷移図は、図３と同一である。すなわち、FC
RAMは、第１コマンドとしてRDAコマンドを受けたときに
活性状態Ｒに移行し、第１コマンドとしてWRAコマンド
を受けたときに活性状態Ｗに移行する。FCRAMは、活性
状態Ｒにおいて、第２コマンドとしてLALコマンドおよ
びMRSコマンドを受けたときに、それぞれ、読み出し動
作モード、モードレジスタ設定モードに移行する。FCRA
Mは、活性状態Ｗにおいて、第２コマンドとしてLALコマ
ンドおよびREFコマンドを受けたときに、それぞれ、書
き込み動作モード、オートリフレッシュモードに移行す
る。
路を３ステージに分けて、それぞれをパイプライン動作
させる機能を有したFCRAMとして形成されている。このF
CRAMの状態遷移図は、図３と同一である。すなわち、FC
RAMは、第１コマンドとしてRDAコマンドを受けたときに
活性状態Ｒに移行し、第１コマンドとしてWRAコマンド
を受けたときに活性状態Ｗに移行する。FCRAMは、活性
状態Ｒにおいて、第２コマンドとしてLALコマンドおよ
びMRSコマンドを受けたときに、それぞれ、読み出し動
作モード、モードレジスタ設定モードに移行する。FCRA
Mは、活性状態Ｗにおいて、第２コマンドとしてLALコマ
ンドおよびREFコマンドを受けたときに、それぞれ、書
き込み動作モード、オートリフレッシュモードに移行す
る。
【０１０６】図１６は、本発明が適用されたFCRAMの全
体構成を示している。FCRAMは、デコード部１００、メ
モリ制御部１０２、４つのメモリ動作部１０４、および
入出力部１０６で構成されている。メモリ動作部１０４
は、一般に“バンク”とも称され、それぞれ第１の実施
形態と同一のメモリコア部２７を有している。図中の太
い矢印は、複数本からなる信号線を示している。
体構成を示している。FCRAMは、デコード部１００、メ
モリ制御部１０２、４つのメモリ動作部１０４、および
入出力部１０６で構成されている。メモリ動作部１０４
は、一般に“バンク”とも称され、それぞれ第１の実施
形態と同一のメモリコア部２７を有している。図中の太
い矢印は、複数本からなる信号線を示している。
【０１０７】デコード部１００は、クロック信号CLK、
コマンド信号CMD、行アドレス信号RAD、列アドレス信号
CADを受け、RDAコマンド、WRAコマンド、LALコマンド、
REFコマンド、MRSコマンドにそれぞれ対応する活性化信
号RDACT、WRACT、LALACT、REFACT、MRACT、および内部
行アドレス信号IRAD、内部列アドレス信号ICADをメモリ
制御部１０２に出力している。メモリ制御部１０２は、
デコード部１００からの信号を受け、活性化信号ACT2お
よび内部行アドレス信号IRAD2、内部列アドレス信号ICA
D2をメモリ動作部１０４に出力している。また、メモリ
制御部１０２は、出力禁止信号IODISを入出力部１０６
に出力している。入出力部１０６は、チップの外部に対
してデータ入出力信号DQを入出力し、メモリ動作部１０
４に対してデータ信号DATAを入出力している。
コマンド信号CMD、行アドレス信号RAD、列アドレス信号
CADを受け、RDAコマンド、WRAコマンド、LALコマンド、
REFコマンド、MRSコマンドにそれぞれ対応する活性化信
号RDACT、WRACT、LALACT、REFACT、MRACT、および内部
行アドレス信号IRAD、内部列アドレス信号ICADをメモリ
制御部１０２に出力している。メモリ制御部１０２は、
デコード部１００からの信号を受け、活性化信号ACT2お
よび内部行アドレス信号IRAD2、内部列アドレス信号ICA
D2をメモリ動作部１０４に出力している。また、メモリ
制御部１０２は、出力禁止信号IODISを入出力部１０６
に出力している。入出力部１０６は、チップの外部に対
してデータ入出力信号DQを入出力し、メモリ動作部１０
４に対してデータ信号DATAを入出力している。
【０１０８】図１７は、デコード部１００および入出力
部１０６の詳細を示している。デコード部１００は、ク
ロックバッファ９６、コマンドラッチ１０８、第１コマ
ンド検出部１１０、第２コマンド検出部１１２、行アド
レスバッファ１１４、列アドレスバッファ１１６、行ア
ドレスラッチ１１８、列アドレスラッチ１２０を備えて
いる。入出力部１０６は、入出力データバッファ１２２
および入出力データラッチ１２４を備えている。
部１０６の詳細を示している。デコード部１００は、ク
ロックバッファ９６、コマンドラッチ１０８、第１コマ
ンド検出部１１０、第２コマンド検出部１１２、行アド
レスバッファ１１４、列アドレスバッファ１１６、行ア
ドレスラッチ１１８、列アドレスラッチ１２０を備えて
いる。入出力部１０６は、入出力データバッファ１２２
および入出力データラッチ１２４を備えている。
【０１０９】クロックバッファ９６は、図１５と同一の
回路である。クロックバッファ９６は、フィードバック
信号FBにより制御され、最初のコマンドの入力時に取込
信号ACLK1を出力し、２番目のコマンドの入力時に取込
信号ACLK2を出力する。コマンドラッチ１０８は、コマ
ンド信号CMDを受け、受けた信号を内部コマンド信号ICM
Dとして出力している。
回路である。クロックバッファ９６は、フィードバック
信号FBにより制御され、最初のコマンドの入力時に取込
信号ACLK1を出力し、２番目のコマンドの入力時に取込
信号ACLK2を出力する。コマンドラッチ１０８は、コマ
ンド信号CMDを受け、受けた信号を内部コマンド信号ICM
Dとして出力している。
【０１１０】第１コマンド検出部１１０は、読み出しコ
マンド検出部１１０ａおよび書き込みコマンド検出部１
１０ｂを備えている。読み出しコマンド検出部１１０ａ
は、取込信号ACLK1に同期して内部コマンド信号ICMDを
取り込み、取り込んだ信号がRDAコマンドのときに活性
化信号RDACTを活性化する。書き込みコマンド検出部検
出部１１０ｂは、取込信号ACLK1に同期して内部コマン
ド信号ICMDを取り込み、取り込んだ信号がWDAコマンド
のときに活性化信号WRACTを活性化する。
マンド検出部１１０ａおよび書き込みコマンド検出部１
１０ｂを備えている。読み出しコマンド検出部１１０ａ
は、取込信号ACLK1に同期して内部コマンド信号ICMDを
取り込み、取り込んだ信号がRDAコマンドのときに活性
化信号RDACTを活性化する。書き込みコマンド検出部検
出部１１０ｂは、取込信号ACLK1に同期して内部コマン
ド信号ICMDを取り込み、取り込んだ信号がWDAコマンド
のときに活性化信号WRACTを活性化する。
【０１１１】第２コマンド検出部１１２は、動作コマン
ド検出部１１２ａ、リフレッシュコマンド検出部１１２
ｂ、モードレジスタコマンド検出部１１２ｃを備えてい
る。動作コマンド検出部１１２ａは、取込信号ACLK2に
同期して内部コマンド信号ICMDを取り込み、取り込んだ
信号がLALコマンドのときに活性化信号LALACTを活性化
する。リフレッシュコマンド検出部１１２ｂは、取込信
号ACLK2に同期して内部コマンド信号ICMDを取り込み、
取り込んだ信号がREFコマンドのときに活性化信号REFAC
Tを活性化する。モードレジスタコマンド検出部１１２
ｃは、取込信号ACLK2に同期して内部コマンド信号ICMD
を取り込み、取り込んだ信号がMRSコマンドのときに活
性化信号MRACTを活性化する。
ド検出部１１２ａ、リフレッシュコマンド検出部１１２
ｂ、モードレジスタコマンド検出部１１２ｃを備えてい
る。動作コマンド検出部１１２ａは、取込信号ACLK2に
同期して内部コマンド信号ICMDを取り込み、取り込んだ
信号がLALコマンドのときに活性化信号LALACTを活性化
する。リフレッシュコマンド検出部１１２ｂは、取込信
号ACLK2に同期して内部コマンド信号ICMDを取り込み、
取り込んだ信号がREFコマンドのときに活性化信号REFAC
Tを活性化する。モードレジスタコマンド検出部１１２
ｃは、取込信号ACLK2に同期して内部コマンド信号ICMD
を取り込み、取り込んだ信号がMRSコマンドのときに活
性化信号MRACTを活性化する。
【０１１２】行アドレスバッファ１１４は、行アドレス
信号RADを受け、受けた信号を行アドレスラッチ１１８
に出力している。行アドレスラッチ１１８は、取込信号
ACLK1に同期してアドレス信号を取り込み、取り込んだ
信号を内部行アドレス信号IRADとして出力している。列
アドレスバッファ１１６は、列アドレス信号CADを受
け、受けた信号を列アドレスラッチ１２０に出力してい
る。列アドレスラッチ１２０は、取込信号ACLK2に同期
してアドレス信号を取り込み、取り込んだ信号を内部列
アドレス信号ICADとして出力している。
信号RADを受け、受けた信号を行アドレスラッチ１１８
に出力している。行アドレスラッチ１１８は、取込信号
ACLK1に同期してアドレス信号を取り込み、取り込んだ
信号を内部行アドレス信号IRADとして出力している。列
アドレスバッファ１１６は、列アドレス信号CADを受
け、受けた信号を列アドレスラッチ１２０に出力してい
る。列アドレスラッチ１２０は、取込信号ACLK2に同期
してアドレス信号を取り込み、取り込んだ信号を内部列
アドレス信号ICADとして出力している。
【０１１３】入出力データバッファ１２２は、チップの
外部に対してデータ入出力信号DQを入出力するととも
に、これ等信号を入出力データラッチ１２４に対して入
出力している。入出力データラッチ１２４は、入出力デ
ータバッファ１２２から供給される直列のデータ信号を
並列データに変換し、メモリ動作部１０４から供給され
る並列のデータ信号DATAを直列データに変換する機能を
有している。入出力データラッチ１２４は、出力禁止信
号IODISを受けたときに、データ信号の入出力データバ
ッファ１２２への出力を停止する。
外部に対してデータ入出力信号DQを入出力するととも
に、これ等信号を入出力データラッチ１２４に対して入
出力している。入出力データラッチ１２４は、入出力デ
ータバッファ１２２から供給される直列のデータ信号を
並列データに変換し、メモリ動作部１０４から供給され
る並列のデータ信号DATAを直列データに変換する機能を
有している。入出力データラッチ１２４は、出力禁止信
号IODISを受けたときに、データ信号の入出力データバ
ッファ１２２への出力を停止する。
【０１１４】図１８は、メモリ制御部１０２およびメモ
リ動作部１０４の詳細を示している。メモリ制御部１０
２は、RASジェネレータ１２６、リフレッシュ制御回路
１２８、リフレッシュカウンタ４３、モードレジスタ１
３０およびその制御回路１３２、行アドレススイッチ１
３４、列アドレススイッチ１３６、データスイッチ１３
８を備えている。メモリ動作部１０４は、第１制御回路
１４０、ブロックデコーダ１４２、行アドレスラッチ１
４４、列アドレスラッチ１４６、プリデコーダ１４８、
プリデコーダ１５０、第２制御回路１５２、リード／ラ
イトバッファ１５４、ワードデコーダ６３、1/4デコー
ダ６５、BLTデコーダ６７、センスアンプジェネレータ
６９、コラムデコーダ７１、およびメモリコア部２７を
備えている。
リ動作部１０４の詳細を示している。メモリ制御部１０
２は、RASジェネレータ１２６、リフレッシュ制御回路
１２８、リフレッシュカウンタ４３、モードレジスタ１
３０およびその制御回路１３２、行アドレススイッチ１
３４、列アドレススイッチ１３６、データスイッチ１３
８を備えている。メモリ動作部１０４は、第１制御回路
１４０、ブロックデコーダ１４２、行アドレスラッチ１
４４、列アドレスラッチ１４６、プリデコーダ１４８、
プリデコーダ１５０、第２制御回路１５２、リード／ラ
イトバッファ１５４、ワードデコーダ６３、1/4デコー
ダ６５、BLTデコーダ６７、センスアンプジェネレータ
６９、コラムデコーダ７１、およびメモリコア部２７を
備えている。
【０１１５】RASジェネレータ１２６は、活性化信号RDA
CT、WRACT、LALACTを受け、制御信号をリフレッシュ制
御回路１２８、リフレッシュカウンタ４３、モードレジ
スタ１３０、制御回路１３２、および後述する第１制御
回路１４０にそれぞれ出力している。RASジェネレータ
１２６は、図７に示したRASジェネレータ５３と同様の
機能を有している。
CT、WRACT、LALACTを受け、制御信号をリフレッシュ制
御回路１２８、リフレッシュカウンタ４３、モードレジ
スタ１３０、制御回路１３２、および後述する第１制御
回路１４０にそれぞれ出力している。RASジェネレータ
１２６は、図７に示したRASジェネレータ５３と同様の
機能を有している。
【０１１６】リフレッシュ制御回路１２８は、RASジェ
ネレータ１２６からの制御信号および活性化信号REFACT
を受け、制御信号をRASジェネレータ１２６に出力して
いる。すなわち、活性化信号REFACTが活性化されたとき
（オートリフレッシュモード時）に、リフレッシュ制御
回路１２８は、RASジェネレータ１２６を制御する。リ
フレッシュカウンタ４３は、RASジェネレータ１２６か
らの制御信号を受けてカウントアップし、カウンタの値
であるリフレッシュアドレスREFADDを出力している。
ネレータ１２６からの制御信号および活性化信号REFACT
を受け、制御信号をRASジェネレータ１２６に出力して
いる。すなわち、活性化信号REFACTが活性化されたとき
（オートリフレッシュモード時）に、リフレッシュ制御
回路１２８は、RASジェネレータ１２６を制御する。リ
フレッシュカウンタ４３は、RASジェネレータ１２６か
らの制御信号を受けてカウントアップし、カウンタの値
であるリフレッシュアドレスREFADDを出力している。
【０１１７】モードレジスタ１３０、制御回路１３２
は、RASジェネレータ１２６からの制御信号および活性
化信号MRACTを受け、活性化信号MRACTの活性化時に、出
力禁止信号IODISを出力している。モードレジスタ１３
０は、図示しないデータ信号線に接続されており、モー
ドレジスタ１３０は、データ信号線を介して供給される
データ信号により設定される。
は、RASジェネレータ１２６からの制御信号および活性
化信号MRACTを受け、活性化信号MRACTの活性化時に、出
力禁止信号IODISを出力している。モードレジスタ１３
０は、図示しないデータ信号線に接続されており、モー
ドレジスタ１３０は、データ信号線を介して供給される
データ信号により設定される。
【０１１８】行アドレススイッチ１３４は、内部行アド
レス信号IRADまたはリフレッシュアドレスREFADDのいず
れかを行アドレスラッチ１４４に出力している。列アド
レススイッチ１３６は、内部列アドレス信号ICADを受
け、受けた信号を列アドレスラッチ１４６に出力してい
る。また、行アドレススイッチ１３４および列アドレス
スイッチ１３６のスイッチ動作により、アドレス信号
は、４つのメモリ動作部１０４のいずれかに供給され
る。
レス信号IRADまたはリフレッシュアドレスREFADDのいず
れかを行アドレスラッチ１４４に出力している。列アド
レススイッチ１３６は、内部列アドレス信号ICADを受
け、受けた信号を列アドレスラッチ１４６に出力してい
る。また、行アドレススイッチ１３４および列アドレス
スイッチ１３６のスイッチ動作により、アドレス信号
は、４つのメモリ動作部１０４のいずれかに供給され
る。
【０１１９】データスイッチ１３８は、データ信号（DA
TA）を４つのメモリ動作部１０４のいずれかに対して入
出力する回路である。第１制御回路１４０は、RASジェ
ネレータ１２６からの制御信号を受け、ワードデコーダ
６３等を制御する回路である。第１制御回路１４０は、
図７に示した第１制御回路５７と同様の機能を有してい
る。行アドレスラッチ１４４および列アドレスラッチ１
４６は、メモリ動作部１０４毎にアドレス信号をラッチ
する回路である。
TA）を４つのメモリ動作部１０４のいずれかに対して入
出力する回路である。第１制御回路１４０は、RASジェ
ネレータ１２６からの制御信号を受け、ワードデコーダ
６３等を制御する回路である。第１制御回路１４０は、
図７に示した第１制御回路５７と同様の機能を有してい
る。行アドレスラッチ１４４および列アドレスラッチ１
４６は、メモリ動作部１０４毎にアドレス信号をラッチ
する回路である。
【０１２０】ブロックデコーダ１４２、プリデコーダ１
４８、１５０、第２制御回路１５２、およびリード／ラ
イトバッファ１５４は、図７に示したブロックデコーダ
６１、プリデコーダ５９ａ、５９ｂ、第２制御回路７
３、およびリード／ライトバッファ７５と同一の機能を
有している。ワードデコーダ６３、1/4デコーダ６５、B
LTデコーダ６７、センスアンプジェネレータ６９、コラ
ムデコーダ７１、およびメモリコア部２７は、図７と同
一である。
４８、１５０、第２制御回路１５２、およびリード／ラ
イトバッファ１５４は、図７に示したブロックデコーダ
６１、プリデコーダ５９ａ、５９ｂ、第２制御回路７
３、およびリード／ライトバッファ７５と同一の機能を
有している。ワードデコーダ６３、1/4デコーダ６５、B
LTデコーダ６７、センスアンプジェネレータ６９、コラ
ムデコーダ７１、およびメモリコア部２７は、図７と同
一である。
【０１２１】図１９は、読み出し動作時の主要な信号の
タイミングを示している。なお、図１１と同一の動作
は、説明を省略する。この例では、読み出し動作とモー
ドレジスタの設定とが交互に実行される。
タイミングを示している。なお、図１１と同一の動作
は、説明を省略する。この例では、読み出し動作とモー
ドレジスタの設定とが交互に実行される。
【０１２２】まず、図１７のコマンドラッチ１０８は、
第１コマンドとしてRDAコマンドを取り込む。第１コマ
ンドの取り込みに同期して、行アドレス信号RADが取り
込まれる。RDAコマンドは、内部コマンド信号ICMDとし
て第１コマンド検出部１１０、第２コマンド検出部１１
２に供給される。ここで、第１コマンドの取り込み時、
取込信号ACLK1が出力され、取込信号ACLK2は出力されな
い。このため、第２コマンド検出部１１２が内部コマン
ド信号ICMDを取り込むことはない。
第１コマンドとしてRDAコマンドを取り込む。第１コマ
ンドの取り込みに同期して、行アドレス信号RADが取り
込まれる。RDAコマンドは、内部コマンド信号ICMDとし
て第１コマンド検出部１１０、第２コマンド検出部１１
２に供給される。ここで、第１コマンドの取り込み時、
取込信号ACLK1が出力され、取込信号ACLK2は出力されな
い。このため、第２コマンド検出部１１２が内部コマン
ド信号ICMDを取り込むことはない。
【０１２３】第１コマンド検出部１１０の読み出しコマ
ンド検出部１１０ａおよび書き込みコマンド検出部１１
０ｂは、取込信号ACLK1に同期して内部コマンド信号ICM
D（RDAコマンド）を取り込む。読み出しコマンド検出部
１１０ａは、RDAコマンドが供給されたことを検出し、
活性化信号RDACTを活性化する（図１９(a)）。書き込み
コマンド検出部１１０ａは、WDAコマンドが供給された
ことを検出できないため、活性化信号WRACTの非活性化
状態を保持する。この後、メモリ制御部１０２およびメ
モリ動作部１０４は、活性化信号RDACTを受けて、図１
１と同様に動作する。すなわち、最初のコマンドが供給
されることにより、ワード線選択信号RASZが活性化さ
れ、プリチャージ制御信号PREが非活性化される。
ンド検出部１１０ａおよび書き込みコマンド検出部１１
０ｂは、取込信号ACLK1に同期して内部コマンド信号ICM
D（RDAコマンド）を取り込む。読み出しコマンド検出部
１１０ａは、RDAコマンドが供給されたことを検出し、
活性化信号RDACTを活性化する（図１９(a)）。書き込み
コマンド検出部１１０ａは、WDAコマンドが供給された
ことを検出できないため、活性化信号WRACTの非活性化
状態を保持する。この後、メモリ制御部１０２およびメ
モリ動作部１０４は、活性化信号RDACTを受けて、図１
１と同様に動作する。すなわち、最初のコマンドが供給
されることにより、ワード線選択信号RASZが活性化さ
れ、プリチャージ制御信号PREが非活性化される。
【０１２４】次に、コマンドラッチ１０８は、第２コマ
ンドとしてLALコマンドを取り込む。第１コマンドの取
り込みに同期して、列アドレス信号CADが取り込まれ
る。LALコマンドは、内部コマンド信号ICMDとして第１
コマンド検出部１１０、第２コマンド検出部１１２に供
給される。ここで、第２コマンドの取り込み時、取込信
号ACLK2が出力され、取込信号ACLK1は出力されない。こ
のため、第１コマンド検出部１１０が内部コマンド信号
ICMDを取り込むことはない。
ンドとしてLALコマンドを取り込む。第１コマンドの取
り込みに同期して、列アドレス信号CADが取り込まれ
る。LALコマンドは、内部コマンド信号ICMDとして第１
コマンド検出部１１０、第２コマンド検出部１１２に供
給される。ここで、第２コマンドの取り込み時、取込信
号ACLK2が出力され、取込信号ACLK1は出力されない。こ
のため、第１コマンド検出部１１０が内部コマンド信号
ICMDを取り込むことはない。
【０１２５】第２コマンド検出部１１２の動作コマンド
検出部１１２ａ、リフレッシュコマンド検出部１１２
ｂ、およびモードレジスタコマンド検出部１１２ｃは、
取込信号ACLK2に同期して内部コマンド信号ICMD（LALコ
マンド）を取り込む。動作コマンド検出部１１２ａは、
LALコマンドが供給されたことを検出し、活性化信号LAL
ACTを活性化する（図１９(b)）。リフレッシュコマンド
検出部１１２ｂおよびモードレジスタコマンド検出部１
１２ｃは、REFコマンドおよびMRSコマンドが供給された
ことを検出できないため、活性化信号REFACTおよび活性
化信号MRACTの非活性化状態を保持する。この後、メモ
リ制御部１０２およびメモリ動作部１０４は、図１１と
同様に動作し、読み出し動作が実行される。
検出部１１２ａ、リフレッシュコマンド検出部１１２
ｂ、およびモードレジスタコマンド検出部１１２ｃは、
取込信号ACLK2に同期して内部コマンド信号ICMD（LALコ
マンド）を取り込む。動作コマンド検出部１１２ａは、
LALコマンドが供給されたことを検出し、活性化信号LAL
ACTを活性化する（図１９(b)）。リフレッシュコマンド
検出部１１２ｂおよびモードレジスタコマンド検出部１
１２ｃは、REFコマンドおよびMRSコマンドが供給された
ことを検出できないため、活性化信号REFACTおよび活性
化信号MRACTの非活性化状態を保持する。この後、メモ
リ制御部１０２およびメモリ動作部１０４は、図１１と
同様に動作し、読み出し動作が実行される。
【０１２６】さらに、最初の第１コマンド取り込みから
４クロック目に、コマンドラッチ１０８は、第１コマン
ドとしてRDAコマンドを取り込む。第１コマンドの取り
込み後の動作は、上述した動作と同じである。
４クロック目に、コマンドラッチ１０８は、第１コマン
ドとしてRDAコマンドを取り込む。第１コマンドの取り
込み後の動作は、上述した動作と同じである。
【０１２７】次に、コマンドラッチ１０８は、第２コマ
ンドとしてMRSコマンドを取り込む。第２コマンド検出
部１１２のモードレジスタコマンド検出部１１２ｃは、
取込信号ACLK2に同期して内部コマンド信号ICMD（MRSコ
マンド）を取り込み、活性化信号MRACTを活性化する
（図１９(c)）。図１８の制御回路１３２は、活性化信
号MRACTを受け、出力禁止信号IODISを非活性化する（波
形は図示せず）。図１７の入出力データラッチ１２４
は、出力禁止信号IODISを受け、非活性化される。この
結果、モードレジスタ設定モード時に、データ信号が外
部に出力されることが防止される（図１９(d)）。この
後、図示しないデータ線を介してモードレジスタの各ビ
ットが設定される。
ンドとしてMRSコマンドを取り込む。第２コマンド検出
部１１２のモードレジスタコマンド検出部１１２ｃは、
取込信号ACLK2に同期して内部コマンド信号ICMD（MRSコ
マンド）を取り込み、活性化信号MRACTを活性化する
（図１９(c)）。図１８の制御回路１３２は、活性化信
号MRACTを受け、出力禁止信号IODISを非活性化する（波
形は図示せず）。図１７の入出力データラッチ１２４
は、出力禁止信号IODISを受け、非活性化される。この
結果、モードレジスタ設定モード時に、データ信号が外
部に出力されることが防止される（図１９(d)）。この
後、図示しないデータ線を介してモードレジスタの各ビ
ットが設定される。
【０１２８】図２０は、書き込み動作時の主要な信号の
タイミングを示している。なお、図１９と同一の動作
は、説明を省略する。この例では、書き込み動作とオー
トリフレッシュ動作とが交互に実行される。
タイミングを示している。なお、図１９と同一の動作
は、説明を省略する。この例では、書き込み動作とオー
トリフレッシュ動作とが交互に実行される。
【０１２９】まず、図１７のコマンドラッチ１０８は、
第１コマンドとしてWRAコマンドを取り込む。第１コマ
ンドの取り込みに同期して、行アドレス信号RADが取り
込まれる。第１コマンド検出部１１０の書き込みコマン
ド検出部１１０ｂは、取込信号ACLK1に同期して内部コ
マンド信号ICMD（WRAコマンド）を取り込み、活性化信
号WRACTを活性化する（図２０(a)）。
第１コマンドとしてWRAコマンドを取り込む。第１コマ
ンドの取り込みに同期して、行アドレス信号RADが取り
込まれる。第１コマンド検出部１１０の書き込みコマン
ド検出部１１０ｂは、取込信号ACLK1に同期して内部コ
マンド信号ICMD（WRAコマンド）を取り込み、活性化信
号WRACTを活性化する（図２０(a)）。
【０１３０】次に、コマンドラッチ１０８は、第２コマ
ンドとしてLALコマンドを取り込む。第２コマンド検出
部１１２の動作コマンド検出部１１２ａは、取込信号AC
LK2に同期して内部コマンド信号ICMD（LALコマンド）を
取り込み、活性化信号LALACTを活性化する（図２０
(b)）。また、第２コマンドの取り込むクロック信号CLK
の立ち上がりエッジ、およびその後のクロック信号CLK
のエッジに同期して、書き込み信号が取り込まれる。そ
して、メモリ制御部１０２およびメモリ動作部１０４が
動作し、書き込み動作が実行される。
ンドとしてLALコマンドを取り込む。第２コマンド検出
部１１２の動作コマンド検出部１１２ａは、取込信号AC
LK2に同期して内部コマンド信号ICMD（LALコマンド）を
取り込み、活性化信号LALACTを活性化する（図２０
(b)）。また、第２コマンドの取り込むクロック信号CLK
の立ち上がりエッジ、およびその後のクロック信号CLK
のエッジに同期して、書き込み信号が取り込まれる。そ
して、メモリ制御部１０２およびメモリ動作部１０４が
動作し、書き込み動作が実行される。
【０１３１】さらに、最初の第１コマンド取り込みから
４クロック目に、コマンドラッチ１０８は、第１コマン
ドとしてWRAコマンドを取り込む。第１コマンドの取り
込み後の動作は、上述した動作と同じである。次に、コ
マンドラッチ１０８は、第２コマンドとしてREFコマン
ドを取り込む。第２コマンド検出部１１２のリフレッシ
ュコマンド検出部１１２ｂは、取込信号ACLK2に同期し
て内部コマンド信号ICMD（REFコマンド）を取り込み、
活性化信号REFACTを活性化する（図２０(c)）。活性化
信号REFACTの活性化により、オートリフレッシュ動作が
実行される。また、活性化信号REFACTの活性化を受けて
コラム選択信号CLの活性化が禁止され、不正なデータの
書き込みが防止される。
４クロック目に、コマンドラッチ１０８は、第１コマン
ドとしてWRAコマンドを取り込む。第１コマンドの取り
込み後の動作は、上述した動作と同じである。次に、コ
マンドラッチ１０８は、第２コマンドとしてREFコマン
ドを取り込む。第２コマンド検出部１１２のリフレッシ
ュコマンド検出部１１２ｂは、取込信号ACLK2に同期し
て内部コマンド信号ICMD（REFコマンド）を取り込み、
活性化信号REFACTを活性化する（図２０(c)）。活性化
信号REFACTの活性化により、オートリフレッシュ動作が
実行される。また、活性化信号REFACTの活性化を受けて
コラム選択信号CLの活性化が禁止され、不正なデータの
書き込みが防止される。
【０１３２】以上、この実施形態においても、上述した
第１の実施形態と同様の効果を得ることができる。特
に、本発明は、内部回路を複数のステージに分け、各ス
テージをパイプライン処理することで読み出し動作およ
び書き込み動作を実行するFCRAM等に適用することで、
顕著な効果を得ることができる。
第１の実施形態と同様の効果を得ることができる。特
に、本発明は、内部回路を複数のステージに分け、各ス
テージをパイプライン処理することで読み出し動作およ
び書き込み動作を実行するFCRAM等に適用することで、
顕著な効果を得ることができる。
【０１３３】図２１は、本発明の半導体記憶装置の動作
制御方法の第３の実施形態および半導体記憶装置の第５
の実施形態を示している。この実施形態は、請求項１な
いし請求項１０に対応している。上述した実施形態と同
一の回路・信号については、同一の符号を付し、これら
回路・信号については、詳細な説明を省略する。
制御方法の第３の実施形態および半導体記憶装置の第５
の実施形態を示している。この実施形態は、請求項１な
いし請求項１０に対応している。上述した実施形態と同
一の回路・信号については、同一の符号を付し、これら
回路・信号については、詳細な説明を省略する。
【０１３４】この実施形態では、メモリ制御部１５８お
よびメモリ動作部１６０が図１６と相違している。その
他の構成は、図１６と同一である。また、この実施形態
のFCRAMは、データバス使用効率を向上するために、書
き込みコマンドに対応して供給される書き込みデータを
次の書き込みコマンドの供給時にメモリセルに書き込む
“ディレイドライト”または“レイトライト”と称する
機能を有している。
よびメモリ動作部１６０が図１６と相違している。その
他の構成は、図１６と同一である。また、この実施形態
のFCRAMは、データバス使用効率を向上するために、書
き込みコマンドに対応して供給される書き込みデータを
次の書き込みコマンドの供給時にメモリセルに書き込む
“ディレイドライト”または“レイトライト”と称する
機能を有している。
【０１３５】図２２は、メモリ制御部１５８およびメモ
リ動作部１６０の詳細を示している。メモリ制御部１５
８は、図１８と異なるリフレッシュ制御回路１６２を備
えている。メモリ動作部１６０は、図１８と異なるリー
ド／ライトバッファ１６４を備えている。また、メモリ
動作部１６０は、新たにI/Oスイッチ１６６および書き
込みデータバッファ１６８を備えている。なお、特に図
示してないが、メモリ動作部１６０は、書き込みアドレ
スを保持する書き込みアドレスバッファを有している。
リ動作部１６０の詳細を示している。メモリ制御部１５
８は、図１８と異なるリフレッシュ制御回路１６２を備
えている。メモリ動作部１６０は、図１８と異なるリー
ド／ライトバッファ１６４を備えている。また、メモリ
動作部１６０は、新たにI/Oスイッチ１６６および書き
込みデータバッファ１６８を備えている。なお、特に図
示してないが、メモリ動作部１６０は、書き込みアドレ
スを保持する書き込みアドレスバッファを有している。
【０１３６】リフレッシュ制御回路１６２は、RASジェ
ネレータ１２６からの制御信号、活性化信号REFACT、お
よび書き込みデータバッファ１６８からの書き込みデー
タ有効信号WENを受け、制御信号をRASジェネレータ１２
６に出力し、データバッファ１６８に書込制御信号WCON
を出力している。
ネレータ１２６からの制御信号、活性化信号REFACT、お
よび書き込みデータバッファ１６８からの書き込みデー
タ有効信号WENを受け、制御信号をRASジェネレータ１２
６に出力し、データバッファ１６８に書込制御信号WCON
を出力している。
【０１３７】書き込みデータ有効信号WENは、書き込み
データバッファ１６８に有効な書き込みデータDBUFが存
在するときに、その情報（高レベル）をリフレッシュ制
御回路１６２に伝達するための信号である。後述するよ
うに、リフレッシュ制御回路１６２は、書き込みデータ
有効信号WENが高レベルの期間にリフレッシュコマンドR
EFを受けたとき、リフレッシュ動作を実行しない。リフ
レッシュ制御回路１６２は、書き込みデータ有効信号WE
Nが低レベルの期間にリフレッシュコマンドREFを受けた
ときのみ、リフレッシュ動作を実行する。
データバッファ１６８に有効な書き込みデータDBUFが存
在するときに、その情報（高レベル）をリフレッシュ制
御回路１６２に伝達するための信号である。後述するよ
うに、リフレッシュ制御回路１６２は、書き込みデータ
有効信号WENが高レベルの期間にリフレッシュコマンドR
EFを受けたとき、リフレッシュ動作を実行しない。リフ
レッシュ制御回路１６２は、書き込みデータ有効信号WE
Nが低レベルの期間にリフレッシュコマンドREFを受けた
ときのみ、リフレッシュ動作を実行する。
【０１３８】書込制御信号WCONは、リフレッシュコマン
ドREFを受けたときに出力される信号である。後述する
ように、書き込みデータバッファ１６８は、有効な書き
込みデータDBUFが存在する状態で、書き込み制御信号WC
ONを受けたときのみ、このデータDBUFをリード／ライト
バッファ１６４に出力する。そして、書き込み動作が実
行される。
ドREFを受けたときに出力される信号である。後述する
ように、書き込みデータバッファ１６８は、有効な書き
込みデータDBUFが存在する状態で、書き込み制御信号WC
ONを受けたときのみ、このデータDBUFをリード／ライト
バッファ１６４に出力する。そして、書き込み動作が実
行される。
【０１３９】I/Oスイッチ１６６は、読み出し動作時
に、メモリコア部２７から読み出されるデータまたは書
き込みデータバッファ１６８に保持されているデータDB
UFのいずれかをデータスイッチ１３８に伝達する回路で
ある。すなわち、書き込み動作により、書き込みデータ
および書き込みアドレスが書き込みデータバッファ１６
８および図示しない書き込みアドレスバッファに保持さ
れた直後に、同一のアドレスに対して読み出し動作が実
行された場合、書き込みデータバッファ１６８に保持さ
れているデータDBUFが、I/Oスイッチ１６６およびデー
タスイッチ１３８を介して読み出しデータとして外部に
出力される。
に、メモリコア部２７から読み出されるデータまたは書
き込みデータバッファ１６８に保持されているデータDB
UFのいずれかをデータスイッチ１３８に伝達する回路で
ある。すなわち、書き込み動作により、書き込みデータ
および書き込みアドレスが書き込みデータバッファ１６
８および図示しない書き込みアドレスバッファに保持さ
れた直後に、同一のアドレスに対して読み出し動作が実
行された場合、書き込みデータバッファ１６８に保持さ
れているデータDBUFが、I/Oスイッチ１６６およびデー
タスイッチ１３８を介して読み出しデータとして外部に
出力される。
【０１４０】図２３は、書き込み動作時の主要な信号の
タイミングを示している。なお、図２０と同一の動作
は、説明を省略する。この例では、書き込み動作および
オートリフレッシュ動作が実行された後、書き込み動作
が連続して実行される。最初の書き込み動作時に、書き
込みデータバッファ１６８に保持されている有効な書き
込みデータDBUFがメモリコア部２７に書き込まれる（図
２３(a)）。また、書き込みデータバッファ１６８は、
新たに供給された書き込み用のデータ入出力信号DQを取
り込む（図２３(b)）。なお、リフレッシュ制御回路１
６２は、有効な書き込みデータDBUFを保持しているた
め、高レベルの書き込みデータ有効信号WENを出力して
いる（図２３(c)）。
タイミングを示している。なお、図２０と同一の動作
は、説明を省略する。この例では、書き込み動作および
オートリフレッシュ動作が実行された後、書き込み動作
が連続して実行される。最初の書き込み動作時に、書き
込みデータバッファ１６８に保持されている有効な書き
込みデータDBUFがメモリコア部２７に書き込まれる（図
２３(a)）。また、書き込みデータバッファ１６８は、
新たに供給された書き込み用のデータ入出力信号DQを取
り込む（図２３(b)）。なお、リフレッシュ制御回路１
６２は、有効な書き込みデータDBUFを保持しているた
め、高レベルの書き込みデータ有効信号WENを出力して
いる（図２３(c)）。
【０１４１】次に、WRAコマンドおよびREFコマンドが供
給される（図２３(d)）。リフレッシュ制御回路１６２
は、活性化信号REFACTおよび高レベルの書き込みデータ
有効信号WENを受け、書き込み制御信号WCONを出力する
（波形は図示せず）。書き込みデータバッファ１６８
は、書き込み制御信号WCONを受け、保持しているデータ
DBUFをリード／ライトバッファ１６４に出力する。すな
わち、書き込みデータバッファ１６８に有効なデータDB
UFが存在する場合、FCRAMは、REFコマンドを受けたとき
に、まず書き込み動作を実行する。
給される（図２３(d)）。リフレッシュ制御回路１６２
は、活性化信号REFACTおよび高レベルの書き込みデータ
有効信号WENを受け、書き込み制御信号WCONを出力する
（波形は図示せず）。書き込みデータバッファ１６８
は、書き込み制御信号WCONを受け、保持しているデータ
DBUFをリード／ライトバッファ１６４に出力する。すな
わち、書き込みデータバッファ１６８に有効なデータDB
UFが存在する場合、FCRAMは、REFコマンドを受けたとき
に、まず書き込み動作を実行する。
【０１４２】また、書き込みデータバッファ１６８は、
書き込みデータ有効信号WENを低レベルにする（図２３
(e)）。この後、活性化信号REFACTを受けてRASZが活性
化し、リフレッシュ動作が実行される（図２３(f)）。
図中、ビット線に波形に示した“Ｗ”は書き込み動作を
示し、“REF”はリフレッシュ動作を示している。ま
た、“（REF）”は、ワード線選択信号RASZの活性化に
よりワード線が選択され、自動的にリフレッシュ動作が
実行されることを示している。
書き込みデータ有効信号WENを低レベルにする（図２３
(e)）。この後、活性化信号REFACTを受けてRASZが活性
化し、リフレッシュ動作が実行される（図２３(f)）。
図中、ビット線に波形に示した“Ｗ”は書き込み動作を
示し、“REF”はリフレッシュ動作を示している。ま
た、“（REF）”は、ワード線選択信号RASZの活性化に
よりワード線が選択され、自動的にリフレッシュ動作が
実行されることを示している。
【０１４３】次に、WRAコマンドおよびLALコマンドが供
給される。このとき、書き込みデータバッファ１６８
は、有効な書き込みデータを保持していないため（書き
込みデータ有効信号WEN＝低レベル）、メモリコア部２
７への書き込み動作は実行されない。すなわち、コラム
線選択信号CLは、低レベルに保持される（図２３
(g)）。また、書き込みデータバッファ１６８は、外部
から供給された書き込み用のデータ入出力信号DQを取り
込み（図２３(h)）、高レベルのWENを出力する（図２３
(i)）。さらに、WRAコマンドおよびLALコマンドが供給
され、書き込み動作が実行される。
給される。このとき、書き込みデータバッファ１６８
は、有効な書き込みデータを保持していないため（書き
込みデータ有効信号WEN＝低レベル）、メモリコア部２
７への書き込み動作は実行されない。すなわち、コラム
線選択信号CLは、低レベルに保持される（図２３
(g)）。また、書き込みデータバッファ１６８は、外部
から供給された書き込み用のデータ入出力信号DQを取り
込み（図２３(h)）、高レベルのWENを出力する（図２３
(i)）。さらに、WRAコマンドおよびLALコマンドが供給
され、書き込み動作が実行される。
【０１４４】図２４は、書き込み動作時の主要な信号の
タイミングの別の例を示している。なお、図２３と同一
の動作は、説明を省略する。この例では、書き込み動作
の後、オートリフレッシュ動作が連続して２回実行さ
れ、さらに書き込み動作が実行される。最初の書き込み
動作および最初のリフレッシュ動作は、図２３と同一で
ある。
タイミングの別の例を示している。なお、図２３と同一
の動作は、説明を省略する。この例では、書き込み動作
の後、オートリフレッシュ動作が連続して２回実行さ
れ、さらに書き込み動作が実行される。最初の書き込み
動作および最初のリフレッシュ動作は、図２３と同一で
ある。
【０１４５】次に、WRAコマンドおよびREFコマンドが供
給される（図２４(a)）。このとき、書き込みデータバ
ッファ１６８は、有効なデータを保持していないため、
低レベルの書き込みデータ有効信号WENを出力している
（図２４(b)）。このため、リフレッシュ制御回路１６
２は、活性化信号REFACTおよび低レベルの書き込みデー
タ有効信号WENを受け、リフレッシュ動作を実行する。
また、リフレッシュ制御回路１６２は、前回のリフレッ
シュ動作時に、書き込み制御信号WCONを非活性化してい
る（波形は図示せず）。この結果、書き込みデータバッ
ファ１６８は、非活性化された書き込み制御信号WCONを
受けるため、書き込みデータバッファ１６８に保持され
ている無効な書き込みデータDBUFは、出力されない（図
２４(c)）。
給される（図２４(a)）。このとき、書き込みデータバ
ッファ１６８は、有効なデータを保持していないため、
低レベルの書き込みデータ有効信号WENを出力している
（図２４(b)）。このため、リフレッシュ制御回路１６
２は、活性化信号REFACTおよび低レベルの書き込みデー
タ有効信号WENを受け、リフレッシュ動作を実行する。
また、リフレッシュ制御回路１６２は、前回のリフレッ
シュ動作時に、書き込み制御信号WCONを非活性化してい
る（波形は図示せず）。この結果、書き込みデータバッ
ファ１６８は、非活性化された書き込み制御信号WCONを
受けるため、書き込みデータバッファ１６８に保持され
ている無効な書き込みデータDBUFは、出力されない（図
２４(c)）。
【０１４６】この後、WRAコマンドおよびLALコマンドが
供給され、書き込み動作が実行される。
供給され、書き込み動作が実行される。
【０１４７】以上、この実施形態においても、上述した
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、ディレイドライト機能を有するFCRAM
にも、容易に本発明を適用できる。さらに、２番目のコ
マンドの入力により決定した動作モードが、オートリフ
レッシュモードのとき、書き込みデータバッファ１６８
に有効なデータが存在する場合には、まず、書き込み動
作を実行し、その後、リフレッシュ動作を実行した。こ
のため、最初のコマンドの入力により動作を開始した回
路を利用して、効率よく書き込み動作ができる。
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、ディレイドライト機能を有するFCRAM
にも、容易に本発明を適用できる。さらに、２番目のコ
マンドの入力により決定した動作モードが、オートリフ
レッシュモードのとき、書き込みデータバッファ１６８
に有効なデータが存在する場合には、まず、書き込み動
作を実行し、その後、リフレッシュ動作を実行した。こ
のため、最初のコマンドの入力により動作を開始した回
路を利用して、効率よく書き込み動作ができる。
【０１４８】なお、上述した第１の実施形態では、書き
込みデータ用のデータコンバータ７９を制御する書き込
みデータ長制御回路８５を設け、書き込みデータのデー
タ長を制御した例について述べた。しかしながら、本発
明はかかる実施形態に限定されるものではない。例え
ば、読み出し動作用のデータコンバータ７７を制御する
読み出しデータ長制御回路を設け、読み出しデータのデ
ータ長を制御してもよい。この場合には、第２コマンド
の入力時に決定した動作モードが、読み出し動作モード
のときに、所定の端子に供給されている信号が、読み出
しデータのデータ長を指定する情報として取り込まれ
る。そして、取り込んだ情報に基づいて、直接、読み出
しデータ長の制御が行われる。このため、複数のデータ
を連続的に出力する場合に、複雑な制御を行うことなく
出力データ長を変更することができる。また、読み出し
が不要なデータ（指定されたデータ長より長い部分）に
ついては、出力制御を行う必要がないため、読み出し動
作の制御時間が節約される。この結果、次のサイクルの
最初のコマンドの入力時期を早めることができる。
込みデータ用のデータコンバータ７９を制御する書き込
みデータ長制御回路８５を設け、書き込みデータのデー
タ長を制御した例について述べた。しかしながら、本発
明はかかる実施形態に限定されるものではない。例え
ば、読み出し動作用のデータコンバータ７７を制御する
読み出しデータ長制御回路を設け、読み出しデータのデ
ータ長を制御してもよい。この場合には、第２コマンド
の入力時に決定した動作モードが、読み出し動作モード
のときに、所定の端子に供給されている信号が、読み出
しデータのデータ長を指定する情報として取り込まれ
る。そして、取り込んだ情報に基づいて、直接、読み出
しデータ長の制御が行われる。このため、複数のデータ
を連続的に出力する場合に、複雑な制御を行うことなく
出力データ長を変更することができる。また、読み出し
が不要なデータ（指定されたデータ長より長い部分）に
ついては、出力制御を行う必要がないため、読み出し動
作の制御時間が節約される。この結果、次のサイクルの
最初のコマンドの入力時期を早めることができる。
【０１４９】また、第２コマンドの入力時に決定した動
作モードが、書き込み動作モードのときに、所定の端子
に供給されている信号を、連続して供給される書き込み
データの一部を無効にするマスク情報として取り込み、
取り込んだマスク情報に基づいて、書き込みデータの一
部をマスクする制御を行ってもよい。この場合には、第
２コマンドの入力時に決定した動作モードが、書き込み
動作モードのときに、所定の端子に供給されている信号
が、連続して供給される書き込みデータの一部を無効に
するマスク情報として取り込まれる。そして、取り込ん
だマスク情報に基づいて、書き込みデータの一部をマス
クする制御が行われる。マスク情報を専用の端子で制御
するためには、書き込み動作に合わせて、その都度専用
の端子から情報を取り込まなくてはならず、制御が複雑
になる。第２コマンドの入力時にマスク情報を取り込む
ことで、複雑な制御を行うことなくマスク制御を行うこ
とができる。
作モードが、書き込み動作モードのときに、所定の端子
に供給されている信号を、連続して供給される書き込み
データの一部を無効にするマスク情報として取り込み、
取り込んだマスク情報に基づいて、書き込みデータの一
部をマスクする制御を行ってもよい。この場合には、第
２コマンドの入力時に決定した動作モードが、書き込み
動作モードのときに、所定の端子に供給されている信号
が、連続して供給される書き込みデータの一部を無効に
するマスク情報として取り込まれる。そして、取り込ん
だマスク情報に基づいて、書き込みデータの一部をマス
クする制御が行われる。マスク情報を専用の端子で制御
するためには、書き込み動作に合わせて、その都度専用
の端子から情報を取り込まなくてはならず、制御が複雑
になる。第２コマンドの入力時にマスク情報を取り込む
ことで、複雑な制御を行うことなくマスク制御を行うこ
とができる。
【０１５０】書き込みデータのマスク制御と同様に、読
み出しデータのマスク制御を行ってもよい。また、上述
した実施形態では、本発明をDRAMに適用した例について
述べた。しかしながら、本発明はかかる実施形態に限定
されるものではない。例えば、SRAM、フラッシュメモリ
等の半導体記憶装置に適用しても、同様の効果を得るこ
とができる。
み出しデータのマスク制御を行ってもよい。また、上述
した実施形態では、本発明をDRAMに適用した例について
述べた。しかしながら、本発明はかかる実施形態に限定
されるものではない。例えば、SRAM、フラッシュメモリ
等の半導体記憶装置に適用しても、同様の効果を得るこ
とができる。
【０１５１】以上の実施形態において説明した発明を整
理して以下の項を開示する。 （１）請求項２記載の半導体記憶装置の動作制御方法に
おいて、動作モードに、動作状態の設定を行うモードレ
ジスタ設定モードと、メモリセルに記憶されたデータを
保持するデータ保持モードとのいずれかを少なくとも含
み、２番目のコマンド（第２コマンド）の入力により決
定した動作モードが、前記モードレジスタ設定モードま
たは前記データ保持モードのときに、これ等動作モード
に移行する制御を行うことを特徴とする。
理して以下の項を開示する。 （１）請求項２記載の半導体記憶装置の動作制御方法に
おいて、動作モードに、動作状態の設定を行うモードレ
ジスタ設定モードと、メモリセルに記憶されたデータを
保持するデータ保持モードとのいずれかを少なくとも含
み、２番目のコマンド（第２コマンド）の入力により決
定した動作モードが、前記モードレジスタ設定モードま
たは前記データ保持モードのときに、これ等動作モード
に移行する制御を行うことを特徴とする。
【０１５２】この半導体記憶装置の動作制御方法では、
内部動作を伴わないモードレジスタ設定モードでは、２
番目のコマンドの入力を受けてから制御を開始しても、
所定の期間内に制御が完了することが可能になる。同様
に、データ保持モードでは、外部に対してデータの入出
力を行う必要がないため、２番目のコマンドの入力を受
けてから制御を開始しても、所定の期間内に制御が完了
することが可能になる。
内部動作を伴わないモードレジスタ設定モードでは、２
番目のコマンドの入力を受けてから制御を開始しても、
所定の期間内に制御が完了することが可能になる。同様
に、データ保持モードでは、外部に対してデータの入出
力を行う必要がないため、２番目のコマンドの入力を受
けてから制御を開始しても、所定の期間内に制御が完了
することが可能になる。
【０１５３】（２）上記（１）の半導体記憶装置の動作
制御方法において、２番目のコマンドの入力により決定
した動作モードが、前記モードレジスタ設定モードのと
きに、アドレス端子に供給されている信号を、モードレ
ジスタの各ビットを設定する情報として取り込むことを
特徴とする。この半導体記憶装置の動作制御方法では、
最初のコマンド（第１コマンド）の入力時に、アドレス
端子に供給されている信号をモードレジスタを設定する
情報として取り込まなくてよいため、２番目のコマンド
の入力まで、その情報を保持する必要がなく、制御回路
が複雑になることが防止される。
制御方法において、２番目のコマンドの入力により決定
した動作モードが、前記モードレジスタ設定モードのと
きに、アドレス端子に供給されている信号を、モードレ
ジスタの各ビットを設定する情報として取り込むことを
特徴とする。この半導体記憶装置の動作制御方法では、
最初のコマンド（第１コマンド）の入力時に、アドレス
端子に供給されている信号をモードレジスタを設定する
情報として取り込まなくてよいため、２番目のコマンド
の入力まで、その情報を保持する必要がなく、制御回路
が複雑になることが防止される。
【０１５４】（３）上記（１）の半導体記憶装置の動作
制御方法において、２番目のコマンドの入力により決定
した動作モードが、前記データ保持モードのときに、そ
の後、所定の端子に供給される信号が所定のレベルにな
ったことを受けて、待機モードに移行する制御を行うこ
とを特徴とする。この半導体記憶装置の動作制御方法で
は、２番目のコマンドの入力により決定した動作モード
が、データ保持モードのときに、データ保持モードに移
行する制御が行われる。その後、データ保持モード中
に、所定の端子に供給される信号が所定のレベルにされ
ると、待機モードに移行する制御が行われる。コマンド
の入力とは別に所定の端子の信号の監視とを行うこと
で、特定の動作モード中に、別の動作モードに移行する
ことが可能なる。
制御方法において、２番目のコマンドの入力により決定
した動作モードが、前記データ保持モードのときに、そ
の後、所定の端子に供給される信号が所定のレベルにな
ったことを受けて、待機モードに移行する制御を行うこ
とを特徴とする。この半導体記憶装置の動作制御方法で
は、２番目のコマンドの入力により決定した動作モード
が、データ保持モードのときに、データ保持モードに移
行する制御が行われる。その後、データ保持モード中
に、所定の端子に供給される信号が所定のレベルにされ
ると、待機モードに移行する制御が行われる。コマンド
の入力とは別に所定の端子の信号の監視とを行うこと
で、特定の動作モード中に、別の動作モードに移行する
ことが可能なる。
【０１５５】（４）上記（３）の半導体記憶装置の動作
制御方法において、前記データ保持モードは、所定のア
ドレスを生成し、メモリセルに記憶されたデータのリフ
レッシュ動作を行うオートリフレッシュモードであり、
前記待機モードは、所定のアドレスを順次に生成し、メ
モリセルに記憶されたデータのリフレッシュ動作を間隔
をおいて連続して行うセルフリフレッシュモードである
ことを特徴とする。
制御方法において、前記データ保持モードは、所定のア
ドレスを生成し、メモリセルに記憶されたデータのリフ
レッシュ動作を行うオートリフレッシュモードであり、
前記待機モードは、所定のアドレスを順次に生成し、メ
モリセルに記憶されたデータのリフレッシュ動作を間隔
をおいて連続して行うセルフリフレッシュモードである
ことを特徴とする。
【０１５６】この半導体記憶装置の動作制御方法では、
オートリフレッシュモード中に、所定の端子に供給され
る信号が所定のレベルにされると、セルフリフレッシュ
モードに移行する制御が行われる。オートリフレッシュ
とセルフリフレッシュとの違いは、リフレッシュタイミ
ングを外部から与えるか、自ら生成するかだけである。
リフレッシュカウンタの制御およびリフレッシュ動作の
制御は同一である。このため、セルフリフレッシュモー
ドへの移行を、オートリフレッシュモードから連続的に
行うことで、移行の制御が円滑かつ短時間に行われる。
オートリフレッシュモード中に、所定の端子に供給され
る信号が所定のレベルにされると、セルフリフレッシュ
モードに移行する制御が行われる。オートリフレッシュ
とセルフリフレッシュとの違いは、リフレッシュタイミ
ングを外部から与えるか、自ら生成するかだけである。
リフレッシュカウンタの制御およびリフレッシュ動作の
制御は同一である。このため、セルフリフレッシュモー
ドへの移行を、オートリフレッシュモードから連続的に
行うことで、移行の制御が円滑かつ短時間に行われる。
【０１５７】（５）請求項２記載の半導体記憶装置の動
作制御方法において、所定の端子に供給される信号によ
り、最初のコマンドの入力の取り込みを禁止する制御を
行い、最初のコマンドの入力の取り込みが禁止状態のと
きに、所定の端子に供給される信号が所定のレベルにな
ったことを受けて、待機モードに移行する制御を行うこ
とを特徴とする。
作制御方法において、所定の端子に供給される信号によ
り、最初のコマンドの入力の取り込みを禁止する制御を
行い、最初のコマンドの入力の取り込みが禁止状態のと
きに、所定の端子に供給される信号が所定のレベルにな
ったことを受けて、待機モードに移行する制御を行うこ
とを特徴とする。
【０１５８】この半導体記憶装置の動作制御方法では、
所定の端子に供給される信号により、最初のコマンドの
入力の取り込みが禁止され、チップは待機状態になる。
待機状態のときに、所定の端子に供給される信号が所定
のレベルにされると、待機モードに移行する制御が行わ
れる。最初のコマンドの入力を禁止して待機状態を作
り、所定の端子の信号の監視とを行うことで、待機状態
中に、コマンドの入力を行うことなく別の動作モードに
移行することが可能なる。
所定の端子に供給される信号により、最初のコマンドの
入力の取り込みが禁止され、チップは待機状態になる。
待機状態のときに、所定の端子に供給される信号が所定
のレベルにされると、待機モードに移行する制御が行わ
れる。最初のコマンドの入力を禁止して待機状態を作
り、所定の端子の信号の監視とを行うことで、待機状態
中に、コマンドの入力を行うことなく別の動作モードに
移行することが可能なる。
【０１５９】（６）上記（５）の半導体記憶装置の動作
制御方法において、前記待機モードは、所定の入力回路
を非活性化する低消費電力モードであることを特徴とす
る。この半導体記憶装置の動作制御方法では、チップが
待機状態のときに、所定の端子に供給される信号が所定
のレベルにされると、低消費電力モードに移行する制御
が行われる。低消費電力モードは、アクセス動作に直接
関係がなくチップの状態の一つである。この低消費電力
モードへの移行の制御が、端子に所定の信号を与えるこ
とで行われるため、使い勝手が向上される。
制御方法において、前記待機モードは、所定の入力回路
を非活性化する低消費電力モードであることを特徴とす
る。この半導体記憶装置の動作制御方法では、チップが
待機状態のときに、所定の端子に供給される信号が所定
のレベルにされると、低消費電力モードに移行する制御
が行われる。低消費電力モードは、アクセス動作に直接
関係がなくチップの状態の一つである。この低消費電力
モードへの移行の制御が、端子に所定の信号を与えるこ
とで行われるため、使い勝手が向上される。
【０１６０】（７）請求項４記載の半導体記憶装置の動
作制御方法において、最初のコマンドの入力時に取り込
んだアドレスに対応するワード線を選択する制御を行う
ことを特徴とする。この半導体記憶装置の動作制御方法
では、２番目のコマンドの入力を待たずに、ワード線を
選択する制御が行われるため、アクセス時間が高速化さ
れる。
作制御方法において、最初のコマンドの入力時に取り込
んだアドレスに対応するワード線を選択する制御を行う
ことを特徴とする。この半導体記憶装置の動作制御方法
では、２番目のコマンドの入力を待たずに、ワード線を
選択する制御が行われるため、アクセス時間が高速化さ
れる。
【０１６１】（８）上記（７）の半導体記憶装置の動作
制御方法において、動作モードに、所定のアドレスを生
成しメモリセルに記憶されたデータのリフレッシュ動作
を行うオートリフレッシュモードを含み、２番目のコマ
ンドの入力時に決定した動作モードが、オートリフレッ
シュモードのときに、最初のコマンドの入力時に取り込
んだアドレスに対応するワード線を非選択する制御を行
い、内部で生成した前記所定のアドレスに対応するワー
ド線を選択する制御を行うことを特徴とする。
制御方法において、動作モードに、所定のアドレスを生
成しメモリセルに記憶されたデータのリフレッシュ動作
を行うオートリフレッシュモードを含み、２番目のコマ
ンドの入力時に決定した動作モードが、オートリフレッ
シュモードのときに、最初のコマンドの入力時に取り込
んだアドレスに対応するワード線を非選択する制御を行
い、内部で生成した前記所定のアドレスに対応するワー
ド線を選択する制御を行うことを特徴とする。
【０１６２】この半導体記憶装置の動作制御方法では、
２番目のコマンドの入力時に決定した動作モードが、オ
ートリフレッシュモードのときに、最初のコマンドの入
力時に取り込んだアドレスに対応するワード線が非選択
される。次に、内部で生成したリフレッシュアドレスに
対応するワード線が選択される。このため、ワード線を
選択し直すことで、確実にリフレッシュ動作が行われ
る。
２番目のコマンドの入力時に決定した動作モードが、オ
ートリフレッシュモードのときに、最初のコマンドの入
力時に取り込んだアドレスに対応するワード線が非選択
される。次に、内部で生成したリフレッシュアドレスに
対応するワード線が選択される。このため、ワード線を
選択し直すことで、確実にリフレッシュ動作が行われ
る。
【０１６３】（９）上記（７）の半導体記憶装置の動作
制御方法において、前記ワード線は、主ワード線と該主
ワード線から分岐された副ワード線とで構成され、最初
のコマンドの入力時に取り込むアドレスにより、少なく
とも副ワード線を特定し、選択する制御を行うことを特
徴とする。この半導体記憶装置の動作制御方法では、最
初のコマンドの入力時に取り込むアドレスにより、少な
くとも副ワード線が特定され、選択される。このため、
最初のコマンドの入力後に、２番目のコマンドを待たず
に所定のメモリセルのアクセスに必要な回路を動作させ
ることが可能になる。したがって、アクセス時間が高速
化される。
制御方法において、前記ワード線は、主ワード線と該主
ワード線から分岐された副ワード線とで構成され、最初
のコマンドの入力時に取り込むアドレスにより、少なく
とも副ワード線を特定し、選択する制御を行うことを特
徴とする。この半導体記憶装置の動作制御方法では、最
初のコマンドの入力時に取り込むアドレスにより、少な
くとも副ワード線が特定され、選択される。このため、
最初のコマンドの入力後に、２番目のコマンドを待たず
に所定のメモリセルのアクセスに必要な回路を動作させ
ることが可能になる。したがって、アクセス時間が高速
化される。
【０１６４】（１０）請求項２記載の半導体記憶装置の
動作制御方法において、各コマンドの入力の取り込みを
クロックに同期して行うとともに、２番目のコマンドの
入力の取り込みを、最初のコマンドの入力の半クロック
後または１クロック後に行うことを特徴とする。この半
導体記憶装置の動作制御方法では、最初のコマンドの入
力および２番目のコマンドの入力の取り込みは、クロッ
クに同期して行われる。２番目のコマンドの入力の取り
込みは、最初のコマンドの入力の半クロック後または１
クロック後に行われる。このため、２番目のコマンドの
入力時に得られる情報が、最初のコマンドの入力後から
短時間で制御に反映される。この結果、コマンドの入力
を２回に分けて行ったときに、２番目のコマンドに対応
する制御の遅れを最小限にすることが可能になる。
動作制御方法において、各コマンドの入力の取り込みを
クロックに同期して行うとともに、２番目のコマンドの
入力の取り込みを、最初のコマンドの入力の半クロック
後または１クロック後に行うことを特徴とする。この半
導体記憶装置の動作制御方法では、最初のコマンドの入
力および２番目のコマンドの入力の取り込みは、クロッ
クに同期して行われる。２番目のコマンドの入力の取り
込みは、最初のコマンドの入力の半クロック後または１
クロック後に行われる。このため、２番目のコマンドの
入力時に得られる情報が、最初のコマンドの入力後から
短時間で制御に反映される。この結果、コマンドの入力
を２回に分けて行ったときに、２番目のコマンドに対応
する制御の遅れを最小限にすることが可能になる。
【０１６５】（１１）請求項４記載の半導体記憶装置の
動作制御方法において、最初のコマンドの入力時にコラ
ムデコーダの活性化を開始し、２番目のコマンドの入力
時に取り込んだアドレスを使用して、コラム選択線の選
択を行うことを特徴とする。この半導体記憶装置の動作
制御方法では、最初のコマンドの入力時に、先ずコラム
デコーダ７の活性化が開始される。２番目のコマンドの
入力時に決定した動作モードが書き込み動作モードまた
は読み出し動作モードのときに、取り込んだアドレスを
使用してコラム選択線の選択が行われる。コラム選択線
を選択するアドレスが決まる前に、予めコラムデコーダ
を活性化されるため、アクセス時間が高速化される。
動作制御方法において、最初のコマンドの入力時にコラ
ムデコーダの活性化を開始し、２番目のコマンドの入力
時に取り込んだアドレスを使用して、コラム選択線の選
択を行うことを特徴とする。この半導体記憶装置の動作
制御方法では、最初のコマンドの入力時に、先ずコラム
デコーダ７の活性化が開始される。２番目のコマンドの
入力時に決定した動作モードが書き込み動作モードまた
は読み出し動作モードのときに、取り込んだアドレスを
使用してコラム選択線の選択が行われる。コラム選択線
を選択するアドレスが決まる前に、予めコラムデコーダ
を活性化されるため、アクセス時間が高速化される。
【０１６６】（１２）請求項４記載の半導体記憶装置の
動作制御方法において、２番目のコマンドの入力時に決
定した動作モードが、前記書き込み動作モードのとき
に、所定の端子に供給されている信号を、書き込みデー
タのデータ長を指定する情報として取り込み、取り込ん
だ情報に基づいて、書き込みデータ長の制御を行うこと
を特徴とする。
動作制御方法において、２番目のコマンドの入力時に決
定した動作モードが、前記書き込み動作モードのとき
に、所定の端子に供給されている信号を、書き込みデー
タのデータ長を指定する情報として取り込み、取り込ん
だ情報に基づいて、書き込みデータ長の制御を行うこと
を特徴とする。
【０１６７】この半導体記憶装置の動作制御方法では、
２番目のコマンドの入力時に決定した動作モードが、書
き込み動作モードのときに、所定の端子に供給されてい
る信号が、書き込みデータのデータ長を指定する情報と
して取り込まれる。そして、取り込んだ情報に基づい
て、直接、書き込みデータ長の制御が行われる。このた
め、書き込み動作時に、入出力端子から複数のデータを
連続的に取り込む場合に、複雑な制御を行うことなく取
り込むデータ長を変更することが可能なる。また、書き
込みが不要なデータ（指定されたデータ長より長い部
分）については、書き込み制御を行う必要がないため、
書き込み動作の制御時間が節約される。この結果、次の
サイクルの最初のコマンドの入力時期が早められる。書
き込みデータのデータ長の変更は、入出力回路の制御の
みで行えるため、２番目のコマンドの入力時に情報を取
り込むことで、確実に制御が行われる。
２番目のコマンドの入力時に決定した動作モードが、書
き込み動作モードのときに、所定の端子に供給されてい
る信号が、書き込みデータのデータ長を指定する情報と
して取り込まれる。そして、取り込んだ情報に基づい
て、直接、書き込みデータ長の制御が行われる。このた
め、書き込み動作時に、入出力端子から複数のデータを
連続的に取り込む場合に、複雑な制御を行うことなく取
り込むデータ長を変更することが可能なる。また、書き
込みが不要なデータ（指定されたデータ長より長い部
分）については、書き込み制御を行う必要がないため、
書き込み動作の制御時間が節約される。この結果、次の
サイクルの最初のコマンドの入力時期が早められる。書
き込みデータのデータ長の変更は、入出力回路の制御の
みで行えるため、２番目のコマンドの入力時に情報を取
り込むことで、確実に制御が行われる。
【０１６８】（１３）請求項４記載の半導体記憶装置の
動作制御方法において、２番目のコマンドの入力時に決
定した動作モードが、前記書き込み動作モードのとき
に、所定の端子に供給されている信号を、連続して供給
される書き込みデータの一部を無効にするマスク情報と
して取り込み、取り込んだマスク情報に基づいて、書き
込みデータの一部をマスクする制御を行うことを特徴と
する。
動作制御方法において、２番目のコマンドの入力時に決
定した動作モードが、前記書き込み動作モードのとき
に、所定の端子に供給されている信号を、連続して供給
される書き込みデータの一部を無効にするマスク情報と
して取り込み、取り込んだマスク情報に基づいて、書き
込みデータの一部をマスクする制御を行うことを特徴と
する。
【０１６９】この半導体記憶装置の動作制御方法では、
２番目のコマンドの入力時に決定した動作モードが、書
き込み動作モードのときに、所定の端子に供給されてい
る信号が、連続して供給される書き込みデータの一部を
無効にするマスク情報として取り込まれる。そして、取
り込んだマスク情報に基づいて、書き込みデータの一部
をマスクする制御が行われる。マスク情報を専用の端子
で制御するためには、書き込み動作に合わせて、その都
度専用の端子から情報を取り込まなくてはならず、制御
が複雑になる。２番目のコマンドの入力時にマスク情報
を取り込むことで、複雑な制御を行うことなくマスク制
御が行われる。
２番目のコマンドの入力時に決定した動作モードが、書
き込み動作モードのときに、所定の端子に供給されてい
る信号が、連続して供給される書き込みデータの一部を
無効にするマスク情報として取り込まれる。そして、取
り込んだマスク情報に基づいて、書き込みデータの一部
をマスクする制御が行われる。マスク情報を専用の端子
で制御するためには、書き込み動作に合わせて、その都
度専用の端子から情報を取り込まなくてはならず、制御
が複雑になる。２番目のコマンドの入力時にマスク情報
を取り込むことで、複雑な制御を行うことなくマスク制
御が行われる。
【０１７０】（１４）請求項４記載の半導体記憶装置の
動作制御方法において、２番目のコマンドの入力時に決
定した動作モードが、前記読み出し動作モードのとき
に、所定の端子に供給されている信号を、読み出しデー
タのデータ長を指定する情報として取り込み、取り込ん
だ情報に基づいて、読み出しデータ長の制御を行うこと
を特徴とする。
動作制御方法において、２番目のコマンドの入力時に決
定した動作モードが、前記読み出し動作モードのとき
に、所定の端子に供給されている信号を、読み出しデー
タのデータ長を指定する情報として取り込み、取り込ん
だ情報に基づいて、読み出しデータ長の制御を行うこと
を特徴とする。
【０１７１】この半導体記憶装置の動作制御方法では、
２番目のコマンドの入力時に決定した動作モードが、読
み出し動作モードのときに、所定の端子に供給されてい
る信号が、読み出しデータのデータ長を指定する情報と
して取り込まれる。そして、取り込んだ情報に基づい
て、直接、読み出しデータ長の制御が行われる。このた
め、読み出し動作時に、入出力端子から複数のデータを
連続的に出力する場合に、複雑な制御を行うことなく出
力するデータ長を変更することが可能なる。また、読み
出しが不要なデータ（指定されたデータ長より長い部
分）については、出力制御を行う必要がないため、読み
出し動作の制御時間が節約される。この結果、次のサイ
クルの最初のコマンドの入力時期が早められる。読み出
しデータのデータ長の変更は、入出力回路の制御のみで
行えるため、２番目のコマンドの入力時に情報を取り込
むことで、確実に制御が行われる。
２番目のコマンドの入力時に決定した動作モードが、読
み出し動作モードのときに、所定の端子に供給されてい
る信号が、読み出しデータのデータ長を指定する情報と
して取り込まれる。そして、取り込んだ情報に基づい
て、直接、読み出しデータ長の制御が行われる。このた
め、読み出し動作時に、入出力端子から複数のデータを
連続的に出力する場合に、複雑な制御を行うことなく出
力するデータ長を変更することが可能なる。また、読み
出しが不要なデータ（指定されたデータ長より長い部
分）については、出力制御を行う必要がないため、読み
出し動作の制御時間が節約される。この結果、次のサイ
クルの最初のコマンドの入力時期が早められる。読み出
しデータのデータ長の変更は、入出力回路の制御のみで
行えるため、２番目のコマンドの入力時に情報を取り込
むことで、確実に制御が行われる。
【０１７２】（１５）請求項４記載の半導体記憶装置の
動作制御方法において、２番目のコマンドの入力時に決
定した動作モードが、前記読み出し動作モードのとき
に、所定の端子に供給されている信号を、連続して出力
される読み出しデータの一部を無効にするマスク情報と
して取り込み、取り込んだマスク情報に基づいて、読み
出しデータの一部をマスクする制御を行うことを特徴と
する。
動作制御方法において、２番目のコマンドの入力時に決
定した動作モードが、前記読み出し動作モードのとき
に、所定の端子に供給されている信号を、連続して出力
される読み出しデータの一部を無効にするマスク情報と
して取り込み、取り込んだマスク情報に基づいて、読み
出しデータの一部をマスクする制御を行うことを特徴と
する。
【０１７３】この半導体記憶装置の動作制御方法では、
２番目のコマンドの入力時に決定した動作モードが、読
み出し動作モードのときに、所定の端子に供給されてい
る信号が、連続して出力される読み出しデータの一部を
無効にするマスク情報として取り込まれる。そして、取
り込んだマスク情報に基づいて、読み出しデータの一部
をマスクする制御が行われる。マスク情報を専用の端子
で制御するためには、読み出し動作に合わせて、その都
度専用の端子から情報を取り込まなくてはならず、制御
が複雑になる。２番目のコマンドの入力時にマスク情報
を取り込むことで、複雑な制御を行うことなくマスク制
御が行われる。
２番目のコマンドの入力時に決定した動作モードが、読
み出し動作モードのときに、所定の端子に供給されてい
る信号が、連続して出力される読み出しデータの一部を
無効にするマスク情報として取り込まれる。そして、取
り込んだマスク情報に基づいて、読み出しデータの一部
をマスクする制御が行われる。マスク情報を専用の端子
で制御するためには、読み出し動作に合わせて、その都
度専用の端子から情報を取り込まなくてはならず、制御
が複雑になる。２番目のコマンドの入力時にマスク情報
を取り込むことで、複雑な制御を行うことなくマスク制
御が行われる。
【０１７４】以上、本発明について詳細に説明してきた
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。
【０１７５】
【発明の効果】請求項１の半導体記憶装置の動作制御方
法では、コマンドの入力に必要な端子数を低減すること
ができる。コマンドの入力に専用の端子を設けている場
合には、チップサイズを低減することができる。端子数
の制約によりパッケージサイズが大型化することを防止
することができる。
法では、コマンドの入力に必要な端子数を低減すること
ができる。コマンドの入力に専用の端子を設けている場
合には、チップサイズを低減することができる。端子数
の制約によりパッケージサイズが大型化することを防止
することができる。
【０１７６】請求項２および請求項３の半導体記憶装置
の動作制御方法では、コマンドの入力を２回に分けた場
合にもアクセス時間を高速化することができる。請求項
４の半導体記憶装置の動作制御方法では、アドレス端子
の数を大幅に低減することができる。端子数の制約によ
りパッケージサイズが大型化することを防止することが
できる。請求項５の半導体記憶装置の動作制御方法で
は、書き込みサイクルを早く終了することができ、書き
込み動作の後に読み出し動作を行う場合にも、読み出し
サイクルの回路動作を早く開始できる。請求項６の半導
体記憶装置の動作制御方法では、最初のコマンドの入力
により動作を開始した回路を利用して、効率よく書き込
み動作ができる。
の動作制御方法では、コマンドの入力を２回に分けた場
合にもアクセス時間を高速化することができる。請求項
４の半導体記憶装置の動作制御方法では、アドレス端子
の数を大幅に低減することができる。端子数の制約によ
りパッケージサイズが大型化することを防止することが
できる。請求項５の半導体記憶装置の動作制御方法で
は、書き込みサイクルを早く終了することができ、書き
込み動作の後に読み出し動作を行う場合にも、読み出し
サイクルの回路動作を早く開始できる。請求項６の半導
体記憶装置の動作制御方法では、最初のコマンドの入力
により動作を開始した回路を利用して、効率よく書き込
み動作ができる。
【０１７７】請求項７の半導体記憶装置では、コマンド
の入力に必要な端子数を低減することができる。コマン
ドの入力に専用の端子を設けている場合には、チップサ
イズを低減することができる。端子数の制約によりパッ
ケージサイズが大型化することを防止することができ
る。請求項８の半導体記憶装置では、コマンドの入力に
必要な端子数を低減することができる。コマンドの入力
に専用の端子を設けている場合には、チップサイズを低
減することができる。端子数の制約によりパッケージサ
イズが大型化することを防止することができる。コマン
ドの入力を２回に分けた場合にもアクセス時間を高速化
することができる。
の入力に必要な端子数を低減することができる。コマン
ドの入力に専用の端子を設けている場合には、チップサ
イズを低減することができる。端子数の制約によりパッ
ケージサイズが大型化することを防止することができ
る。請求項８の半導体記憶装置では、コマンドの入力に
必要な端子数を低減することができる。コマンドの入力
に専用の端子を設けている場合には、チップサイズを低
減することができる。端子数の制約によりパッケージサ
イズが大型化することを防止することができる。コマン
ドの入力を２回に分けた場合にもアクセス時間を高速化
することができる。
【０１７８】請求項９の半導体記憶装置では、複雑なコ
マンド体系を有する半導体記憶装置においても、コマン
ド制御回路を容易に設計できる。この結果、設計の検証
を容易にできる。請求項１０の半導体記憶装置では、各
取込回路による取込制御を高速にできる。この結果、内
部回路を動作を早く開始でき、アクセス時間を短縮でき
る。
マンド体系を有する半導体記憶装置においても、コマン
ド制御回路を容易に設計できる。この結果、設計の検証
を容易にできる。請求項１０の半導体記憶装置では、各
取込回路による取込制御を高速にできる。この結果、内
部回路を動作を早く開始でき、アクセス時間を短縮でき
る。
【０１７９】請求項１１の半導体記憶装置では、供給さ
れる信号の数が多く、取込回路の数が多い場合にも、ク
ロック信号の負荷を増大することなく、信号を取り込む
ことができる。
れる信号の数が多く、取込回路の数が多い場合にも、ク
ロック信号の負荷を増大することなく、信号を取り込む
ことができる。
【図１】請求項１ないし請求項４に記載の発明の基本原
理を示すフローチャートである。
理を示すフローチャートである。
【図２】請求項７および請求項８に記載の発明の基本原
理を示すブロック図である。
理を示すブロック図である。
【図３】本発明の半導体記憶装置の動作制御方法および
半導体記憶装置の第１の実施形態を示す状態遷移図であ
る。
半導体記憶装置の第１の実施形態を示す状態遷移図であ
る。
【図４】本発明の半導体記憶装置の動作制御方法および
半導体記憶装置の第１の実施形態におけるチップの全体
構成図である。
半導体記憶装置の第１の実施形態におけるチップの全体
構成図である。
【図５】図４のデコード部の詳細を示すブロック図であ
る。
る。
【図６】図５のモードレジスタの詳細を示す説明図であ
る。
る。
【図７】図４のメモリ動作部の詳細を示すブロック図で
ある。
ある。
【図８】図７のコラムデコーダの詳細を示す回路図であ
る。
る。
【図９】図７のメモリコア部の詳細を示すブロック図で
ある。
ある。
【図１０】図４の入出力部の詳細を示すブロック図であ
る。
る。
【図１１】本発明の半導体記憶装置の動作制御方法およ
び半導体記憶装置の第１の実施形態における読み出し動
作を示すタイミング図である。
び半導体記憶装置の第１の実施形態における読み出し動
作を示すタイミング図である。
【図１２】メモリ動作部の別の構成例を示すブロック図
である。
である。
【図１３】本発明の半導体記憶装置の第２の実施形態を
示すブロック図である。
示すブロック図である。
【図１４】バッファおよびコマンドデコーダの詳細を示
すブロック図である。
すブロック図である。
【図１５】本発明の半導体記憶装置の第３の実施形態を
示すブロック図である。
示すブロック図である。
【図１６】本発明の半導体記憶装置の動作制御方法の第
２の実施形態および半導体記憶装置の第４の実施形態に
おけるチップの全体構成図である。
２の実施形態および半導体記憶装置の第４の実施形態に
おけるチップの全体構成図である。
【図１７】図１６のデコード部および入出力部の詳細を
示すブロック図である。
示すブロック図である。
【図１８】図１６のメモリ制御部およびメモリ動作部の
詳細を示すブロック図である。
詳細を示すブロック図である。
【図１９】図１６の半導体記憶装置の読み出し動作を示
すタイミング図である。
すタイミング図である。
【図２０】図１６の半導体記憶装置の書き込み動作を示
すタイミング図である。
すタイミング図である。
【図２１】本発明の半導体記憶装置の動作制御方法の第
３の実施形態および半導体記憶装置の第５の実施形態に
おけるチップの全体構成図である。
３の実施形態および半導体記憶装置の第５の実施形態に
おけるチップの全体構成図である。
【図２２】図２１のメモリ制御部およびメモリ動作部の
詳細を示すブロック図である。
詳細を示すブロック図である。
【図２３】図２１の半導体記憶装置の読み出し動作を示
すタイミング図である。
すタイミング図である。
【図２４】図２１の半導体記憶装置の書き込み動作を示
すタイミング図である。
すタイミング図である。
２１ デコード部 ２３ メモリ動作部 ２５ 入出力部 ２７ メモリコア部 ２７ａ 主ワードデコーダ ２７ｂ 1/4ワードセレクタ ２７ｃ 副ワード線ドライバ ２７ｄ 副ワードデコーダ ２７ｅ センスアンプ ２９ クロックバッファ ３１、３１ａ 制御信号バッファ ３３ パワーダウン信号ラッチ ３５、３５ａ 行アドレスバッファ ３７ 列アドレスバッファ ３９ コマンドデコーダ ４１ コマンドラッチ ４３ リフレッシュカウンタ ４５ 行アドレスラッチ ４７ 列アドレスラッチ ４９ モードレジスタ ５１ モード制御回路 ５３ RASジェネレータ ５５ プリチャージジェネレータ ５７ 第１制御回路 ５９ａ、５９ｂ プリデコーダ ６１ ブロックデコーダ ６３ ワードデコーダ ６５ １/4デコーダ ６７ BLTデコーダ ６９ センスアンプジェネレータ ７１ コラムデコーダ ７３ 第２制御回路 ７５ リード/ライトバッファ ７７、７９ データコンバータ ８１ データ出力バッファ ８３ データ入力バッファ ８５ 書き込みデータ長制御回路 ８７ 書き込みバッファ ８９ａ、８９ｂ 書き込みアドレスバッファ ９１ デコード部 ９２ 取込制御回路 ９３ コマンドデコーダ ９４ａ、９４ｂ 取込回路 ９５ａ、９５ｂ デコード回路 ９６ クロックバッファ ９７ コマンドデコーダ ９８ａ、９８ｂ 取込回路 １００ デコード部 １０２ メモリ制御部 １０４ メモリ動作部 １０６ 入出力部 １０８ コマンドラッチ １１０ 第１コマンド検出部 １１０ａ 読み出しコマンド検出部 １１０ｂ 書き込みコマンド検出部 １１２ 第２コマンド検出部 １１２ａ 動作コマンド検出部 １１２ｂ リフレッシュコマンド検出部 １１２ｃ モードレジスタコマンド検出部 １１４ 行アドレスバッファ １１６ 列アドレスバッファ １１８ 行アドレスラッチ １２０ 列アドレスラッチ １２２ 入出力データバッファ １２４ 入出力データラッチ １２６ RASジェネレータ １２８ リフレッシュ制御回路 １３０ モードレジスタ １３２ 制御回路 １３４ 行アドレススイッチ １３６ 列アドレススイッチ １３８ データスイッチ １４０ 第１制御回路 １４２ ブロックデコーダ １４４ 行アドレスラッチ １４６ 列アドレスラッチ １４８ プリデコーダ １５０ プリデコーダ １５２ 第２制御回路 １５４ リード／ライトバッファ １５８ メモリ制御部 １６０ メモリ動作部 １６２ リフレッシュ制御回路 １６４ リード／ライトバッファ １６６ I/Oスイッチ １６８ 書き込みデータバッファ A14-A0 アドレス信号、アドレス ACLK1、ACLK2 取込信号 ACON1、ACON2 取込制御信号 BA1、BA0 バンクアドレス信号、バンクアドレス端子 CLK クロック信号、クロック端子 /CS チップセレクト信号、チップセレクト端子 DBUF 書き込みデータ DQ15-DQ0、DQ データ入出力信号、データ入出力端子 FB フィードバック信号 FN ファンクション信号、ファンクション端子 ICAD 内部列アドレス信号 ICMD 内部コマンド信号 IRAD 内部行アドレス信号 IODIS 出力禁止信号 MC メモリセル PD パワーダウン信号、パワーダウン端子 RDACT、WRACT、LALACT、REFACT、MRACT 活性化信号 WCON 書込制御信号 WEN 書き込みデータ有効信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 光徳 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 柳下 良昌 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B024 AA07 AA15 BA21 CA07 CA16 CA21
Claims (11)
- 【請求項１】 内部回路を制御する複数の動作モードを
備えた半導体記憶装置の動作制御方法において、 所定の端子から供給される信号をコマンドとして複数回
に分けて取り込み、各回の前記コマンドに基づいて動作
モードを順次絞り込んでいき、該動作モードにしたがい
前記内部回路の制御を行うことを特徴とする半導体記憶
装置の動作制御方法。 - 【請求項２】 請求項１記載の半導体記憶装置の動作制
御方法において、 前記コマンドを２回に分けて取り込み、 最初のコマンドの入力時に動作モードを絞り込み、絞り
込んだ動作モードのうち所定の動作モードの実行に必要
な回路の一部を動作する制御を行い、 ２番目のコマンドの入力時に動作モードを決定し、決定
した動作モードが前記所定の動作モードであるときに、
残りの回路を動作する制御を行うことを特徴とする半導
体記憶装置の動作制御方法。 - 【請求項３】 請求項２記載の半導体記憶装置の動作制
御方法において、 動作モードに、メモリセルにデータを書き込む書き込み
動作モードと、メモリセルからデータを読み出す読み出
し動作モードとを含み、 最初のコマンドの入力時に、前記書き込み動作モードと
前記読み出し動作モードとを区別し、前記書き込み動作
モードと前記読み出し動作モードとに共通する回路の動
作を開始する制御を行うことを特徴とする半導体記憶装
置の動作制御方法。 - 【請求項４】 請求項３記載の半導体記憶装置の動作制
御方法において、 最初のコマンドの入力時に、アドレス端子に供給されて
いる信号を、書き込み動作または読み出し動作に必要な
アドレスの一部として取り込み、 ２番目のコマンドの入力により決定した動作モードが、
前記書き込み動作モードまたは前記読み出し動作モード
のときに、前記アドレス端子に供給されている信号を、
書き込み動作または読み出し動作に必要な残りのアドレ
スとして取り込むことを特徴とする半導体記憶装置の動
作制御方法。 - 【請求項５】 請求項４記載の半導体記憶装置の動作制
御方法において、 ２番目のコマンドの入力時に決定した動作モードが、前
記書き込み動作モードのときに、前回の書き込み動作モ
ード時に取り込んだアドレスおよび書き込みデータを使
用して、書き込み動作を実行することを特徴とする半導
体記憶装置の動作制御方法。 - 【請求項６】 請求項５記載の半導体記憶装置の動作制
御方法において、 最初のコマンドで絞り込まれた前記動作モードに前記書
き込み動作モードを含み、 ２番目のコマンドの入力時に決定した動作モードが、所
定のアドレスを生成しメモリセルに記憶されたデータの
リフレッシュ動作を行うオートリフレッシュモードのと
きに、前記書き込み動作を実行した後、リフレッシュ動
作を実行することを特徴とする半導体記憶装置の動作制
御方法。 - 【請求項７】 内部回路を制御する複数の動作モードを
備えた半導体記憶装置において、 所定の端子から供給される信号をコマンドとして複数回
に分けて取り込み、 各回の前記コマンドに基づいて動作モードを順次絞り込
んでいき、該動作モードにしたがい前記内部回路の制御
を行うコマンド制御回路を備えたことを特徴とする半導
体記憶装置。 - 【請求項８】 請求項７記載の半導体記憶装置におい
て、 前記コマンド制御回路は、前記コマンドを２回に分けて
取り込み、 最初のコマンドの入力時に動作モードを絞り込み、絞り
込んだ動作モードのうち所定の動作モードの実行に必要
な回路の一部を動作する制御を行い、 ２番目のコマンドの入力時に動作モードを決定し、決定
した動作モードが前記所定の動作モードであるときに、
残りの回路を動作する制御を行うことを特徴とする半導
体記憶装置。 - 【請求項９】 請求項７記載の半導体記憶装置におい
て、 前記コマンド制御回路は、複数回に分けて供給される前
記信号を各回毎にそれぞれ取り込む複数の取込回路を備
えたことを特徴とする半導体記憶装置。 - 【請求項１０】 請求項９記載の半導体記憶装置におい
て、 前記各取込回路は、クロック信号における互いに異なる
エッジに同期して、それぞれ前記信号を取り込むことを
特徴とする半導体記憶装置。 - 【請求項１１】 請求項９記載の半導体記憶装置におい
て、 クロック信号に基づいて複数の取込信号を生成するタイ
ミング発生回路を備え、 前記各取込回路は、前記各取込信号に同期して、それぞ
れ前記信号を取り込むことを特徴とする半導体記憶装
置。
Priority Applications (6)
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| KR (1) | KR100617334B1 (ja) |
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