JP2012038377A - 半導体装置及びその試験方法 - Google Patents

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Abstract

【課題】非圧縮の実データを入出力する動作試験を高速に行う。
【解決手段】試験プローブ６ａによって電気的に共通接続される複数のデータ入出力端子ＤＱ０〜ＤＱｎ及びストローブ端子ＤＱＳと、試験プローブ６ｂに接続されるコマンドアドレス端子ＣＡと、コマンドアドレス端子ＣＡに入力される信号に基づいて、データ出力回路１０〜１ｎの選択動作を行う出力制御回路３１と、を備える。本発明によれば、テスタ内の１つの判定回路に複数のデータ入出力端子を割り当てつつ、非圧縮の実データを用いたテストを行うことが可能となる。これにより、テスタ内の限られた数の判定回路を用いてより多数の半導体装置を並列にテストすることが可能となる。
【選択図】図１

Description

本発明は半導体装置及びその試験方法に関し、特に、複数のテストデータを圧縮した圧縮データではなく実際の複数のテストデータを入出力する動作試験を高速に行うことが可能な半導体装置及びその試験方法に関する。
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置の製造プロセスにおいては、作製した半導体装置が正常に動作するか否かの動作試験が行われる。例えば、ＤＲＡＭにおいてはウェハ状態で行われる動作試験によって不良セルを検出し、これを予備の冗長セルに置換することによって当該アドレスの救済が行われる。
このような動作試験は、テスト時間を短縮すべく、ウェハ上に形成された多数の半導体装置（多数のチップ）に対して並列に行われる。テスト時間をより短縮するためには、並列にテストする半導体装置の数を増やす必要があるため、半導体装置を試験するテスタ内の限られた数の判定回路（コンパレータ）を用いてより多数の半導体装置を並列にテストすべく、いわゆる「圧縮テスト」が行われることが一般的である（特許文献１参照）。
尚、圧縮テストとは、実際のテストデータをそのまま入出力するのではなく、半導体装置の内部に設けられたデータ圧縮回路によって複数のテストデータを圧縮し、その圧縮データを一部のデータ入出力端子を介して入出力する方式である。圧縮テストを用いれば、各半導体装置に対して割り当てるべきテスタの判定回路の数が大幅に少なくなることから、並列にテスト可能な半導体装置の数を増やすことができる。
特開２００３−１６８２９９公報
しかしながら、圧縮テストにおいては圧縮データが用いられることから、圧縮テストの結果は、非圧縮の実データを用いたテストの結果と完全に一致するとは限らない。例えば、複数のデータ入出力端子及びデータ入出力端子にそれぞれ関連するデータ入出力回路のうちで一部のデータ入出力端子及び一部のデータ入出力回路は、圧縮テストによってその正確性が検証される。しかし、残りのデータ入出力端子及び残りのデータ入出力回路は、圧縮テストによってその正確性が検証されない。非圧縮の実データを用いたテストは、ウェハをダイシングすることによって半導体装置を個片化した後に行うことが可能であるが、例えば、ウェハ状態で出荷するケースなどにおいては、ウェハ状態においても実データを用いたテストを行うことが望まれる。
本発明による半導体装置は、それぞれが、外部へのリードデータの出力及び外部からのライトデータの入力を行う複数のデータ入出力端子と、前記複数のデータ入出力端子にそれぞれ対応する複数の前記リードデータを出力する複数のデータ出力回路と、前記複数のデータ入出力端子に外部からそれぞれ供給される複数の前記ライトデータをストローブ信号に同期して取り込む複数のデータ入力回路と、外部から前記ストローブ信号が供給されるストローブ端子と、前記複数のデータ入出力端子及び前記ストローブ端子とは異なり、信号が外部から供給される信号入力端子と、制御回路と、を備え、前記制御回路は、第１の動作モードにおいては、前記複数のデータ出力回路を同時に活性化させることによって前記複数のデータ入出力端子から前記複数のリードデータを並列に出力させ、或いは、前記複数のデータ入力回路を同時に活性化させることによって前記ストローブ信号に同期して前記複数のライトデータを前記複数のデータ入力回路に並列に取り込ませ、第２の動作モードにおいては、前記信号入力端子に供給される信号に基づいて前記複数のデータ入出力端子のいずれか一つから対応する前記複数のリードデータの一つを出力させ、或いは、前記ストローブ信号に代えて前記信号入力端子に供給される信号に同期して前記複数のライトデータをそれぞれ対応する前記複数のデータ入力回路に並列に取り込ませる、ことを特徴とする。
本発明の一側面による半導体装置の試験方法は、テスタが、電気的に共通に接続された複数の第１の試験プローブをそれぞれ複数のデータ入出力端子及び前記複数のデータ入出力端子にそれぞれ入出力する複数のデータのタイミングを規定するストローブ信号を入出力するストローブ端子に接続し、更に、少なくとも一つの第２の試験プローブを少なくとも一つの信号入力端子に接続し、前記テスタが、前記少なくとも一つの第２の試験プローブを介して前記少なくとも一つの信号入力端子に少なくとも一つの信号を供給し、半導体装置が、リードモード時、前記少なくとも一つの信号によって、前記複数のデータ入出力端子のいずれか一つからリードデータを出力し、或いは、ライトモード時、前記少なくとも一つの信号に同期して、前記複数のデータ入出力端子に共通に供給されたライトデータを取り込み、前記テスタが、前記リードモード時に前記リードデータを前記複数の第１の試験プローブから受信し、或いは、前記ライトモード時に前記ライトデータを前記複数のデータ入出力端子に共通に供給する、ことを特徴とする。
本発明の他の側面による半導体装置の試験方法は、テスタが、電気的に共通に接続された複数の第１の試験プローブをそれぞれ複数のデータ入出力端子に接続し、且つ、少なくとも一つの第２の試験プローブを少なくとも一つの信号入力端子に接続し、前記テスタが、前記少なくとも一つの第２の試験プローブを介して前記少なくとも一つの信号入力端子に少なくとも一つの選択信号を供給し、半導体装置が、前記少なくとも一つの選択信号によって、前記複数のデータ入出力端子にそれぞれ接続された複数のデータ出力回路のいずれか一つを選択し、残りを非選択にし、前記テスタが、選択された前記複数のデータ出力回路のいずれか一つから出力されるリードデータを、対応する前記複数のデータ入出力端子のいずれか一つを介して前記複数の第１の試験プローブから受信する、ことを特徴とする。
本発明によれば、テスタ内の１つの判定回路に複数のデータ入出力端子を割り当てつつも、非圧縮の実データを用いたテストを行うことが可能となる。これにより、テスタ内の限られた数の判定回路を用いてより多数の半導体装置を並列にテストすることが可能となる。
本発明の原理を説明するためのブロック図である。 本発明による半導体装置の接続態様を説明するための図であり、（ａ）は第１の動作モードにおける接続態様を示し、（ｂ）は第２の動作モードにおける接続態様を示す。 本発明の好ましい実施形態による半導体装置１００の構成を示すブロック図である。 リード動作に関連する回路を示すブロック図である。 テストモード時におけるリード動作を説明するためのタイミング図である。 ライト動作に関連する回路を示すブロック図である。 テストモード時におけるライト動作を説明するためのタイミング図である。 テスタを用いた動作試験の流れを説明するためのフローチャートである。 変形例による半導体装置３００とテスタ４００との接続関係を示す模式図である。
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、テスト時において半導体装置の外部で共通に接続される複数のデータ入出力端子のうちのいずれか一つを半導体装置の内部においてローインピーダンス状態、残りの全てをハイインピーダンス状態とすることにより、データの衝突（試験データのバスファイト）を起こすことなく実データの読み出しを行うことを技術思想とする。したがって、ローインピーダンス状態とするデータ入出力端子を半導体装置の外部で共通に接続される複数のデータ入出力端子と異なる信号入力端子で切り替えてテストを行えば、全てのデータ入出力端子から出力される実データをテストすることが可能となる。また、本発明は、テスト時において半導体装置の外部で共通に接続される複数のデータ入出力端子からそれぞれ対応する複数の入出力回路を介して対応する複数のメモリセルにライトデータの書き込みを行うことを技術思想とする。したがって、半導体装置の外部で共通に接続される複数のデータ入出力端子と異なる信号入力端子でライトデータの取り込みを行えば、全てのデータ入出力端子から供給される実データをテストデータとすることが可能となる。
図１は、本発明の原理を説明するためのブロック図である。
本発明による半導体装置は、図１に示すように、それぞれが、リードデータの出力及びライトデータの入力を行う複数のデータ入出力端子ＤＱ０〜ＤＱｎを有する。複数のデータ入出力端子ＤＱ０〜ＤＱｎのそれぞれは、半導体装置が有する外部端子である。データ入出力端子ＤＱ０〜ＤＱｎには、それぞれ対応するリードデータを出力する複数のデータ出力回路１０〜１ｎと、それぞれ対応するライトデータをストローブ信号ＳＴに同期して取り込む複数のデータ入力回路２０〜２ｎがそれぞれ接続されている。同じデータ入出力端子ＤＱｉ（ｉ＝０〜ｎ）に接続されたデータ出力回路１ｉ及びデータ入力回路２ｉは、本発明におけるＩ／Ｏ回路を構成する。よって、半導体装置は、複数のＩ／Ｏ回路を有する。
さらに、本発明による半導体装置は、ストローブ信号ＳＴが供給されるストローブ端子ＤＱＳと、データ入出力端子ＤＱ０〜ＤＱｎ及びストローブ端子ＤＱＳとは異なる信号入力端子ＣＡと、これらストローブ端子ＤＱＳ及び信号入力端子ＣＡに接続された制御回路３０を備えている。ストローブ端子ＤＱＳ及び信号入力端子ＣＡは、半導体装置が有する外部端子である。
制御回路３０にはテスト信号ＴＤＱＳが供給され、これによって制御回路３０は第１の動作モード及び第２の動作モードのいずれかで動作する。制御回路３０には、リード動作時に信号入力端子ＣＡによって、複数のデータ出力回路１０〜１ｎのいずれか一つを活性に、残りを非活性に制御する出力制御回路３１と、ライト動作時にストローブ端子ＤＱＳと信号入力端子ＣＡのいずれか一方の端子から供給される信号によって、複数のデータ入力回路２０〜２ｎを制御する選択回路３２が含まれている。出力制御回路３１は、複数のデータ出力回路１０〜１ｎにそれぞれ対応する複数のインピーダンス制御信号ＴＤＱ０Ｂ〜ＴＤＱｎＢを供給する。一方、選択回路３２は、複数のデータ入力回路２０〜２ｎにストローブ信号ＳＴを共通に供給する。
第１の動作モードは通常動作モード、つまり、ユーザが実際に使用する際に選択される動作モードであり、第２の動作モードはベンダーが使用するテストモードである。第１の動作モードにおいては、図２（ａ）に示すように、半導体装置２はコントローラ４に接続され、半導体装置２に設けられた各外部端子は、コントローラ４に設けられた各外部端子にそれぞれ個別に接続される。これに対し、第２の動作モードにおいては、図２（ｂ）に示すように、半導体装置２はテスタ６に接続され、半導体装置２に設けられた複数の外部端子のうち、複数のデータ入出力端子ＤＱ０〜ＤＱｎ及びストローブ端子ＤＱＳは、テスタ６に設けられたプローブ６ａによって電気的に共通接続される。一方、信号入力端子ＣＡについては、テスタ６に設けられた異なるプローブ６ｂに接続される。図２（ｂ）に示すように、プローブ６ａはテスタ６内の一つの判定回路６ｃに接続されている。このことは、複数のデータ入出力端子ＤＱ０〜ＤＱｎ及びストローブ端子ＤＱＳが一つの判定回路６ｃに割り当てられることを意味し、１つの判定回路によって複数の端子から入出力する実際のテストデータを使用してテストが可能であること意味する。
第１の動作モードが選択されている場合、そのリード動作時においては、出力制御回路３１の出力である複数のインピーダンス制御信号ＴＤＱ０Ｂ〜ＴＤＱｎＢは全て同時に活性化される。これにより、データ出力回路１０〜１ｎの出力が同時にローインピーダンス状態に活性化し、データ入出力端子ＤＱ０〜ＤＱｎから複数のリードデータが並列に出力される。
また、第１の動作モードが選択されている場合、そのライト動作時においては、選択回路３２はストローブ端子ＤＱＳを選択し、テスタ６からストローブ端子ＤＱＳに供給される第１の外部信号をストローブ信号ＳＴとしてデータ入力回路２０〜２ｎに供給する。これにより、データ入出力端子ＤＱ０〜ＤＱｎに並列に供給される複数のライトデータは、第１の外部信号に関連するストローブ信号ＳＴに同期してそれぞれ対応する複数のデータ入力回路２０〜２ｎに取り込まれる。
第２の動作モードが選択されている場合、そのリード動作時においては、出力制御回路３１の出力である複数のインピーダンス制御信号ＴＤＱ０Ｂ〜ＴＤＱｎＢは、信号入力端子ＣＡに供給された信号に基づいていずれか一つが活性化される。これにより、複数のデータ出力回路１０〜１ｎのいずれか一つの出力がローインピーダンス状態に活性化し、残りの全てはハイインピーダンス状態に非活性化する。したがって、複数のデータ入出力端子ＤＱ０〜ＤＱｎのいずれか一つから対応するデータ出力回路のリードデータが出力される。図２（ｂ）を用いて説明したとおり、第２の動作モードにおいてはデータ入出力端子ＤＱ０〜ＤＱｎがプローブ６ａによって電気的に共通に接続されるが、本発明においては、データ出力回路１０〜１ｎのいずれか一つの出力のみをローインピーダンス状態とすることができることから、データの衝突を起こすことはない。信号入力端子ＣＡに供給する信号の情報を変更することにより、複数のデータ入出力端子ＤＱ０〜ＤＱｎからそれぞれ対応する複数のリードデータを読み出すことが可能となる。
また、第２の動作モードが選択されている場合、そのライト動作時においては、選択回路３２は信号入力端子ＣＡを選択し、テスタ６からプローブ６ｂを介して信号入力端子ＣＡに供給される第２の外部信号をストローブ信号ＳＴとしてデータ入力回路２０〜２ｎに供給する。これにより、データ入出力端子ＤＱ０〜ＤＱｎに並列に供給される一つのライトデータは、第２の外部信号に関連するストローブ信号ＳＴに同期して複数のデータ入力回路２０〜２ｎに共通に取り込まれる。図２（ｂ）を用いて説明したとおり、第２の動作モードにおいては複数のデータ入出力端子ＤＱ０〜ＤＱｎ及びとストローブ端子ＤＱＳがプローブ６ａによって共通に接続されるが、本発明においては、別の信号入力端子ＣＡから供給される第２の外部信号をストローブ信号ＳＴとして供給することができることから、テストモードにおいてもライトデータの入力タイミングを外部から制御することが可能となる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図３は、本発明の好ましい実施形態による半導体装置１００の構成を示すブロック図である。
図３に示すように、本実施形態による半導体装置１００は、外部端子として複数のコマンドアドレス端子ＣＡ０〜ＣＡｍ、複数のデータ入出力端子ＤＱ０〜ＤＱ７及びストローブ端子ＤＱＳを備えている。その他、電源端子なども備えられているが、本発明の主旨とは直接関係しないため、その他の外部端子については図示を省略する。
コマンドアドレス端子ＣＡ０〜ＣＡｍは、コマンド信号及びアドレス信号を外部から入力するための信号入力端子であり、外部から供給されたコマンド信号及びアドレス信号は、アクセス制御回路１１０に供給される。アクセス制御回路１１０は、メモリセルアレイ１２０に対するアクセスを行う回路であり、供給されたコマンド信号がリード動作を示している場合には、供給されたアドレス信号により指定される複数のメモリセルから複数のリードデータを読み出す。メモリセルアレイ１２０から読み出された複数のリードデータは、データアンプ１３０によってそれぞれ増幅された後、入出力回路１４０を介してデータ入出力端子ＤＱ０〜ＤＱｎから外部に出力される。一方、供給されたコマンド信号がライト動作を示している場合には、アクセス制御回路１１０は、供給されたアドレス信号により指定される複数のメモリセルに複数のライトデータを書き込む。複数のライトデータは、外部からデータ入出力端子ＤＱ０〜ＤＱｎにそれぞれ供給され、入出力回路１４０及びデータアンプ１３０を介してメモリセルアレイ１２０に供給される。
ここで、半導体装置１００が通常動作モードで動作している場合、そのリード動作時においては複数のリードデータが入出力端子ＤＱ０〜ＤＱｎから並列に出力され、ライト動作時においては入出力端子ＤＱ０〜ＤＱｎに並列に供給される複数のライトデータがストローブ端子ＤＱＳに供給されるストローブ信号に同期して入出力回路１４０に取り込まれる。通常動作モードとは、上述した第１の動作モードに相当する。
これに対し、半導体装置１００がテストモードで動作している場合、そのリード動作時においてはアクセス制御回路１１０が生成するインピーダンス制御信号ＴＤＱ０Ｂ〜ＴＤＱ７Ｂに基づき、入出力端子ＤＱ０〜ＤＱ７のいずれか一つから対応するリードデータが出力され、ライト動作時においては入出力端子ＤＱ０〜ＤＱ７に共通に供給される一つのライトデータが、コマンドアドレス端子ＣＡ９に供給されるストローブ信号ＴＣＡ９に同期して入出力回路１４０に取り込まれる。テストモードとは、上述した第２の動作モードに相当する。
半導体装置１００のモード選択は、アクセス制御回路１１０に含まれるモードレジスタ１１１に対する設定によって行うことができる。モードレジスタ１１１への設定は、コマンドアドレス端子ＣＡ０〜ＣＡｍを介して所定のコードを外部から入力することにより行われる。モードレジスタ１１１は、所定のコードに対応してテスト信号ＴＤＱＳを出力する。
以下、本実施形態による半導体装置１００に関し、リード動作に関連する回路及びライト動作に関連する回路についてこの順に説明する。
図４は、リード動作に関連する回路を示すブロック図である。
図４に示すように、アクセス制御回路１１０には、リード動作に関連する回路ブロックとして、レシーバ回路１１２、ラッチ回路１１３及びデコーダ回路１１４が含まれている。レシーバ回路１１２は、コマンドアドレス端子ＣＡ８，ＣＡ９に入力される信号を受け付ける信号入力回路であり、その出力はラッチ回路１１３に供給される。ラッチ回路１１３は、３つのラッチ回路１１３ａ〜１１３ｃからなり、それぞれ内部クロックＰＣＬＫＲ又はＰＣＬＫＦに同期して対応する信号をラッチする。具体的には、ラッチ回路１１３ａは内部クロックＰＣＬＫＲに同期してコマンドアドレス端子ＣＡ９に入力された信号をラッチし、これを信号ＣＡ９ＲＦとして出力する。また、ラッチ回路１１３ｂは内部クロックＰＣＬＫＦに同期してコマンドアドレス端子ＣＡ８に入力された信号をラッチし、これを信号ＣＡ８Ｆとして出力する。ラッチ回路１１３ｃは内部クロックＰＣＬＫＦに同期してコマンドアドレス端子ＣＡ９に入力された信号をラッチし、これを信号ＣＡ９Ｆとして出力する。ここで、内部クロックＰＣＬＫＲと内部クロックＰＣＬＫＦとは互いに相補の信号であり、したがって、そのアクティブエッジは１／２クロックサイクルずれている。尚、ラッチ回路１１３がそれぞれ内部クロックＰＣＬＫＲ又はＰＣＬＫＦに同期して対応する信号をラッチするタイミングは、外部から半導体装置１００へアクティブコマンドを発行した後の所定のレイテンシで決定される。図３に示すモードレジスタ１１１の出力には、テストモードがリードモード及びライトモードのいずれであるかの付加ビットを含む。アクティブコマンドは、図２が示すメモリセルアレイ１２０が有する複数のワード線を選択、活性化するコマンドである。複数のワード線は、アクティブコマンドに付随して外部から入力されるアドレスによって選択される。その後のリードコマンドまたはライトコマンドは、選択されたワード線に関連する複数のメモリセルを選択するコマンドである。選択される複数のメモリセルの数は、本発明においては後述するように６４ビットである。
このようにして生成される信号ＣＡ９ＲＦ，ＣＡ８Ｆ，ＣＡ９Ｆの３ビットの情報は、デコーダ回路１１４に供給される。デコーダ回路１１４は、テスト信号ＴＤＱＳが活性化している場合且つ付加ビットがリードモードを示す場合にはこれら３ビットの信号ＣＡ９ＲＦ，ＣＡ８Ｆ，ＣＡ９Ｆをデコードすることにより、８ビットのインピーダンス制御信号ＴＤＱ０Ｂ〜ＴＤＱ７Ｂのいずれか１ビットを活性化させる。これに対し、テスト信号ＴＤＱＳが活性化していない場合には、デコーダ回路１１４は８ビットのインピーダンス制御信号ＴＤＱ０Ｂ〜ＴＤＱ７Ｂを全て活性化させる。ラッチ回路１１３及びデコーダ回路１１４は、図１に示す出力制御回路３１に相当する。テスト信号ＴＤＱＳは、図３に示すモードレジスタ１１１の出力に相当する。
図４に示すように、インピーダンス制御信号ＴＤＱ０Ｂ〜ＴＤＱｎＢは入出力回路１４０に供給される。入出力回路１４０には、インピーダンス制御回路１５０〜１５７と出力バッファ１６０〜１６７が含まれている。インピーダンス制御回路１５０〜１５７及び出力バッファ１６０〜１６７は、それぞれデータ入出力端子ＤＱ０〜ＤＱ７にリードデータを出力するための回路であり、図１に示したデータ出力回路１０〜１ｎに対応する。
インピーダンス制御回路１５０〜１５７は、それぞれ対応するインピーダンス制御信号ＴＤＱ０Ｂ〜ＴＤＱ７Ｂによって活性化される。具体的には、対応するインピーダンス制御信号ＴＤＱ０Ｂ〜ＴＤＱ７Ｂがローレベルであれば、インピーダンス制御回路１５０〜１５７は対応する出力バッファの出力をローインピーダンス状態とし、これにより、対応するデータ入出力端子ＤＱ０〜ＤＱ７をデータアンプ１３０が示すデータに関連したハイレベル又はローレベルに駆動する。これに対し、対応するインピーダンス制御信号ＴＤＱ０Ｂ〜ＴＤＱ７Ｂがハイレベルであれば、インピーダンス制御回路１５０〜１５７は対応する出力バッファの出力をハイインピーダンス状態とし、これにより、対応するデータ入出力端子ＤＱ０〜ＤＱ７をハイインピーダンス状態とする。
インピーダンス制御回路１５０〜１５７には、それぞれ対応するデータアンプ１３０からバッファ回路１３１を介してリードデータが供給される。本実施形態による半導体装置１００は、一例としてＤＤＲ（Double Data Rate）３型のＤＲＡＭであり、１回のメモリセルアレイ１２０へのリードアクセスでデータアンプ１３０から１ＤＱ当たり８ビットのリードデータが同時に出力される。本実施形態では、データ入出力端子の数が８個であることから、データアンプ１３０から合計６４ビットのリードデータが同時に出力される。したがって、通常動作モードにおいては、８つのデータ入出力端子ＤＱ０〜ＤＱ７からそれぞれ８ビットのリードデータがバースト出力され、テストモードにおいては、８つのデータ入出力端子ＤＱ０〜ＤＱ７のいずれか一つから対応する８ビットのリードデータがバースト出力される。
図５は、テストモード時におけるリード動作を説明するためのタイミング図である。
図５に示すように、テストモード時においてはテスト信号ＴＤＱＳがハイレベルに活性化する。この状態で、外部から半導体装置１００へアクティブコマンド（不図示）を発行する。その後、外部から半導体装置１００へリードコマンドを発行する前に所定のレイテンシでコマンドアドレス端子ＣＡ８，ＣＡ９に選択信号を供給する。既に説明したとおり、コマンドアドレス端子ＣＡ８に供給される信号は内部クロックＰＣＬＫＦに同期してラッチされ、コマンドアドレス端子ＣＡ９に供給される信号は内部クロックＰＣＬＫＲ及びＰＣＬＫＦに同期してラッチされる。これにより３ビットのバイナリ信号ＣＡ９ＲＦ，ＣＡ８Ｆ，ＣＡ９Ｆの論理レベルが確定すると、デコーダ回路１１４はこれをデコードすることによって、８ビットのインピーダンス制御信号ＴＤＱ０Ｂ〜ＴＤＱ７Ｂのいずれか１ビットをローレベルに活性化させる。図５に示す例では、インピーダンス制御信号ＴＤＱ０Ｂがローレベルに活性化している。他のインピーダンス制御信号ＴＤＱ１Ｂ〜ＴＤＱ７Ｂは全てハイレベルである。
この状態で外部から半導体装置１００へリードコマンドを発行し半導体装置１００にリード動作を行わせると、データ入出力端子ＤＱ０のみから対応する複数のリードデータがバースト出力され、他のデータ入出力端子ＤＱ１〜ＤＱ７はハイインピーダンス状態となる。
テストモード時においては、図２（ｂ）を用いて説明したように、複数のデータ入出力端子が、半導体装置の外において同じプローブ６ａによって電気的に共通接続される。このため、各データ入出力端子ＤＱ０〜ＤＱ７から個別のリードデータを出力すると、データの衝突が生じてしまう。しかしながら、本実施形態では、テストモード時においてデータ入出力端子ＤＱ０〜ＤＱ７のいずれか一つのみを使用し、残りを全てハイインピーダンス状態としていることから、データの衝突が生じることなくプローブ６ａにリードデータを出力することが可能となる。
しかも、プローブ６ａに出力されるリードデータは、圧縮テストの結果として得られる圧縮データではなく、データアンプ１３０から各出力バッファ１６０〜１６７及び各データ入出力端子ＤＱ０〜ＤＱ７を介して出力された実データそのものである。したがって、非圧縮の実データを半導体装置１００の外部で直接モニタすることが可能となる。この一連の動作を、リードコマンドを発行する前のコマンドアドレス端子ＣＡ８，ＣＡ９に関連する選択信号の情報を変更して半導体装置１００へ供給し、リードコマンドを発行することによって、データ入出力端子ＤＱ０〜ＤＱ７にそれぞれ関する非圧縮の実データを、半導体装置１００の外部で直接モニタすることが可能となる。
図６は、ライト動作に関連する回路を示すブロック図である。
図６に示すように、アクセス制御回路１１０には、ライト動作に関連する回路ブロックとして、上述したレシーバ回路１１２及びＡＮＤゲート回路１１５が含まれている。レシーバ回路１１２は、コマンドアドレス端子ＣＡ９に供給される信号を受け付ける回路であり、その出力はＡＮＤゲート回路１１５の一方の入力ノードに供給される。ＡＮＤゲート回路１１５の他方の入力ノードには、テスト信号ＴＤＱＳが供給される。これにより、テスト信号ＴＤＱＳがハイレベルに活性化している場合且つ付加ビットがライトモードを示す場合には、コマンドアドレス端子ＣＡ９に供給される信号がバッファ回路１１６を介してストローブ信号ＴＣＡ９として出力される。尚、ストローブ信号ＴＣＡ９の論理の遷移は、テストモード時におけるライト動作の期間中、コマンドアドレス端子ＣＡ９に供給される信号の論理の遷移に連動する。これに対し、テスト信号ＴＤＱＳがローレベルに非活性化している場合には、ストローブ信号ＴＣＡ９は常時ローレベルとなる。
図６に示すように、ストローブ信号ＴＣＡ９は入出力回路１４０に供給される。入出力回路１４０には、レシーバ回路１７０，１８０と、データラッチ回路１９０とが備えられている。レシーバ回路１７０は、データ入出力端子ＤＱ０に接続された回路である。他のデータ入出力端子ＤＱ１〜ＤＱ７にもそれぞれ同様なレシーバ回路が接続されているが、図６においてはデータ入出力端子ＤＱ０に接続されたレシーバ回路１７０のみを図示している。レシーバ回路１８０はストローブ端子ＤＱＳに接続されており、本発明におけるＤＱＳ回路を構成する。一つのＤＱＳ回路が、少なくとも複数のデータ入出力端子ＤＱ０〜ＤＱ７に関連する。レシーバ回路１７０の出力であるライトデータＤＱ０Ｔはバッファ回路１７１に供給され、バッファ回路１７１の出力であるライトデータＤＱ０Ｐがデータラッチ回路１９０の入力ノードＤに供給される。
データラッチ回路１９０は、入力ノードＤに供給されたライトデータＤＱ０Ｐを、クロックノードＣＫに同期してラッチする回路である。レシーバ回路１７０及びデータラッチ回路１９０は、図１に示したデータ入力回路２０に相当する。データラッチ回路１９０のクロックノードＣＫには、ストローブ信号ＳＴが供給される。したがって、ライトデータＤＱ０Ｐは、ストローブ信号ＳＴに同期してラッチされることになる。
ストローブ信号ＳＴは、選択回路２００より供給される。選択回路２００は、ストローブ信号ＴＣＡ９及びストローブ信号ＤＱＳ０Ｐのいずれか一方を出力する回路であり、その選択はテスト信号ＴＤＱＳに基づいて定められる。具体的には、テスト信号ＴＤＱＳがハイレベルに活性化している場合にはストローブ信号ＴＣＡ９を選択し、テスト信号ＴＤＱＳがローレベルに非活性化している場合にはストローブ信号ＤＱＳ０Ｐを選択する。
ストローブ信号ＤＱＳ０Ｐは、ストローブ端子ＤＱＳに外部から供給され、レシーバ回路１８０によって受け付けられたストローブ信号ＤＱＳ０Ｔが、バッファ回路１８１によってバッファリングされた信号である。したがって、通常動作モードにおいては、ストローブ端子ＤＱＳに供給されるストローブ信号に同期してライトデータがデータラッチ回路１９０に取り込まれ、テストモードにおいては、コマンドアドレス端子ＣＡ９に供給されるストローブ信号に同期してライトデータがデータラッチ回路１９０に取り込まれることになる。データラッチ回路１９０に取り込まれたライトデータＤＱ０＿ＩＮＴは、図３に示したデータアンプ１３０に供給される。
図７は、テストモード時におけるライト動作を説明するためのタイミング図である。
図７に示すように、テストモード時においてはテスト信号ＴＤＱＳがハイレベルに活性化する。この状態で、コマンドアドレス端子ＣＡ９に供給する信号をクロッキングさせると、これが図６に示したデータラッチ回路１９０のクロックノードＣＫに供給される。つまり、コマンドアドレス端子ＣＡ９に供給する信号がテストモード時における外部から供給されるライトデータを取り込むストローブ信号となる。
テストモード時においては、図２（ｂ）を用いて説明したように、複数のデータ入出力端子とストローブ端子が、半導体装置の外において同じプローブ６ａによって電気的に共通接続される。これにより、図７に示すようにライトデータを取り込むべきストローブ端子ＤＱＳにもライトデータが供給されてしまい、ストローブ端子ＤＱＳからライトデータを取り込むべきストローブ信号を入力することはできない。しかしながら、本実施形態では、テストモード時においてライトデータを取り込むべきストローブ信号を、プローブ６ａと異なるプローブ６ｂに関連する別の外部端子であるコマンドアドレス端子ＣＡ９から供給が可能であることから、データラッチ回路１９０のクロックノードＣＫにストローブ信号を正しく供給することが可能となる。
しかも、メモリセルアレイ１２０が有するデータ入出力端子ＤＱ０〜ＤＱ７にそれぞれ対応する複数のメモリセルに供給されるライトデータは、特定のデータ入出力端子からのみ供給された圧縮データではなく、すべてのデータ入出力端子ＤＱ０〜ＤＱ７からそれぞれ対応する各入出力回路１４０（詳しくは、各レシーバ回路１７０及び各データラッチ回路１９０）を介して供給された実データそのものである。したがって、非圧縮の実データを半導体装置１００が有するメモリセルアレイ１２０へ供給することが可能となる。
図８は、テスタを用いた半導体装置の動作試験の流れを説明するためのフローチャートである。
動作試験においては、まず電気的に互いに共通接続された複数の第１の試験プローブをそれぞれデータ入出力端子ＤＱ０〜ＤＱ７及びストローブ端子ＤＱＳに接続し、第２の試験プローブをコマンドアドレス端子ＣＡ０〜ＣＡｍ信号入力端子に接続する（ステップＳ１）。ここで、第１の試験プローブとは、図２（ｂ）に示したプローブ６ａに相当し、第２の試験プローブとは、図２（ｂ）に示したプローブ６ｂに相当する。
次に、第２の試験プローブを介してモードレジスタ１１１に対する設定を行い、テストモード及びライトモードにエントリする（ステップＳ２）。
次に、第１の試験プローブを介してデータ入出力端子ＤＱ０〜ＤＱ７にライトデータを入力するとともに、第２の試験プローブを介してコマンドアドレス端子ＣＡ９にストローブ信号を入力する（ステップＳ３）。これにより、ストローブ信号に同期して、データ入出力端子ＤＱ０〜ＤＱ７に共通な一つのライトデータが、データ入出力端子ＤＱ０〜ＤＱ７にそれぞれ接続されたデータラッチ回路１９０に取り込まれる。複数のデータラッチ回路１９０にそれぞれ取り込まれた共通なライトデータは、メモリセルアレイ１２０内のアドレス信号により指定される複数のメモリセルにそれぞれ書き込まれる。かかる動作は、図６及び図７を用いて説明したとおりである。尚、ステップＳ２とステップＳ３との間には、不図示のアクティブコマンドが供給される。更に、一つのワード線（ロウアドレス）に関連する全てのカラムアドレスにライトデータを書き込む場合、ステップＳ３を繰り返す。更に、メモリセルアレイ１２０が有する複数のワード線にライトデータを書き込む場合、不図示のアクティブコマンドとステップＳ３のセットを複数セット回繰り返す。周知のプリチャージコマンドは省略している。
次に、第２の試験プローブを介してモードレジスタ１１１に対する設定を行い、テストモード及びリードモードにエントリする（ステップＳ４）。その後、第２の試験プローブを介してコマンドアドレス端子ＣＡ８，ＣＡ９に選択信号を入力することにより、インピーダンス制御信号ＴＤＱ０Ｂ〜ＴＤＱ７Ｂのいずれか一つを活性化させ、これにより、インピーダンス制御回路１５０〜１５７のいずれか一つを選択する（ステップＳ５）。この状態でリードコマンドを発行すると、データ入出力端子ＤＱ０〜ＤＱ７のいずれから対応するリードデータが出力され、これが第１の試験プローブを介してテスタに供給される（ステップＳ６）。すべてのデータ入出力端子ＤＱ０〜ＤＱ７からリードデータを読み出す場合、選択信号を変更するステップＳ５とステップＳ６のセットを複数セット回繰り返す。かかる動作は、図４及び図５を用いて説明したとおりである。尚、ステップＳ４とステップＳ５との間には、不図示のアクティブコマンドが供給される。更に、一つのワード線（ロウアドレス）に関連する全てのカラムアドレスからリードデータを読み出す場合、複数セット回のステップＳ５とステップＳ６を複数グループ回繰り返す。更に、メモリセルアレイ１２０が有する複数のワード線からリードデータを読み出す場合、不図示のアクティブコマンドと複数グループ回のステップＳ５とステップＳ６を複数回繰り返す。周知のプリチャージコマンドは省略している。
上述したステップＳ５，Ｓ６は、インピーダンス制御信号ＴＤＱ０Ｂ〜ＴＤＱ７Ｂを切り替えることによって全てのデータ入出力端子ＤＱ０〜ＤＱ７に対して行われる。つまり、同じアドレスを指定したリード動作を８回繰り返し、それぞれ異なるインピーダンス制御信号ＴＤＱ０Ｂ〜ＴＤＱ７Ｂを活性化させることにより、リードデータの出力をデータ入出力端子ＤＱ０〜ＤＱ７から順次行う。これにより、圧縮データではなく、データアンプ１３０から出力された実データ（６４ビット）そのものをモニタすることが可能となる。
特に限定されるものではないが、上記の各工程は複数の半導体装置が切り出される前のウェハ状態で行うことが好ましい。ウェハ状態で行われる動作試験においては、多数のチップを並列にテストすることが重要であり、そのためには、図２（ｂ）に示したように複数のデータ入出力端子が共通接続されることがある。このような状況においても、圧縮データではなく実データをモニタする必要がある場合、本発明の適用が好適となる。
図９は、変形例による半導体装置３００とテスタ４００との接続関係を示す模式図である。
図９に示す例では、半導体装置３００に３２個のデータ入出力端子ＤＱ０〜ＤＱ３１と、８つのストローブ端子ＤＱＳ０＿ｃ〜ＤＱＳ３＿ｃ及びＤＱＳ０＿ｔ〜ＤＱＳ３＿ｔが設けられている。３２個のデータ入出力端子ＤＱ０〜ＤＱ３１は４つのグループに分かれている。第１のグループＤＱ０〜ＤＱ７はストローブ端子ＤＱＳ０＿ｃ，ＤＱＳ２＿ｃに割り当てられ、第２のグループＤＱ８〜ＤＱ１５はストローブ端子ＤＱＳ１＿ｃ，ＤＱＳ３＿ｃに割り当てられ、第３のグループＤＱ１６〜ＤＱ２３はストローブ端子ＤＱＳ０＿ｔ，ＤＱＳ２＿ｔに割り当てられ、第４のグループＤＱ２４〜ＤＱ３１はストローブ端子ＤＱＳ１＿ｔ，ＤＱＳ３＿ｔに割り当てられている。対を成す２つのストローブ端子には、相補のストローブ信号が供給される。
このような構成を有する半導体装置３００に対しては、図２（ｂ）に示したプローブ６ａに相当する４つのプローブ４０１〜４０４が用いられる。図９に示すように、プローブ４０１は第１のグループに属する８つのデータ入出力端子及び２つのストローブ端子に共通接続され、プローブ４０２は第２のグループに属する８つのデータ入出力端子及び２つのストローブ端子に共通接続され、プローブ４０３は第３のグループに属する８つのデータ入出力端子及び２つのストローブ端子に共通接続され、プローブ４０４は第４のグループに属する８つのデータ入出力端子及び２つのストローブ端子に共通接続される。各プローブ４０１〜４０４は、テスタ４００内のそれぞれ異なる入出力回路４１１〜４１４に接続されている。
テストモードにおけるライト動作（図８のステップＳ３）を行う場合、プローブ４０１〜４０４からそれぞれライトデータを供給するとともに、図示しない別のプローブを用いてコマンドアドレス端子ＣＡ９からストローブ信号を供給する。コマンドアドレス端子ＣＡ９を介して半導体装置３００に供給された信号から生成されたストローブ信号は、半導体装置３００の内部で相補の信号とされ、通常動作モードにおいて供給される本来のストローブ信号を代替する。
そして、テストモードにおけるリード動作（図８のステップＳ４，Ｓ５）を行う場合、ローインピーダンスとすべきデータ入出力端子をグループごとにそれぞれ１つ選択し、この状態でリードコマンドを発行する。これにより各プローブ４０１〜４０４にはそれぞれ選択されたデータ入出力端子からリードデータが出力され、テスタ４００に供給される。かかる動作を、ローインピーダンスとするデータ入出力端子を切り替えることよって繰り返し行えば、全てのライトデータを実データのままテスタ４００に取り込むことができる。
このように、半導体装置のデータ入出力端子に共通接続するプローブは１個である必要はなく、図９に示す例のようにグループごとにプローブを設けても構わない。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、図３に示すモードレジスタ１１１は、テストモードがリードモードであるテスト信号ＴＤＱＳＲと、テストモードがライトモードであるテスト信号ＴＤＱＳＷを出力してもよい。図４が示すデコーダ回路１１４には、テスト信号ＴＤＱＳＲが供給される。図６が示すＡＮＤゲート回路１１５及び選択回路２００には、テスト信号ＴＤＱＳＷが供給される。
半導体装置１００のモード選択は、アクセス制御回路１１０に含まれるモードレジスタ１１１に対する設定によって行うことができる。モードレジスタ１１１への設定は、コマンドアドレス端子ＣＡ０〜ＣＡｍを介して第１のコードを外部から入力することによりテスト信号ＴＤＱＳＲが設定され、第２のコードを外部から入力することによりテスト信号ＴＤＱＳＷが設定される。
本願の技術思想は、例えば、メモリとしての半導体装置及びその試験機能に限られず、多数のデータ端子を有する半導体装置及びその試験機能に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。
本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
また、トランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用いる場合、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
２ 半導体装置
４ コントローラ
６ テスタ
６ａ，６ｂ プローブ
６ｃ 判定回路
１０〜１ｎ データ出力回路
２０〜２ｎ データ入力回路
３０ 制御回路
３１ 出力制御回路
３２ 選択回路
１００ 半導体装置
１１０ アクセス制御回路
１１１ モードレジスタ
１１２ レシーバ回路
１１３ ラッチ回路
１１４ デコーダ回路
１１５ ＡＮＤゲート回路
１１６ バッファ回路
１２０ メモリセルアレイ
１３０ データアンプ
１３１ バッファ回路
１４０ 入出力回路
１５０〜１５７ インピーダンス制御回路
１６０〜１６７ 出力バッファ
１７０，１８０ レシーバ回路
１７１，１８１ バッファ回路
１９０ データラッチ回路
２００ 選択回路
３００ 半導体装置
４００ テスタ
４０１〜４０４ プローブ
４１１〜４１４ 入出力回路
ＣＡ０〜ＣＡｍ コマンドアドレス端子
ＤＱ０〜ＤＱ３１ データ入出力端子
ＤＱＳ ストローブ端子
ＴＤＱ０Ｂ〜ＴＤＱ７Ｂ インピーダンス制御信号
ＴＤＱＳ テスト信号

Claims (15)

  1. それぞれが、外部へのリードデータの出力及び外部からのライトデータの入力を行う複数のデータ入出力端子と、
    前記複数のデータ入出力端子にそれぞれ対応する複数の前記リードデータを出力する複数のデータ出力回路と、
    前記複数のデータ入出力端子に外部からそれぞれ供給される複数の前記ライトデータをストローブ信号に同期して取り込む複数のデータ入力回路と、
    外部から前記ストローブ信号が供給されるストローブ端子と、
    前記複数のデータ入出力端子及び前記ストローブ端子とは異なり、信号が外部から供給される信号入力端子と、
    制御回路と、を備え、
    前記制御回路は、
    第１の動作モードにおいては、前記複数のデータ出力回路を同時に活性化させることによって前記複数のデータ入出力端子から前記複数のリードデータを並列に出力させ、或いは、前記複数のデータ入力回路を同時に活性化させることによって前記ストローブ信号に同期して前記複数のライトデータを前記複数のデータ入力回路に並列に取り込ませ、
    第２の動作モードにおいては、前記信号入力端子に供給される信号に基づいて前記複数のデータ入出力端子のいずれか一つから対応する前記複数のリードデータの一つを出力させ、或いは、前記ストローブ信号に代えて前記信号入力端子に供給される信号に同期して前記複数のライトデータをそれぞれ対応する前記複数のデータ入力回路に並列に取り込ませる、ことを特徴とする半導体装置。
  2. 前記制御回路は、前記ストローブ端子に接続されたＤＱＳ回路の出力及び前記信号入力端子に接続された信号入力回路の出力のいずれか一方を選択し、前記複数のデータ入力回路へ供給する選択回路を含み、
    前記選択回路は、前記第１の動作モードにおいては前記ＤＱＳ回路の出力を選択し、前記第２の動作モードにおいては前記信号入力回路の出力を選択する、ことを特徴とする請求項１に記載の半導体装置。
  3. 前記制御回路は、前記信号入力端子に接続された前記信号入力回路を介して入力されるバイナリ信号をデコードするデコーダを含み、
    前記制御回路は、前記第２の動作モードにおいて、前記デコーダの出力に応じて前記複数のデータ出力回路のいずれか一つを選択する、ことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記制御回路は、前記第２の動作モードにおいて、前記信号入力端子に供給される信号に基づいて前記複数のデータ出力回路のいずれか一つの出力をローインピーダンス状態とし、前記複数のデータ出力回路の残りの全ての出力をハイインピーダンス状態とする、ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 前記制御回路は、前記第１の動作モードにおいては、前記複数のデータ出力回路の出力を全てローインピーダンス状態とする、ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記第１の動作モードにおいては、前記信号入力端子にはアドレス信号又はコマンド信号が供給される、ことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
  7. 前記第２の動作モードにおいては、試験プローブによって前記複数のデータ入出力端子及び前記ストローブ端子が電気的に共通に接続される、ことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
  8. テスタが、電気的に共通に接続された複数の第１の試験プローブをそれぞれ複数のデータ入出力端子及び前記複数のデータ入出力端子にそれぞれ入出力する複数のデータのタイミングを規定するストローブ信号を入出力するストローブ端子に接続し、更に、少なくとも一つの第２の試験プローブを少なくとも一つの信号入力端子に接続し、
    前記テスタが、前記少なくとも一つの第２の試験プローブを介して前記少なくとも一つの信号入力端子に少なくとも一つの信号を供給し、
    半導体装置が、
    リードモード時、前記少なくとも一つの信号によって、前記複数のデータ入出力端子のいずれか一つからリードデータを出力し、或いは、
    ライトモード時、前記少なくとも一つの信号に同期して、前記複数のデータ入出力端子に共通に供給されたライトデータを取り込み、
    前記テスタが、
    前記リードモード時に前記リードデータを前記複数の第１の試験プローブから受信し、或いは、前記ライトモード時に前記ライトデータを前記複数のデータ入出力端子に共通に供給する、ことを特徴とする半導体装置の試験方法。
  9. 前記半導体装置が、
    前記リードモード時、前記少なくとも一つの信号によって、前記複数のデータ入出力端子にそれぞれ接続された複数のデータ出力回路のいずれか一つを選択し、残りを非選択にし、
    選択された前記複数のデータ出力回路のいずれか一つから出力されるデータを前記リードデータとして、選択された前記複数のデータ出力回路のいずれか一つにそれぞれ対応する前記複数のデータ入出力端子のいずれか一つ及び前記複数の第１の試験プローブのいずれか一つを介して、前記テスタへ出力する、ことを特徴とする請求項８に記載の半導体装置の試験方法。
  10. 前記半導体装置が、
    前記ライトモード時、前記少なくとも一つの信号によって、前記複数のデータ入出力端子にそれぞれ接続された複数のデータ入力回路に前記ライトデータを取り込む、ことを特徴とする請求項８に記載の半導体装置の試験方法。
  11. 前記テスタが、
    その他の試験プローブを介して前記半導体装置をテストモードへ移行させ、
    リードコマンドを発行して前記半導体装置を前記リードモードとし、或いはライトコマンドを発行して前記半導体装置を前記ライトモードとする、ことを特徴とする請求項８から１０のいずれか一項に記載の半導体装置の試験方法。
  12. テスタが、電気的に共通に接続された複数の第１の試験プローブをそれぞれ複数のデータ入出力端子に接続し、且つ、少なくとも一つの第２の試験プローブを少なくとも一つの信号入力端子に接続し、
    前記テスタが、前記少なくとも一つの第２の試験プローブを介して前記少なくとも一つの信号入力端子に少なくとも一つの選択信号を供給し、
    半導体装置が、前記少なくとも一つの選択信号によって、前記複数のデータ入出力端子にそれぞれ接続された複数のデータ出力回路のいずれか一つを選択し、残りを非選択にし、
    前記テスタが、選択された前記複数のデータ出力回路のいずれか一つから出力されるリードデータを、対応する前記複数のデータ入出力端子のいずれか一つを介して前記複数の第１の試験プローブから受信する、ことを特徴とする半導体装置の試験方法。
  13. 前記複数の第１の試験プローブは、前記複数のデータ入出力端子にそれぞれ入出力する複数のデータを規定するストローブ信号を入出力するストローブ端子にも接続することを含み、
    更に、
    前記テスタが、前記複数の第１の試験プローブを介してそれぞれ前記複数のデータ入出力端子に共通なライトデータを供給するとともに、前記少なくとも一つの第２の試験プローブを介して前記少なくとも一つの信号入力端子にテストストローブ信号を供給する工程と、
    前記半導体装置が、前記テストストローブ信号に同期して、前記複数のデータ入出力端子にそれぞれ接続された複数のデータ入力回路に前記ライトデータを取り込む、ことを特徴とする請求項１２に記載の半導体装置の試験方法。
  14. 前記試験方法を複数の前記半導体装置が形成されたウェハにて実施する、ことを特徴とする請求項１２又は１３に記載の半導体装置の試験方法。
  15. 前記試験方法を前記複数の半導体装置に対して並列に実施する、ことを特徴とする請求項１４に記載の半導体装置の試験方法。
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KR101994769B1 (ko) * 2013-08-09 2019-09-30 에스케이하이닉스 주식회사 반도체 장치 테스트 방법 및 이를 이용한 테스트 시스템
KR102076858B1 (ko) * 2013-12-24 2020-02-12 에스케이하이닉스 주식회사 반도체장치 및 이를 포함하는 반도체시스템
KR102518873B1 (ko) * 2016-05-03 2023-04-07 에스케이하이닉스 주식회사 데이터 입출력 회로 및 이를 포함하는 반도체 메모리 장치
US10395701B1 (en) * 2018-05-09 2019-08-27 Micron Technology, Inc. Memory device with a latching mechanism

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1030313B1 (en) * 1999-02-16 2015-04-01 Fujitsu Semiconductor Limited Semiconductor device having test mode entry circuit
JP4034923B2 (ja) * 1999-05-07 2008-01-16 富士通株式会社 半導体記憶装置の動作制御方法および半導体記憶装置
JP3874653B2 (ja) 2001-11-29 2007-01-31 富士通株式会社 圧縮テスト機能を有するメモリ回路
JP4878215B2 (ja) * 2006-05-26 2012-02-15 ルネサスエレクトロニクス株式会社 インタフェース回路及びメモリ制御装置

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