JP3874653B2 - 圧縮テスト機能を有するメモリ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は，圧縮テスト機能を有するメモリ回路に関し，特に，テストの圧縮率を下げて不良セルの救済率を上げると共に試験装置の同時測定率を上げることができるメモリ回路に関する。
【０００２】
【従来の技術】
近年において，携帯情報端末などに搭載される半導体メモリは，画像データの記憶などの理由から，益々大容量化する傾向にある。そのため，大容量化したメモリ回路の試験時間も長くなる傾向にあり，試験時間を短くできるメモリ回路が求められている。
【０００３】
大容量メモリ回路の試験では，試験装置に複数のメモリチップを並列に接続して同時測定を行うことが行われる。テスタである試験装置に設けられるプローブの本数の制限から，より多くのメモリチップを同時測定するためには，メモリチップからの出力を圧縮してそれぞれの出力数を減らすことが行われている。例えば，１６ビット出力のメモリチップにおいて，試験動作時に１６ビット出力を１／１６に圧縮して１ビット出力にする。これにより，試験装置はプローブの本数に等しい数のメモリチップを同時に測定することができ，１チップ当たりの試験時間を１／１６にすることができる。
【０００４】
【発明が解決しようとする課題】
しかしながら，大容量メモリ回路にとって，冗長メモリセルを設けて不良ビットを救済できる構成にすることが必要である。試験時の圧縮率を上げることに伴い，不良ビットが発見された場合は，圧縮率に対応した数のメモリセルを冗長メモリに置き換える必要がある。例えば，試験の圧縮率が１／１６であれば，不良ビットが検出された場合，圧縮対象の１６ビットのどのビットに不良があるかが不明であるので，１６ビットのメモリセルを全て冗長セルに置き換えなければならない。従って，試験時の圧縮率を上げると，不良セルの救済率が低下するという問題を招く。
【０００５】
以上の通り，不良セルの救済率の低下を抑えつつ，試験時間を短縮することが求められる。即ち，試験時の圧縮率をできるだけ低くして，且つ試験時の同時測定可能なメモリチップ数をできるだけ多くすることが求められている。
【０００６】
そこで，本発明の目的は，複数ビット出力のメモリ回路において，試験時における出力ビットの圧縮率をできるだけ低く抑えて，できるだけ少ない出力端子から圧縮後のデータ出力を可能にしたメモリ回路を提供することにある。
【０００７】
【課題を解決するための手段】
上記の目的を達成するために，本発明の一つの側面は，多ビット出力構成のメモリ回路において，複数のメモリセルを有する通常セルアレイ及び冗長セルアレイとを有するメモリコアと，前記メモリコアから読み出されたＮビットの出力がそれぞれ出力されるＮ個の出力端子と，前記出力端子とメモリコアの間に設けられ，前記メモリコアから読み出されたＮビットの出力のうち各Ｌビット（Ｎ＝Ｌ×Ｍ）の出力が一致するか否かを検出し，一致した時はその出力データになり不一致の時は第３の状態になる圧縮出力を，前記Ｎ個の出力端子のうちの第１の出力端子に出力する出力回路とを有する。
【０００８】
そして，複数の試験コマンドにそれぞれ応答して，前記Ｍ群のＬビット出力の圧縮出力を時分割で出力する。または，共通の試験コマンド後の外部端子の試験制御信号に応答して，前記Ｍ群のＬビット出力の圧縮出力を時分割で出力する。これにより，冗長セルの救済率を高くし，試験装置の同時測定率を高くすることができる。
【０００９】
【発明の実施の形態】
以下，図面を参照して本発明の実施の形態例を説明する。しかしながら，本発明の保護範囲は，以下の実施の形態例に限定されるものではなく，特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００１０】
図１は，本実施の形態におけるメモリ回路の全体構成図である。メモリ回路のメモリコア１は，複数のメモリセルを有する通常メモリセルアレイMCA及び冗長メモリセルアレイRMCAとを有するセルアレイ１０と，ワード線を選択するロウデコーダ列１２と，ビット線を選択するコラムデコーダ列１４と，リード用アンプとライト用アンプを有するアンプ列１６とで構成される。メモリコア１に，ロウアドレス，コラムアドレスと，ライトデータが供給されて，データの書き込みが行われる。また，メモリコア１に，ロウアドレス，コラムアドレスが供給されて，データの読み出しが行われる。メモリコア１は，図示しないが，複数個有する場合もある。
【００１１】
複数個のアドレス端子ADDに供給された複数ビットのアドレスは，アドレス入力バッファ１８に入力され，また，複数個の入出力端子DQに供給された入力データは，DQ入力バッファ２０に入力され，アドレスと入力データは，それぞれラッチ回路２２にラッチされる。
【００１２】
一方，コマンド端子/CE，/OE，/WE，/LB（Lower Byte），/UB（Upper Byte）は，コマンド入力バッファ２６に入力され，コマンドデコーダ３０に入力される。コマンドデコーダ３０は，これらのコマンド信号と，アドレス端子ADDに供給されたコード信号とをデコードして，リード動作時には予備出力イネーブル信号poexを生成し，所定のタイミングでリードデータを出力する。また，タイミング発生回路２８は，コマンド信号やアドレス端子ADDに供給されたコード信号をデコードして，所定のタイミングでラッチ制御信号S28などを生成する。
【００１３】
メモリコア１の外側に設けられる出力回路２は，通常リード動作時において，Ｎビットの出力データを出力端子DQに同時に出力し，試験モード時において，複数ビットの出力データを圧縮した圧縮出力を，１つまたはＮ個より少ない数の出力端子から時分割で出力する。出力回路２は，出力制御回路群２４と出力活性化制御回路３２とを有する。
【００１４】
メモリコア１から出力されるＮビットのデータが，Ｎ本のコモンデータバスCDB1−Nにそれぞれ出力され，出力制御回路群２４内の各出力制御回路に供給される。通常読み出し動作では，出力イネーブル信号oexに応答して，出力制御回路がＮビットの出力データをＮ個の入出力端子DQに同時に出力する。
【００１５】
出力活性化制御回路３２は，予備出力イネーブル信号poexに応答して，出力イネーブル信号oex及びoe1xを出力制御回路群２４に供給し，出力制御回路のデータ出力を許可する。リード動作以外では，予備出力イネーブル信号poexが出力禁止状態になり，出力活性化制御回路３２が出力イネーブル信号oex，oe1xをそれぞれ出力禁止状態にし，出力制御回路からのデータ出力が禁止される。具体的には，出力制御回路の出力がＨレベルでもＬレベルでもない第３の状態，例えばハイインピーダンス状態に制御される。
【００１６】
本実施の形態では，外部から供給される試験コマンドに応答して，コマンドデコーダ３０が試験制御信号tes1z，tes2zを生成する。従って，コマンドデコーダ３０は，試験動作を制御する試験制御回路でもある。これらの試験制御信号tes1z，tes2zは，出力回路２に供給される。
【００１７】
また，出力活性化制御回路３２は，通常の動作では，リードコマンドに対して出力制御回路２４のデータ出力を許可するように制御する。そして，出力活性化制御回路３２は，試験モードでは，出力制御回路群２４のうちのいずれか１つ（またはＮより少ない数）の出力制御回路に出力イネーブル信号oe1xを供給して，試験結果である圧縮出力を出力させる。
【００１８】
本実施の形態では，試験モードにおいて，圧縮出力を行うことで，試験時間を短縮している。即ち，試験モードにおいて，メモリコア１から出力されるＮビットのデータ出力をＬビットずつのデータ出力からなるＭ群のＬビットデータ出力に分割し，各群のＬビットデータ出力の圧縮出力を，出力制御回路群２４のいずれかの出力制御回路から出力する。従って，１つの出力端子から圧縮試験出力が出力される場合は，その出力制御回路は，Ｍ個の圧縮出力を時分割で出力する。複数の圧縮出力を切り分けて出力することにより，試験モード時の出力端子を少なくすることができる。しかも，圧縮率を下げて圧縮出力が複数ビット（Ｍビット）になっても，それを時分割出力することで，試験モード時の出力端子を少なくすることができる。それに伴い，試験装置が同時測定可能なメモリチップ数を増やすことができる。
【００１９】
出力活性化制御回路３２は，出力制御回路２４の出力を，コモンデータバスCDB1−Nの出力データに応じたＨレベルまたはＬレベルの状態や，第３の状態，例えばハイインピーダンス状態に制御する。この制御は，出力活性化制御回路３２が生成する出力イネーブル信号oe1xにより行われる。そして，出力活性化制御回路３２は，試験モードにおいて，各群のＬビットのデータ出力が一致するか否かを検出する機能を有する。それに伴い，出力活性化制御回路３２は，Ｌビットのデータ出力が一致する時は，出力イネーブル信号oe1xを第１のレベルにして，その一致レベルを出力制御回路２４に出力させる。また，出力活性化制御回路３２は，Ｌビットデータ出力が不一致の時は，出力イネーブル信号oe1xを第２のレベルにして，出力制御回路２４の出力を第３の状態に制御する。
【００２０】
仮に，入出力端子DQが１６個あり，コモンデータバスCDBが１６ビットあるとすると，本実施の形態では，試験モードにおいて，１６ビットの出力データを８ビットずつ圧縮して，２ビットの圧縮出力を時分割で出力する。或いは，別の例では，１６ビットの出力データを４ビットずつ圧縮して，４ビットの圧縮出力を時分割で出力する。更に別の例では，１６ビットの出力データを２ビットずつ圧縮して，８ビットの圧縮出力を時分割で出力する。上記のいずれの場合も，試験モード時において，１個（またはＮ個より少ない数）の出力端子DQから複数ビットの圧縮出力が時分割で出力される。
【００２１】
［第１の実施の形態］
図２は，第１の実施の形態における出力回路の構成図である。また，図３は，第１の実施の形態における試験モードのタイミングチャート図である。本実施の形態では，４ビット出力構成において，試験モード時は，２ビットずつまとめて圧縮試験して，２群の圧縮出力が第１の入出力端子DQ1から時分割でシリアルに出力される例である。
【００２２】
図２に示されるとおり，メモリコアを構成するセルアレイ１０から，４ビットの出力データが，４つのコモンデータバスcdb1−4にそれぞれ出力される。コモンデータバス上の４ビットのデータは，図１に示した読み出しアンプRA内にラッチされている。また，コモンデータバスは，複数のメモリコアに共通に設けられ，選択されたメモリコアからの４ビット出力が，コモンデータバスに出力される。
【００２３】
４つのコモンデータバスcdb1−4は，４つの出力制御回路２４にそれぞれ接続される。そして，４つの出力制御回路２４が，４つの入出力端子DQ1−4にそれぞれ接続される。出力回路２は，出力制御回路２４に加えて，出力活性化制御回路32A,32Bを有する。
【００２４】
図４，５は，出力活性化制御回路及びその論理値表を示す図である。出力活性化制御回路32A,32Bは，通常のリード動作時においては，試験制御回路３０がリードコマンドに応答して出力する予備出力イネーブル信号poexの活性状態（Ｌレベル）に応答して，出力イネーブル信号oe1x,oexを活性状態（Ｌレベル）にし，出力制御回路２４を出力状態に制御する。それにより，出力制御回路２４は，対応するコモンデータバスcdb1−4のデータを，対応する入出力端子DQ1−4から出力する。また，出力活性化制御回路32A,32Bは，リード動作以外では，予備出力イネーブル信号poexを非活性状態（Ｈレベル）にし，出力イネーブル信号oe1x,oexを共に非活性状態（Ｈレベル）にして，出力制御回路２４の出力DQ1−4をハイインピーダンス状態に制御する。
【００２５】
出力活性化制御回路32Aには，４つのコモンデータバスcdb1−4が供給され，試験制御信号tes1z,tes2zに応じて，２ビットのコモンデータバスcdb1,2の出力が一致するか否か，又は２ビットのコモンデータバスcdb3,4の出力が一致するか否かを検出し，その結果を出力イネーブル信号oe1xとして出力する。一致するときは，出力イネーブル信号oe1xが活性状態（Ｌレベル）に制御され，それに応答して，第１の出力制御回路２４（１）がコモンデータバスcdb1またはcdb2のいずれかを出力する。不一致の時は，出力イネーブル信号oe1xが非活性状態（Ｈレベル）に制御され，それに応答して，第１の出力制御回路２４（１）は，出力DQ1をハイインピーダンス状態にする。
【００２６】
また，出力活性化制御回路32Bは，試験モード時において，第１及び第２の試験制御信号tes1z,tes2zを供給され，出力イネーブル信号oexを非活性状態（Ｈレベル）に制御する。それに伴い，残りの出力制御回路２４（２）（３）（４）が，出力DQ2,3,4を全てハイインピーダンス状態に制御する。
【００２７】
図４の出力活性化制御回路において，ゲート50,51,52,53は，第１の試験制御信号tes1zに応答して，コモンデータバスcdb1,2の出力が一致するか否かを検出するENOR回路である。また，ゲート54,55,56,57は，第２の試験制御信号tes2zに応答して，コモンデータバスcdb3,4の出力が一致するか否かを検出するENOR回路である。これらの２つのENOR回路の出力がNANDゲート５８で合体される。
【００２８】
NORゲート５９及びインバータ６０は，予備出力イネーブル信号poexが活性状態（Ｌレベル）で，且つENOR回路からの出力が活性状態（一致時，S58がＬレベル）の時に，出力イネーブル信号oe1xを活性状態（Ｌレベル）にする。これにより，第１の出力制御回路２４（１）は，出力可能状態になる。逆に，予備出力イネーブル信号poexが非活性状態（Ｈレベル）か，ENOR回路からの出力が非活性状態（不一致時，S58がＨレベル）か，いずれかの時に，出力イネーブル信号oe1xを非活性状態（Ｈレベル）にする。これにより，第１の出力制御回路２４（１）が，出力端子DQ1をハイインピーダンス状態にする。
【００２９】
図５の出力活性化制御回路32Bにおいて，NORゲート６１とインバータ６２とが，予備出力イネーブル信号poexが非活性状態（Ｈレベル）か，第１及び第２のテスト制御信号tes1z,te2zのいずれかが活性化状態（Ｈレベル）かのいずれかの時に，出力イネーブル信号oexを非活性状態（Ｈレベル）にする。これにより，出力端子DQ2,3,4は，全てハイインピーダンス状態になる。つまり，出力端子DQ2,3,4は，試験モード時や非リードモード時には，ハイインピーダンス状態に制御される。
【００３０】
図６は，第１の出力制御回路の回路図である。また，図７は，それ以外の出力制御回路の回路図である。４つの出力制御回路の構成は，ＰチャネルトランジスタP10とＮチャネルトランジスタN12，それらを制御するNANDゲート６４，NORゲート６５を有する。そして，出力イネーブル信号oe1xまたはoexの非活性状態（Ｈレベル）により，両トランジスタP10,N12が共にオフになって，出力端子DQがハイインピーダンスに制御され，活性状態（Ｌレベル）により，トランジスタP10,N12が，ノードn66のレベルに応じてオン，オフとなり，出力端子DQがＨレベルまたはＬレベルに制御される。
【００３１】
図６の出力制御回路２４（１）では，第２のテスト制御信号tes2zに応じてトランスファーゲート６６，６７のいずれかが導通して，コモンデータバスcdb1，cdb3のいずれかが選択され，ノードn66に応じて，出力端子DQ1にＨレベルまたはＬレベルが出力される。また，図７の出力制御回路２４（２）（３）（４）では，それぞれ対応するコモンデータバスcdb2,3,4が，常時導通状態のトランスファーゲート６６を介して選択され，それに応じて，出力端子DQ2,3,4にＨレベルまたはＬレベルが出力される。
【００３２】
第１の実施の形態では，外部から供給される第１及び第２のテストコマンドに応答して，試験制御回路が，第１の試験モードと第２の試験モードにそれぞれエントリし，それぞれの試験モードで，２つの圧縮出力をそれぞれ出力する。それぞれの圧縮出力が出力されると，外部から供給されるイグジットコマンドに応答して，それぞれの試験モードからイグジットされる。
【００３３】
図３に示されるとおり，第１の試験コマンドがコマンド端子群/CE−/UBに供給され，テスト用コードがアドレス端子群ADDに供給されると，コマンドデコーダである試験制御回路３０は，第１の試験モードを検出して，第１の試験制御信号tes1zをＨレベルにする。これにより，メモリ回路は，第１の試験モードにエントリされる。
【００３４】
第１の試験モードにエントリした後，外部からリードコマンドが供給されると，メモリコア内のセルアレイから４ビットのデータが，コモンデータバスに出力される。そして，第１の試験制御信号tes1zのＨレベルに応答して，出力活性化制御回路32Aがコモンデータバスcdb1,2の出力が一致するか否かを検出し，一致すれば出力イネーブル信号oe1xを活性状態（Ｌレベル）にし，不一致であれば非活性状態（Ｈレベル）にする。一致するときは，第１の試験制御信号tes1zにより選択されたコモンデータバスcdb1の出力が，第１の入出力端子DQ1から出力される。不一致の時は，第１の入出力端子DQ1はハイインピーダンス状態になる。これにより，第１の入出力端子DQ1には，圧縮出力が出力される。
【００３５】
第１の試験モードが終了すると，外部からイグジットコマンドが供給され，試験制御回路３０は，第１の試験制御信号tes1zをＬレベルにする。更に，外部から第２の試験コマンドが供給されると，試験制御回路３０は，第２の試験モードを検出して，第２の試験制御信号tes1zをＨレベルにする。これにより，メモリ回路は，第２の試験モードにエントリされる。
【００３６】
第２の試験モードにエントリした後は，第１の試験モードと同じである。即ち，外部からのリードコマンドに応答して，メモリコア内のセルアレイから４ビットのデータが，コモンデータバスに出力される。そして，第２の試験制御信号tes1zのＨレベルに応答して，出力活性化制御回路32Aがコモンデータバスcdb3,4の出力が一致するか否かを検出し，一致すれば出力イネーブル信号oe1xを活性状態（Ｌレベル）にし，不一致であれば非活性状態（Ｈレベル）にする。一致するときは，第２の試験制御信号tes2zにより選択されたコモンデータバスcdb3の出力が，第１の入出力端子DQ1から出力される。不一致の時は，第１の入出力端子DQ1はハイインピーダンス状態になる。これにより，第１の入出力端子DQ1には，圧縮出力が出力される。
【００３７】
第２の試験モードが終了すると，外部からイグジットコマンドが供給され，第２の試験制御信号tes2zは，Ｌレベルに戻される。
【００３８】
このように，第１の実施の形態では，外部からの試験コマンドにより，第１または第２の試験モードにエントリされ，対応する圧縮試験出力が，入出力端子DQ1から出力される。
【００３９】
仮に，２以上のＭ群のＬビット出力がそれぞれ圧縮される場合は，試験モードは，第１から第Ｍまで存在することになる。その場合は，第１から第Ｍの試験コマンドに応答して，第１から第Ｍの試験制御信号が順次活性状態に制御される。そして，Ｍ個の圧縮試験出力が，単一の出力端子DQ1からシーケンシャルに出力される。なお，Ｍ個の圧縮試験出力が，Ｍより少ない複数の出力端子からシーケンシャルに出力される場合もある。
【００４０】
［第２の実施の形態］
図８は，第２の実施の形態における出力回路の構成図である。また，図９は，その動作タイミングチャート図である。第２の実施の形態では，外部から供給される試験コマンドに応答して，試験制御回路３０が試験制御信号tes1zをＨレベルにする。これにより，試験モードになる。そして，２つの圧縮試験出力の選択は，アッパーバイト信号/UBにより直接制御される。即ち，アッパーバイト信号/UBがＬレベルであれば，第１の試験モードになり，コモンデータバスcdb1,2の圧縮出力が出力端子DQ1に出力され，アッパーバイト信号/UBがＨレベルになれば，第２の試験モードになり，コモンデータバスcdb3,4の圧縮出力が出力端子DQ1に出力される。この圧縮試験出力の選択は，試験モード時のリード制御コマンドとして利用されていない外部信号であれば，アッパーバイト信号以外の外部信号を採用することができる。或いは，通常動作に利用されない特別の外部端子を設けて，そこから圧縮試験出力の選択を制御しても良い。
【００４１】
２つの圧縮出力が時分割されてシリアルに出力されると，外部からイグジットコマンドが供給され，それに応答して，試験制御回路３０が試験制御信号tes1zをＬレベルに戻す。
【００４２】
第２の実施の形態では，一旦試験モードにエントリすると，その後は，アッパーバイト信号/UBをＬレベルとＨレベルにトグルするだけで，２ビットの圧縮出力をシーケンシャルに出力することができる。従って，第１及び第２の試験モードに，外部コマンドによりその都度エントリする必要がなく，また，試験モードにおいて１回のリードコマンドの供給に応答して，メモリコアから読み出された出力データの圧縮試験出力を，そのままアッパーバイト信号/UBによってシーケンシャルに出力することができる。
【００４３】
従って，メモリコアへの１回のリード動作に対して，２つの圧縮試験結果を出力することができるので，第１の実施の形態に比較して，リード動作やエントリー動作を少なくして，試験時間を短くすることができる。
【００４４】
圧縮率を下げて冗長セルアレイによる救済確率を上げて，更に，複数の圧縮試験出力をシーケンシャルに出力することで，試験装置による同時測定可能なメモリチップ数を多くすることができることは，第２の実施の形態でも同じである。
【００４５】
図８の出力回路に示されるとおり，出力活性化制御回路32Aには，予備出力イネーブル信号poexと，試験制御信号tes1zと，外部コマンド端子から供給されたアッパーバイト信号ubbzが供給される。また，もう一方の出力活性化制御回路32Bには，予備出力イネーブル信号poexと，試験制御信号tes1zとが供給される。
【００４６】
図１０は，出力活性化制御回路32Aの回路図である。基本的な構成は，第１の実施の形態で示した図４の回路と同じである。第２の実施の形態の出力活性化制御回路32Aでは，試験制御信号tes1zが活性状態（Ｈレベル）の時に，外部から供給されるアッパーバイト信号ubbzがＬレベルであれば，ゲート70,71,72により信号S72がＨレベルになり，コモンデータバスcdb1,2が一致するか否かの判定結果が選択される。また，出力活性化制御回路32Aでは，試験制御信号tes1zが活性状態（Ｈレベル）の時に，アッパーバイト信号ubbzがＨレベルであれば，ゲート73,74により信号S74がＨレベルになり，コモンデータバスcdb3,4が一致するか否かの判定結果が選択される。即ち，図１０の信号S72は，図４の第１の試験制御信号tes1zに対応し，信号S74は，第２の試験制御信号tes2zに対応する。
【００４７】
図１０の出力活性化制御回路32Aは，ゲート７５，７６により，試験制御信号tes1zが活性状態（Ｈレベル）の時に，ロ−アバイト信号lbbzがＨレベルであれば，出力イネーブル信号oe1xを非活性（Ｈレベル）にして，出力DQ1をハイインピーダンスに制御することができる。これにより，試験装置の同じプローブに複数のメモリチップが接続されても，単一のメモリチップの出力のみを活性化状態に制御することができる。
【００４８】
図１１は，第２の実施の形態における出力活性化回路32Bの回路図である。この出力活性化回路32Bでは，通常リード時に，予備出力イネーブル信号poexの活性状態（Ｌレベル）により，NORゲート６１の出力がＨレベル，インバータ６２の出力がＬレベルになり，出力イネーブル信号oexが活性状態（Ｌレベル）になる。この時，試験モードではないので，試験制御信号tes1zはＬレベルである。また，テスト時には，試験制御信号tes1zがＨレベルになるので，出力イネーブル信号oexは非活性状態（Ｈレベル）になる。これにより，出力端子DQ2,3,4は，それぞれハイインピーダンス状態に制御される。また，リード以外でも，出力イネーブル信号oexが非活性状態（Ｈレベル）になる。
【００４９】
図１２は，第２の実施の形態における出力制御回路の回路図である。第１の出力端子DQ1に対応する出力制御回路２４（１）は，図６に示した出力制御回路と殆ど同じ構成である。唯一異なるところは，第２の実施の形態では，出力制御回路２４（１）が，試験モード時において，アッパーバイト信号ubbzに応じて，コモンデータバスcdb1またはcdb3のいずれかが適宜選択されることにある。従って，NANDゲート８０により，試験制御信号tes1zが活性状態（Ｈレベル）の時に，アッパーバイト信号ubbzがＬレベルであれば，信号S80がＨレベルになり，コモンデータバスcdb1が選択されて，第１の圧縮試験出力が出力端子DQ1から出力される。また，試験制御信号tes1zが活性状態（Ｈレベル）の時に，アッパーバイト信号ubbzがＨレベルであれば，信号S80がＬレベルになり，コモンデータバスcdb3が選択される。
【００５０】
以上，第２の実施の形態では，外部コマンドにより試験モードにエントリした後は，試験モードでの動作コマンドに関係しない外部端子から制御信号を供給して，複数の圧縮試験出力を時分割で切り分けて出力することができる。従って，試験時間を短縮することができ，試験装置による複数メモリチップの同時測定と相まって，全体の試験時間を短縮することができる。
【００５１】
以上，実施の形態例をまとめると以下の付記の通りである。
【００５２】
（付記１）多ビット出力構成のメモリ回路において，
複数のメモリセルを有する通常セルアレイ及び冗長セルアレイとを有するメモリコアと，
前記メモリコアから読み出されたＮビットの出力がそれぞれ出力されるＮ個の出力端子と，
前記出力端子とメモリコアの間に設けられ，前記メモリコアから読み出されたＮビットの出力のうち各Ｌビット（Ｎ＝Ｌ×Ｍ）の出力が一致するか否かを検出し，一致した時はその出力データになり不一致の時は第３の状態になる圧縮出力を，前記Ｎ個の出力端子のうちの第１の出力端子に出力する出力回路と，
複数の試験コマンドにそれぞれ応答して，前記Ｍ群のＬビット出力のうち前記試験コマンドに対応する群のＬビット出力の前記圧縮出力を，前記出力回路に出力させる各試験モードにエントリする試験制御回路とを有し，
前記出力制御回路からＭ個の圧縮出力が時分割で出力されることを特徴とするメモリ回路。
【００５３】
（付記２）多ビット出力構成のメモリ回路において，
複数のメモリセルを有する通常セルアレイ及び冗長セルアレイとを有するメモリコアと，
前記メモリコアから読み出されたＮビットの出力がそれぞれ出力されるＮ個の出力端子と，
前記出力端子とメモリコアの間に設けられ，前記メモリコアから読み出されたＮビットの出力のうち各Ｌビット（Ｎ＝Ｌ×Ｍ）の出力が一致するか否かを検出し，一致した時はその出力データになり不一致の時は第３の状態になる圧縮出力を，前記Ｎ個の出力端子のうちの第１の出力端子に出力する出力回路と，
試験コマンドに応答して試験モードにエントリし，外部端子の試験制御信号に応答して，前記Ｍ群のＬビット出力のうち前記試験制御信号に対応する群のＬビット出力の前記圧縮出力を，前記出力回路に出力させる試験制御回路とを有し，前記出力制御回路からＭ個の圧縮出力が時分割で出力されることを特徴とするメモリ回路。
【００５４】
（付記３）付記１または２において，
前記出力回路は，
前記出力端子の前段にそれぞれ設けられたＮ個の出力制御回路と，
前記各Ｌビットの出力が一致するか否かを検出し，前記圧縮出力を，前記第１の出力制御回路に出力させるよう制御する出力活性化制御回路とを有することを特徴とするメモリ回路。
【００５５】
（付記４）付記１または２において，
前記出力回路は，
前記出力端子の前段にそれぞれ設けられたＮ個の出力制御回路と，
通常リード動作時において，前記Ｎ個の出力制御回路に出力イネーブル信号を供給して，前記メモリコアから読み出されたＮビットの出力を出力可能な状態に制御する出力活性化制御回路とを有することを特徴とするメモリ回路。
【００５６】
（付記５）付記４において，
前記出力活性化制御回路は，前記各Ｌビットの出力が一致するか否かを検出し，前記圧縮出力を，前記第１の出力制御回路に出力させることを特徴とするメモリ回路。
【００５７】
（付記６）付記１において，
前記試験制御回路は，第１の試験コマンドに応答して第１の試験モードにエントリし，リードコマンドに応答して第１群の圧縮出力を，前記出力回路に出力させ，イグジットコマンドに応答して前記第１の試験モードからイグジットし，更に，第２の試験コマンドに応答して第２の試験モードにエントリし，リードコマンドに応答して第２群の圧縮出力を，前記出力回路に出力させ，イグジットコマンドに応答して前記第２の試験モードからイグジットすることを特徴とするメモリ回路。
【００５８】
（付記７）付記２において，
前記試験制御信号が供給される外部端子が，当該試験モードにおけるリードコマンドで使用されない外部端子であることを特徴とするメモリ回路。
【００５９】
（付記８）付記２において，
前記試験制御回路は，前記試験コマンドに応答して試験モードにエントリした後，リードコマンドに応答して前記メモリコアからＮビットのデータを出力した状態で，前記試験制御信号に対応する群のＬビット出力の前記圧縮出力を，前記出力回路に出力させることを特徴とするメモリ回路。
【００６０】
（付記９）付記１または２において，
前記出力回路は，前記試験モード時において，前記Ｎ個の出力端子のうち前記第１の出力端子以外の出力端子を，前記第３の状態に制御することを特徴とするメモリ回路。
【００６１】
（付記１０）付記２において，
前記出力回路は，第２の外部端子に供給される出力制御信号に応答して，前記第１の出力端子を，前記第３の状態に制御することを特徴とするメモリ回路。
【００６２】
（付記１１）付記１または２において，
前記第３の状態の圧縮出力が検出された時の通常セルアレイのＬビットのセルが，前記冗長セルアレイのＬビットのセルと置き換えられていることを特徴とするメモリ回路。
【００６３】
【発明の効果】
以上，本発明によれば，試験において圧縮率を下げて冗長セルによる救済確率を高くし，更に，テスタによる同時測定を可能にして試験時間を短縮できるメモリ回路を提供することができる。
【図面の簡単な説明】
【図１】本実施の形態におけるメモリ回路の全体構成図である。
【図２】第１の実施の形態における出力回路の構成図である。
【図３】第１の実施の形態における試験モードのタイミングチャート図である。
【図４】第１の実施の形態における出力活性化制御回路及びその論理値表を示す図である。
【図５】第１の実施の形態における出力活性化制御回路及びその論理値表を示す図である。
【図６】第１の実施の形態における出力制御回路の回路図である。
【図７】出力制御回路の回路図である。
【図８】第２の実施の形態における出力回路の構成図である。
【図９】第２の実施の形態における試験モードのタイミングチャート図である。
【図１０】第２の実施の形態における出力活性化制御回路32Aの回路図である。
【図１１】第２の実施の形態における出力活性化制御回路32Bの回路図である。
【図１２】第２の実施の形態における出力制御回路の回路図である。
【符号の説明】
１ メモリコア
２ 出力回路
１０ 通常セルアレイと冗長セルアレイ
２４ 出力制御回路
３０ 試験制御回路，コマンドデコーダ
３２ 出力活性化制御回路
tes1z 第１の試験制御信号
tes2z 第２の試験制御信号
poex 予備出力イネーブル信号
oe1x,oex 出力イネーブル信号
DQ1−N 出力端子，入出力端子
ADD アドレス端子
/CE,/OE,/WE,/LB,/UB コマンド端子
/UB 試験制御信号端子
ubbz 試験制御信号
【発明の属する技術分野】
本発明は，圧縮テスト機能を有するメモリ回路に関し，特に，テストの圧縮率を下げて不良セルの救済率を上げると共に試験装置の同時測定率を上げることができるメモリ回路に関する。
【０００２】
【従来の技術】
近年において，携帯情報端末などに搭載される半導体メモリは，画像データの記憶などの理由から，益々大容量化する傾向にある。そのため，大容量化したメモリ回路の試験時間も長くなる傾向にあり，試験時間を短くできるメモリ回路が求められている。
【０００３】
大容量メモリ回路の試験では，試験装置に複数のメモリチップを並列に接続して同時測定を行うことが行われる。テスタである試験装置に設けられるプローブの本数の制限から，より多くのメモリチップを同時測定するためには，メモリチップからの出力を圧縮してそれぞれの出力数を減らすことが行われている。例えば，１６ビット出力のメモリチップにおいて，試験動作時に１６ビット出力を１／１６に圧縮して１ビット出力にする。これにより，試験装置はプローブの本数に等しい数のメモリチップを同時に測定することができ，１チップ当たりの試験時間を１／１６にすることができる。
【０００４】
【発明が解決しようとする課題】
しかしながら，大容量メモリ回路にとって，冗長メモリセルを設けて不良ビットを救済できる構成にすることが必要である。試験時の圧縮率を上げることに伴い，不良ビットが発見された場合は，圧縮率に対応した数のメモリセルを冗長メモリに置き換える必要がある。例えば，試験の圧縮率が１／１６であれば，不良ビットが検出された場合，圧縮対象の１６ビットのどのビットに不良があるかが不明であるので，１６ビットのメモリセルを全て冗長セルに置き換えなければならない。従って，試験時の圧縮率を上げると，不良セルの救済率が低下するという問題を招く。
【０００５】
以上の通り，不良セルの救済率の低下を抑えつつ，試験時間を短縮することが求められる。即ち，試験時の圧縮率をできるだけ低くして，且つ試験時の同時測定可能なメモリチップ数をできるだけ多くすることが求められている。
【０００６】
そこで，本発明の目的は，複数ビット出力のメモリ回路において，試験時における出力ビットの圧縮率をできるだけ低く抑えて，できるだけ少ない出力端子から圧縮後のデータ出力を可能にしたメモリ回路を提供することにある。
【０００７】
【課題を解決するための手段】
上記の目的を達成するために，本発明の一つの側面は，多ビット出力構成のメモリ回路において，複数のメモリセルを有する通常セルアレイ及び冗長セルアレイとを有するメモリコアと，前記メモリコアから読み出されたＮビットの出力がそれぞれ出力されるＮ個の出力端子と，前記出力端子とメモリコアの間に設けられ，前記メモリコアから読み出されたＮビットの出力のうち各Ｌビット（Ｎ＝Ｌ×Ｍ）の出力が一致するか否かを検出し，一致した時はその出力データになり不一致の時は第３の状態になる圧縮出力を，前記Ｎ個の出力端子のうちの第１の出力端子に出力する出力回路とを有する。
【０００８】
そして，複数の試験コマンドにそれぞれ応答して，前記Ｍ群のＬビット出力の圧縮出力を時分割で出力する。または，共通の試験コマンド後の外部端子の試験制御信号に応答して，前記Ｍ群のＬビット出力の圧縮出力を時分割で出力する。これにより，冗長セルの救済率を高くし，試験装置の同時測定率を高くすることができる。
【０００９】
【発明の実施の形態】
以下，図面を参照して本発明の実施の形態例を説明する。しかしながら，本発明の保護範囲は，以下の実施の形態例に限定されるものではなく，特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００１０】
図１は，本実施の形態におけるメモリ回路の全体構成図である。メモリ回路のメモリコア１は，複数のメモリセルを有する通常メモリセルアレイMCA及び冗長メモリセルアレイRMCAとを有するセルアレイ１０と，ワード線を選択するロウデコーダ列１２と，ビット線を選択するコラムデコーダ列１４と，リード用アンプとライト用アンプを有するアンプ列１６とで構成される。メモリコア１に，ロウアドレス，コラムアドレスと，ライトデータが供給されて，データの書き込みが行われる。また，メモリコア１に，ロウアドレス，コラムアドレスが供給されて，データの読み出しが行われる。メモリコア１は，図示しないが，複数個有する場合もある。
【００１１】
複数個のアドレス端子ADDに供給された複数ビットのアドレスは，アドレス入力バッファ１８に入力され，また，複数個の入出力端子DQに供給された入力データは，DQ入力バッファ２０に入力され，アドレスと入力データは，それぞれラッチ回路２２にラッチされる。
【００１２】
一方，コマンド端子/CE，/OE，/WE，/LB（Lower Byte），/UB（Upper Byte）は，コマンド入力バッファ２６に入力され，コマンドデコーダ３０に入力される。コマンドデコーダ３０は，これらのコマンド信号と，アドレス端子ADDに供給されたコード信号とをデコードして，リード動作時には予備出力イネーブル信号poexを生成し，所定のタイミングでリードデータを出力する。また，タイミング発生回路２８は，コマンド信号やアドレス端子ADDに供給されたコード信号をデコードして，所定のタイミングでラッチ制御信号S28などを生成する。
【００１３】
メモリコア１の外側に設けられる出力回路２は，通常リード動作時において，Ｎビットの出力データを出力端子DQに同時に出力し，試験モード時において，複数ビットの出力データを圧縮した圧縮出力を，１つまたはＮ個より少ない数の出力端子から時分割で出力する。出力回路２は，出力制御回路群２４と出力活性化制御回路３２とを有する。
【００１４】
メモリコア１から出力されるＮビットのデータが，Ｎ本のコモンデータバスCDB1−Nにそれぞれ出力され，出力制御回路群２４内の各出力制御回路に供給される。通常読み出し動作では，出力イネーブル信号oexに応答して，出力制御回路がＮビットの出力データをＮ個の入出力端子DQに同時に出力する。
【００１５】
出力活性化制御回路３２は，予備出力イネーブル信号poexに応答して，出力イネーブル信号oex及びoe1xを出力制御回路群２４に供給し，出力制御回路のデータ出力を許可する。リード動作以外では，予備出力イネーブル信号poexが出力禁止状態になり，出力活性化制御回路３２が出力イネーブル信号oex，oe1xをそれぞれ出力禁止状態にし，出力制御回路からのデータ出力が禁止される。具体的には，出力制御回路の出力がＨレベルでもＬレベルでもない第３の状態，例えばハイインピーダンス状態に制御される。
【００１６】
本実施の形態では，外部から供給される試験コマンドに応答して，コマンドデコーダ３０が試験制御信号tes1z，tes2zを生成する。従って，コマンドデコーダ３０は，試験動作を制御する試験制御回路でもある。これらの試験制御信号tes1z，tes2zは，出力回路２に供給される。
【００１７】
また，出力活性化制御回路３２は，通常の動作では，リードコマンドに対して出力制御回路２４のデータ出力を許可するように制御する。そして，出力活性化制御回路３２は，試験モードでは，出力制御回路群２４のうちのいずれか１つ（またはＮより少ない数）の出力制御回路に出力イネーブル信号oe1xを供給して，試験結果である圧縮出力を出力させる。
【００１８】
本実施の形態では，試験モードにおいて，圧縮出力を行うことで，試験時間を短縮している。即ち，試験モードにおいて，メモリコア１から出力されるＮビットのデータ出力をＬビットずつのデータ出力からなるＭ群のＬビットデータ出力に分割し，各群のＬビットデータ出力の圧縮出力を，出力制御回路群２４のいずれかの出力制御回路から出力する。従って，１つの出力端子から圧縮試験出力が出力される場合は，その出力制御回路は，Ｍ個の圧縮出力を時分割で出力する。複数の圧縮出力を切り分けて出力することにより，試験モード時の出力端子を少なくすることができる。しかも，圧縮率を下げて圧縮出力が複数ビット（Ｍビット）になっても，それを時分割出力することで，試験モード時の出力端子を少なくすることができる。それに伴い，試験装置が同時測定可能なメモリチップ数を増やすことができる。
【００１９】
出力活性化制御回路３２は，出力制御回路２４の出力を，コモンデータバスCDB1−Nの出力データに応じたＨレベルまたはＬレベルの状態や，第３の状態，例えばハイインピーダンス状態に制御する。この制御は，出力活性化制御回路３２が生成する出力イネーブル信号oe1xにより行われる。そして，出力活性化制御回路３２は，試験モードにおいて，各群のＬビットのデータ出力が一致するか否かを検出する機能を有する。それに伴い，出力活性化制御回路３２は，Ｌビットのデータ出力が一致する時は，出力イネーブル信号oe1xを第１のレベルにして，その一致レベルを出力制御回路２４に出力させる。また，出力活性化制御回路３２は，Ｌビットデータ出力が不一致の時は，出力イネーブル信号oe1xを第２のレベルにして，出力制御回路２４の出力を第３の状態に制御する。
【００２０】
仮に，入出力端子DQが１６個あり，コモンデータバスCDBが１６ビットあるとすると，本実施の形態では，試験モードにおいて，１６ビットの出力データを８ビットずつ圧縮して，２ビットの圧縮出力を時分割で出力する。或いは，別の例では，１６ビットの出力データを４ビットずつ圧縮して，４ビットの圧縮出力を時分割で出力する。更に別の例では，１６ビットの出力データを２ビットずつ圧縮して，８ビットの圧縮出力を時分割で出力する。上記のいずれの場合も，試験モード時において，１個（またはＮ個より少ない数）の出力端子DQから複数ビットの圧縮出力が時分割で出力される。
【００２１】
［第１の実施の形態］
図２は，第１の実施の形態における出力回路の構成図である。また，図３は，第１の実施の形態における試験モードのタイミングチャート図である。本実施の形態では，４ビット出力構成において，試験モード時は，２ビットずつまとめて圧縮試験して，２群の圧縮出力が第１の入出力端子DQ1から時分割でシリアルに出力される例である。
【００２２】
図２に示されるとおり，メモリコアを構成するセルアレイ１０から，４ビットの出力データが，４つのコモンデータバスcdb1−4にそれぞれ出力される。コモンデータバス上の４ビットのデータは，図１に示した読み出しアンプRA内にラッチされている。また，コモンデータバスは，複数のメモリコアに共通に設けられ，選択されたメモリコアからの４ビット出力が，コモンデータバスに出力される。
【００２３】
４つのコモンデータバスcdb1−4は，４つの出力制御回路２４にそれぞれ接続される。そして，４つの出力制御回路２４が，４つの入出力端子DQ1−4にそれぞれ接続される。出力回路２は，出力制御回路２４に加えて，出力活性化制御回路32A,32Bを有する。
【００２４】
図４，５は，出力活性化制御回路及びその論理値表を示す図である。出力活性化制御回路32A,32Bは，通常のリード動作時においては，試験制御回路３０がリードコマンドに応答して出力する予備出力イネーブル信号poexの活性状態（Ｌレベル）に応答して，出力イネーブル信号oe1x,oexを活性状態（Ｌレベル）にし，出力制御回路２４を出力状態に制御する。それにより，出力制御回路２４は，対応するコモンデータバスcdb1−4のデータを，対応する入出力端子DQ1−4から出力する。また，出力活性化制御回路32A,32Bは，リード動作以外では，予備出力イネーブル信号poexを非活性状態（Ｈレベル）にし，出力イネーブル信号oe1x,oexを共に非活性状態（Ｈレベル）にして，出力制御回路２４の出力DQ1−4をハイインピーダンス状態に制御する。
【００２５】
出力活性化制御回路32Aには，４つのコモンデータバスcdb1−4が供給され，試験制御信号tes1z,tes2zに応じて，２ビットのコモンデータバスcdb1,2の出力が一致するか否か，又は２ビットのコモンデータバスcdb3,4の出力が一致するか否かを検出し，その結果を出力イネーブル信号oe1xとして出力する。一致するときは，出力イネーブル信号oe1xが活性状態（Ｌレベル）に制御され，それに応答して，第１の出力制御回路２４（１）がコモンデータバスcdb1またはcdb2のいずれかを出力する。不一致の時は，出力イネーブル信号oe1xが非活性状態（Ｈレベル）に制御され，それに応答して，第１の出力制御回路２４（１）は，出力DQ1をハイインピーダンス状態にする。
【００２６】
また，出力活性化制御回路32Bは，試験モード時において，第１及び第２の試験制御信号tes1z,tes2zを供給され，出力イネーブル信号oexを非活性状態（Ｈレベル）に制御する。それに伴い，残りの出力制御回路２４（２）（３）（４）が，出力DQ2,3,4を全てハイインピーダンス状態に制御する。
【００２７】
図４の出力活性化制御回路において，ゲート50,51,52,53は，第１の試験制御信号tes1zに応答して，コモンデータバスcdb1,2の出力が一致するか否かを検出するENOR回路である。また，ゲート54,55,56,57は，第２の試験制御信号tes2zに応答して，コモンデータバスcdb3,4の出力が一致するか否かを検出するENOR回路である。これらの２つのENOR回路の出力がNANDゲート５８で合体される。
【００２８】
NORゲート５９及びインバータ６０は，予備出力イネーブル信号poexが活性状態（Ｌレベル）で，且つENOR回路からの出力が活性状態（一致時，S58がＬレベル）の時に，出力イネーブル信号oe1xを活性状態（Ｌレベル）にする。これにより，第１の出力制御回路２４（１）は，出力可能状態になる。逆に，予備出力イネーブル信号poexが非活性状態（Ｈレベル）か，ENOR回路からの出力が非活性状態（不一致時，S58がＨレベル）か，いずれかの時に，出力イネーブル信号oe1xを非活性状態（Ｈレベル）にする。これにより，第１の出力制御回路２４（１）が，出力端子DQ1をハイインピーダンス状態にする。
【００２９】
図５の出力活性化制御回路32Bにおいて，NORゲート６１とインバータ６２とが，予備出力イネーブル信号poexが非活性状態（Ｈレベル）か，第１及び第２のテスト制御信号tes1z,te2zのいずれかが活性化状態（Ｈレベル）かのいずれかの時に，出力イネーブル信号oexを非活性状態（Ｈレベル）にする。これにより，出力端子DQ2,3,4は，全てハイインピーダンス状態になる。つまり，出力端子DQ2,3,4は，試験モード時や非リードモード時には，ハイインピーダンス状態に制御される。
【００３０】
図６は，第１の出力制御回路の回路図である。また，図７は，それ以外の出力制御回路の回路図である。４つの出力制御回路の構成は，ＰチャネルトランジスタP10とＮチャネルトランジスタN12，それらを制御するNANDゲート６４，NORゲート６５を有する。そして，出力イネーブル信号oe1xまたはoexの非活性状態（Ｈレベル）により，両トランジスタP10,N12が共にオフになって，出力端子DQがハイインピーダンスに制御され，活性状態（Ｌレベル）により，トランジスタP10,N12が，ノードn66のレベルに応じてオン，オフとなり，出力端子DQがＨレベルまたはＬレベルに制御される。
【００３１】
図６の出力制御回路２４（１）では，第２のテスト制御信号tes2zに応じてトランスファーゲート６６，６７のいずれかが導通して，コモンデータバスcdb1，cdb3のいずれかが選択され，ノードn66に応じて，出力端子DQ1にＨレベルまたはＬレベルが出力される。また，図７の出力制御回路２４（２）（３）（４）では，それぞれ対応するコモンデータバスcdb2,3,4が，常時導通状態のトランスファーゲート６６を介して選択され，それに応じて，出力端子DQ2,3,4にＨレベルまたはＬレベルが出力される。
【００３２】
第１の実施の形態では，外部から供給される第１及び第２のテストコマンドに応答して，試験制御回路が，第１の試験モードと第２の試験モードにそれぞれエントリし，それぞれの試験モードで，２つの圧縮出力をそれぞれ出力する。それぞれの圧縮出力が出力されると，外部から供給されるイグジットコマンドに応答して，それぞれの試験モードからイグジットされる。
【００３３】
図３に示されるとおり，第１の試験コマンドがコマンド端子群/CE−/UBに供給され，テスト用コードがアドレス端子群ADDに供給されると，コマンドデコーダである試験制御回路３０は，第１の試験モードを検出して，第１の試験制御信号tes1zをＨレベルにする。これにより，メモリ回路は，第１の試験モードにエントリされる。
【００３４】
第１の試験モードにエントリした後，外部からリードコマンドが供給されると，メモリコア内のセルアレイから４ビットのデータが，コモンデータバスに出力される。そして，第１の試験制御信号tes1zのＨレベルに応答して，出力活性化制御回路32Aがコモンデータバスcdb1,2の出力が一致するか否かを検出し，一致すれば出力イネーブル信号oe1xを活性状態（Ｌレベル）にし，不一致であれば非活性状態（Ｈレベル）にする。一致するときは，第１の試験制御信号tes1zにより選択されたコモンデータバスcdb1の出力が，第１の入出力端子DQ1から出力される。不一致の時は，第１の入出力端子DQ1はハイインピーダンス状態になる。これにより，第１の入出力端子DQ1には，圧縮出力が出力される。
【００３５】
第１の試験モードが終了すると，外部からイグジットコマンドが供給され，試験制御回路３０は，第１の試験制御信号tes1zをＬレベルにする。更に，外部から第２の試験コマンドが供給されると，試験制御回路３０は，第２の試験モードを検出して，第２の試験制御信号tes1zをＨレベルにする。これにより，メモリ回路は，第２の試験モードにエントリされる。
【００３６】
第２の試験モードにエントリした後は，第１の試験モードと同じである。即ち，外部からのリードコマンドに応答して，メモリコア内のセルアレイから４ビットのデータが，コモンデータバスに出力される。そして，第２の試験制御信号tes1zのＨレベルに応答して，出力活性化制御回路32Aがコモンデータバスcdb3,4の出力が一致するか否かを検出し，一致すれば出力イネーブル信号oe1xを活性状態（Ｌレベル）にし，不一致であれば非活性状態（Ｈレベル）にする。一致するときは，第２の試験制御信号tes2zにより選択されたコモンデータバスcdb3の出力が，第１の入出力端子DQ1から出力される。不一致の時は，第１の入出力端子DQ1はハイインピーダンス状態になる。これにより，第１の入出力端子DQ1には，圧縮出力が出力される。
【００３７】
第２の試験モードが終了すると，外部からイグジットコマンドが供給され，第２の試験制御信号tes2zは，Ｌレベルに戻される。
【００３８】
このように，第１の実施の形態では，外部からの試験コマンドにより，第１または第２の試験モードにエントリされ，対応する圧縮試験出力が，入出力端子DQ1から出力される。
【００３９】
仮に，２以上のＭ群のＬビット出力がそれぞれ圧縮される場合は，試験モードは，第１から第Ｍまで存在することになる。その場合は，第１から第Ｍの試験コマンドに応答して，第１から第Ｍの試験制御信号が順次活性状態に制御される。そして，Ｍ個の圧縮試験出力が，単一の出力端子DQ1からシーケンシャルに出力される。なお，Ｍ個の圧縮試験出力が，Ｍより少ない複数の出力端子からシーケンシャルに出力される場合もある。
【００４０】
［第２の実施の形態］
図８は，第２の実施の形態における出力回路の構成図である。また，図９は，その動作タイミングチャート図である。第２の実施の形態では，外部から供給される試験コマンドに応答して，試験制御回路３０が試験制御信号tes1zをＨレベルにする。これにより，試験モードになる。そして，２つの圧縮試験出力の選択は，アッパーバイト信号/UBにより直接制御される。即ち，アッパーバイト信号/UBがＬレベルであれば，第１の試験モードになり，コモンデータバスcdb1,2の圧縮出力が出力端子DQ1に出力され，アッパーバイト信号/UBがＨレベルになれば，第２の試験モードになり，コモンデータバスcdb3,4の圧縮出力が出力端子DQ1に出力される。この圧縮試験出力の選択は，試験モード時のリード制御コマンドとして利用されていない外部信号であれば，アッパーバイト信号以外の外部信号を採用することができる。或いは，通常動作に利用されない特別の外部端子を設けて，そこから圧縮試験出力の選択を制御しても良い。
【００４１】
２つの圧縮出力が時分割されてシリアルに出力されると，外部からイグジットコマンドが供給され，それに応答して，試験制御回路３０が試験制御信号tes1zをＬレベルに戻す。
【００４２】
第２の実施の形態では，一旦試験モードにエントリすると，その後は，アッパーバイト信号/UBをＬレベルとＨレベルにトグルするだけで，２ビットの圧縮出力をシーケンシャルに出力することができる。従って，第１及び第２の試験モードに，外部コマンドによりその都度エントリする必要がなく，また，試験モードにおいて１回のリードコマンドの供給に応答して，メモリコアから読み出された出力データの圧縮試験出力を，そのままアッパーバイト信号/UBによってシーケンシャルに出力することができる。
【００４３】
従って，メモリコアへの１回のリード動作に対して，２つの圧縮試験結果を出力することができるので，第１の実施の形態に比較して，リード動作やエントリー動作を少なくして，試験時間を短くすることができる。
【００４４】
圧縮率を下げて冗長セルアレイによる救済確率を上げて，更に，複数の圧縮試験出力をシーケンシャルに出力することで，試験装置による同時測定可能なメモリチップ数を多くすることができることは，第２の実施の形態でも同じである。
【００４５】
図８の出力回路に示されるとおり，出力活性化制御回路32Aには，予備出力イネーブル信号poexと，試験制御信号tes1zと，外部コマンド端子から供給されたアッパーバイト信号ubbzが供給される。また，もう一方の出力活性化制御回路32Bには，予備出力イネーブル信号poexと，試験制御信号tes1zとが供給される。
【００４６】
図１０は，出力活性化制御回路32Aの回路図である。基本的な構成は，第１の実施の形態で示した図４の回路と同じである。第２の実施の形態の出力活性化制御回路32Aでは，試験制御信号tes1zが活性状態（Ｈレベル）の時に，外部から供給されるアッパーバイト信号ubbzがＬレベルであれば，ゲート70,71,72により信号S72がＨレベルになり，コモンデータバスcdb1,2が一致するか否かの判定結果が選択される。また，出力活性化制御回路32Aでは，試験制御信号tes1zが活性状態（Ｈレベル）の時に，アッパーバイト信号ubbzがＨレベルであれば，ゲート73,74により信号S74がＨレベルになり，コモンデータバスcdb3,4が一致するか否かの判定結果が選択される。即ち，図１０の信号S72は，図４の第１の試験制御信号tes1zに対応し，信号S74は，第２の試験制御信号tes2zに対応する。
【００４７】
図１０の出力活性化制御回路32Aは，ゲート７５，７６により，試験制御信号tes1zが活性状態（Ｈレベル）の時に，ロ−アバイト信号lbbzがＨレベルであれば，出力イネーブル信号oe1xを非活性（Ｈレベル）にして，出力DQ1をハイインピーダンスに制御することができる。これにより，試験装置の同じプローブに複数のメモリチップが接続されても，単一のメモリチップの出力のみを活性化状態に制御することができる。
【００４８】
図１１は，第２の実施の形態における出力活性化回路32Bの回路図である。この出力活性化回路32Bでは，通常リード時に，予備出力イネーブル信号poexの活性状態（Ｌレベル）により，NORゲート６１の出力がＨレベル，インバータ６２の出力がＬレベルになり，出力イネーブル信号oexが活性状態（Ｌレベル）になる。この時，試験モードではないので，試験制御信号tes1zはＬレベルである。また，テスト時には，試験制御信号tes1zがＨレベルになるので，出力イネーブル信号oexは非活性状態（Ｈレベル）になる。これにより，出力端子DQ2,3,4は，それぞれハイインピーダンス状態に制御される。また，リード以外でも，出力イネーブル信号oexが非活性状態（Ｈレベル）になる。
【００４９】
図１２は，第２の実施の形態における出力制御回路の回路図である。第１の出力端子DQ1に対応する出力制御回路２４（１）は，図６に示した出力制御回路と殆ど同じ構成である。唯一異なるところは，第２の実施の形態では，出力制御回路２４（１）が，試験モード時において，アッパーバイト信号ubbzに応じて，コモンデータバスcdb1またはcdb3のいずれかが適宜選択されることにある。従って，NANDゲート８０により，試験制御信号tes1zが活性状態（Ｈレベル）の時に，アッパーバイト信号ubbzがＬレベルであれば，信号S80がＨレベルになり，コモンデータバスcdb1が選択されて，第１の圧縮試験出力が出力端子DQ1から出力される。また，試験制御信号tes1zが活性状態（Ｈレベル）の時に，アッパーバイト信号ubbzがＨレベルであれば，信号S80がＬレベルになり，コモンデータバスcdb3が選択される。
【００５０】
以上，第２の実施の形態では，外部コマンドにより試験モードにエントリした後は，試験モードでの動作コマンドに関係しない外部端子から制御信号を供給して，複数の圧縮試験出力を時分割で切り分けて出力することができる。従って，試験時間を短縮することができ，試験装置による複数メモリチップの同時測定と相まって，全体の試験時間を短縮することができる。
【００５１】
以上，実施の形態例をまとめると以下の付記の通りである。
【００５２】
（付記１）多ビット出力構成のメモリ回路において，
複数のメモリセルを有する通常セルアレイ及び冗長セルアレイとを有するメモリコアと，
前記メモリコアから読み出されたＮビットの出力がそれぞれ出力されるＮ個の出力端子と，
前記出力端子とメモリコアの間に設けられ，前記メモリコアから読み出されたＮビットの出力のうち各Ｌビット（Ｎ＝Ｌ×Ｍ）の出力が一致するか否かを検出し，一致した時はその出力データになり不一致の時は第３の状態になる圧縮出力を，前記Ｎ個の出力端子のうちの第１の出力端子に出力する出力回路と，
複数の試験コマンドにそれぞれ応答して，前記Ｍ群のＬビット出力のうち前記試験コマンドに対応する群のＬビット出力の前記圧縮出力を，前記出力回路に出力させる各試験モードにエントリする試験制御回路とを有し，
前記出力制御回路からＭ個の圧縮出力が時分割で出力されることを特徴とするメモリ回路。
【００５３】
（付記２）多ビット出力構成のメモリ回路において，
複数のメモリセルを有する通常セルアレイ及び冗長セルアレイとを有するメモリコアと，
前記メモリコアから読み出されたＮビットの出力がそれぞれ出力されるＮ個の出力端子と，
前記出力端子とメモリコアの間に設けられ，前記メモリコアから読み出されたＮビットの出力のうち各Ｌビット（Ｎ＝Ｌ×Ｍ）の出力が一致するか否かを検出し，一致した時はその出力データになり不一致の時は第３の状態になる圧縮出力を，前記Ｎ個の出力端子のうちの第１の出力端子に出力する出力回路と，
試験コマンドに応答して試験モードにエントリし，外部端子の試験制御信号に応答して，前記Ｍ群のＬビット出力のうち前記試験制御信号に対応する群のＬビット出力の前記圧縮出力を，前記出力回路に出力させる試験制御回路とを有し，前記出力制御回路からＭ個の圧縮出力が時分割で出力されることを特徴とするメモリ回路。
【００５４】
（付記３）付記１または２において，
前記出力回路は，
前記出力端子の前段にそれぞれ設けられたＮ個の出力制御回路と，
前記各Ｌビットの出力が一致するか否かを検出し，前記圧縮出力を，前記第１の出力制御回路に出力させるよう制御する出力活性化制御回路とを有することを特徴とするメモリ回路。
【００５５】
（付記４）付記１または２において，
前記出力回路は，
前記出力端子の前段にそれぞれ設けられたＮ個の出力制御回路と，
通常リード動作時において，前記Ｎ個の出力制御回路に出力イネーブル信号を供給して，前記メモリコアから読み出されたＮビットの出力を出力可能な状態に制御する出力活性化制御回路とを有することを特徴とするメモリ回路。
【００５６】
（付記５）付記４において，
前記出力活性化制御回路は，前記各Ｌビットの出力が一致するか否かを検出し，前記圧縮出力を，前記第１の出力制御回路に出力させることを特徴とするメモリ回路。
【００５７】
（付記６）付記１において，
前記試験制御回路は，第１の試験コマンドに応答して第１の試験モードにエントリし，リードコマンドに応答して第１群の圧縮出力を，前記出力回路に出力させ，イグジットコマンドに応答して前記第１の試験モードからイグジットし，更に，第２の試験コマンドに応答して第２の試験モードにエントリし，リードコマンドに応答して第２群の圧縮出力を，前記出力回路に出力させ，イグジットコマンドに応答して前記第２の試験モードからイグジットすることを特徴とするメモリ回路。
【００５８】
（付記７）付記２において，
前記試験制御信号が供給される外部端子が，当該試験モードにおけるリードコマンドで使用されない外部端子であることを特徴とするメモリ回路。
【００５９】
（付記８）付記２において，
前記試験制御回路は，前記試験コマンドに応答して試験モードにエントリした後，リードコマンドに応答して前記メモリコアからＮビットのデータを出力した状態で，前記試験制御信号に対応する群のＬビット出力の前記圧縮出力を，前記出力回路に出力させることを特徴とするメモリ回路。
【００６０】
（付記９）付記１または２において，
前記出力回路は，前記試験モード時において，前記Ｎ個の出力端子のうち前記第１の出力端子以外の出力端子を，前記第３の状態に制御することを特徴とするメモリ回路。
【００６１】
（付記１０）付記２において，
前記出力回路は，第２の外部端子に供給される出力制御信号に応答して，前記第１の出力端子を，前記第３の状態に制御することを特徴とするメモリ回路。
【００６２】
（付記１１）付記１または２において，
前記第３の状態の圧縮出力が検出された時の通常セルアレイのＬビットのセルが，前記冗長セルアレイのＬビットのセルと置き換えられていることを特徴とするメモリ回路。
【００６３】
【発明の効果】
以上，本発明によれば，試験において圧縮率を下げて冗長セルによる救済確率を高くし，更に，テスタによる同時測定を可能にして試験時間を短縮できるメモリ回路を提供することができる。
【図面の簡単な説明】
【図１】本実施の形態におけるメモリ回路の全体構成図である。
【図２】第１の実施の形態における出力回路の構成図である。
【図３】第１の実施の形態における試験モードのタイミングチャート図である。
【図４】第１の実施の形態における出力活性化制御回路及びその論理値表を示す図である。
【図５】第１の実施の形態における出力活性化制御回路及びその論理値表を示す図である。
【図６】第１の実施の形態における出力制御回路の回路図である。
【図７】出力制御回路の回路図である。
【図８】第２の実施の形態における出力回路の構成図である。
【図９】第２の実施の形態における試験モードのタイミングチャート図である。
【図１０】第２の実施の形態における出力活性化制御回路32Aの回路図である。
【図１１】第２の実施の形態における出力活性化制御回路32Bの回路図である。
【図１２】第２の実施の形態における出力制御回路の回路図である。
【符号の説明】
１ メモリコア
２ 出力回路
１０ 通常セルアレイと冗長セルアレイ
２４ 出力制御回路
３０ 試験制御回路，コマンドデコーダ
３２ 出力活性化制御回路
tes1z 第１の試験制御信号
tes2z 第２の試験制御信号
poex 予備出力イネーブル信号
oe1x,oex 出力イネーブル信号
DQ1−N 出力端子，入出力端子
ADD アドレス端子
/CE,/OE,/WE,/LB,/UB コマンド端子
/UB 試験制御信号端子
ubbz 試験制御信号
Claims (10)
- 多ビット出力構成のメモリ回路において，
複数のメモリセルを有する通常セルアレイ及び冗長セルアレイとを有するメモリコアと，
前記メモリコアから読み出されたＮビットの出力がそれぞれ出力されるＮ個の出力端子と，
前記出力端子とメモリコアの間に設けられ，前記メモリコアから読み出されたＮビットの出力のうち各Ｌビット（Ｎ＝Ｌ×Ｍ）の出力が一致するか否かを検出し，一致した時はその出力データになり不一致の時は第３の状態になる圧縮出力を，前記Ｎ個の出力端子のうちの第１の出力端子に出力する出力回路と，
複数の試験コマンドにそれぞれ応答して，前記Ｍ群のＬビット出力のうち前記試験コマンドに対応する群のＬビット出力の前記圧縮出力を，前記出力回路に出力させる各試験モードにエントリする試験制御回路とを有し，
前記出力回路からＭ個の圧縮出力が時分割で出力され，
前記第３の状態になる圧縮出力に対応して，前記通常セルアレイ内の当該圧縮出力に対応する L ビットのメモリセルが前記冗長セルアレイのメモリセルに置き換えられることを特徴とするメモリ回路。 - 多ビット出力構成のメモリ回路において，
複数のメモリセルを有する通常セルアレイ及び冗長セルアレイとを有するメモリコアと，
前記メモリコアから読み出されたＮビットの出力がそれぞれ出力されるＮ個の出力端子と，
前記出力端子とメモリコアの間に設けられ，前記メモリコアから読み出されたＮビットの出力のうち各Ｌビット（Ｎ＝Ｌ×Ｍ）の出力が一致するか否かを検出し，一致した時はその出力データになり不一致の時は第３の状態になる圧縮出力を，前記Ｎ個の出力端子のうちの第１の出力端子に出力する出力回路と，
試験コマンドに応答して試験モードにエントリし，外部端子の試験制御信号に応答して，前記Ｍ群のＬビット出力のうち前記試験制御信号に対応する群のＬビット出力の前記圧縮出力を，前記出力回路に出力させる試験制御回路とを有し，
前記出力回路からＭ個の圧縮出力が時分割で出力され，
前記第３の状態になる圧縮出力に対応して，前記通常セルアレイ内の当該圧縮出力に対応する L ビットのメモリセルが前記冗長セルアレイのメモリセルに置き換えられることを特徴とするメモリ回路。 - 請求項１または２において，前記出力回路は，前記出力端子の前段にそれぞれ設けられたＮ個の出力制御回路と，前記各Ｌビットの出力が一致するか否かを検出し，前記圧縮出力を，前記第１の出力制御回路に出力させるよう制御する出力活性化制御回路とを有することを特徴とするメモリ回路。
- 請求項１または２において，前記出力回路は，前記出力端子の前段にそれぞれ設けられたＮ個の出力制御回路と，通常リード動作時において，前記Ｎ個の出力制御回路に出力イネーブル信号を供給して，前記メモリコアから読み出されたＮビットの出力を出力可能な状態に制御する出力活性化制御回路とを有することを特徴とするメモリ回路。
- 請求項４において，前記出力活性化制御回路は，前記各Ｌビットの出力が一致するか否かを検出し，前記圧縮出力を，前記第１の出力制御回路に出力させることを特徴とするメモリ回路。
- 多ビット出力構成のメモリ回路において，
複数のメモリセルを有する通常セルアレイ及び冗長セルアレイとを有するメモリコアと，
前記メモリコアから読み出されたＮビットの出力がそれぞれ出力されるＮ個の出力端子と，
前記出力端子とメモリコアの間に設けられ，前記メモリコアから読み出されたＮビットの出力のうち各Ｌビット（Ｎ＝Ｌ×Ｍ）の出力が一致するか否かを検出し，一致した時はその出力データになり不一致の時は第３の状態になる圧縮出力を，前記Ｎ個の出力端子のうちの第１の出力端子に出力する出力回路と，
複数の試験コマンドにそれぞれ応答して，前記Ｍ群のＬビット出力のうち前記試験コマンドに対応する群のＬビット出力の前記圧縮出力を，前記出力回路に出力させる各試験モードにエントリする試験制御回路とを有し，
前記出力回路からＭ個の圧縮出力が時分割で出力され，
前記試験制御回路は，第１の試験コマンドに応答して第１の試験モードにエントリし，リードコマンドに応答して第１群の圧縮出力を，前記出力回路に出力させ，イグジットコマンドに応答して前記第１の試験モードからイグジットし，更に，第２の試験コマンドに応答して第２の試験モードにエントリし，リードコマンドに応答して第２群の圧縮出力を，前記出力回路に出力させ，イグジットコマンドに応答して前記第２の試験モードからイグジットすることを特徴とするメモリ回路。 - 多ビット出力構成のメモリ回路において，
複数のメモリセルを有する通常セルアレイ及び冗長セルアレイとを有するメモリコアと，
前記メモリコアから読み出されたＮビットの出力がそれぞれ出力されるＮ個の出力端子と，
前記出力端子とメモリコアの間に設けられ，前記メモリコアから読み出されたＮビットの出力のうち各Ｌビット（Ｎ＝Ｌ×Ｍ）の出力が一致するか否かを検出し，一致した時はその出力データになり不一致の時は第３の状態になる圧縮出力を，前記Ｎ個の出力端子のうちの第１の出力端子に出力する出力回路と，
試験コマンドに応答して試験モードにエントリし，外部端子の試験制御信号に応答して，前記Ｍ群のＬビット出力のうち前記試験制御信号に対応する群のＬビット出力の前記圧縮出力を，前記出力回路に出力させる試験制御回路とを有し，
前記出力回路からＭ個の圧縮出力が時分割で出力され，
前記試験制御信号が供給される外部端子が，当該試験モードにおけるリードコマンドで使用されない外部端子であることを特徴とするメモリ回路。 - 多ビット出力構成のメモリ回路において，
複数のメモリセルを有する通常セルアレイ及び冗長セルアレイとを有するメモリコアと，
前記メモリコアから読み出されたＮビットの出力がそれぞれ出力されるＮ個の出力端子と，
前記出力端子とメモリコアの間に設けられ，前記メモリコアから読み出されたＮビットの出力のうち各Ｌビット（Ｎ＝Ｌ×Ｍ）の出力が一致するか否かを検出し，一致した時はその出力データになり不一致の時は第３の状態になる圧縮出力を，前記Ｎ個の出力端子のうちの第１の出力端子に出力する出力回路と，
試験コマンドに応答して試験モードにエントリし，外部端子の試験制御信号に応答して，前記Ｍ群のＬビット出力のうち前記試験制御信号に対応する群のＬビット出力の前記圧縮出力を，前記出力回路に出力させる試験制御回路とを有し，
前記出力回路からＭ個の圧縮出力が時分割で出力され，
前記試験制御回路は，前記試験コマンドに応答して試験モードにエントリした後，リードコマンドに応答して前記メモリコアからＮビットのデータを出力した状態で，前記試験制御信号に対応する群のＬビット出力の前記圧縮出力を，前記出力回路に出力させることを特徴とするメモリ回路。 - 多ビット出力構成の半導体記憶装置において，
複数のメモリセルを有する通常セルアレイ及び冗長セルアレイとを有するメモリコアと，
前記メモリコアから読み出されたデータを出力するとともに，第１の出力端子を有する N 個の出力端子と，
前記出力端子とメモリコアとの間に設けられ，前記メモリコアから読み出されたＮビットの出力のうち各Ｌビット（Ｎ＝Ｌ×Ｍ）の出力が一致するか否かを検出し，一致した時は第１の状態または第２の状態である圧縮出力を，不一致の時は第３の状態になる圧縮出力を，それぞれ前記第１の出力端子に時分割で出力する出力回路と，
複数の試験コマンドにそれぞれ応答して，前記圧縮出力を，前記出力回路に出力させる試験モードにエントリする試験制御回路とを有し，
前記第３の状態である圧縮出力に対応して L ビット単位で通常セルアレイが冗長セルアレイに置き換えられることを特徴とするメモリ回路。 - 多ビット出力構成の半導体記憶装置において，
複数のメモリセルを有する通常セルアレイ及び冗長セルアレイとを有するメモリコアと，
前記メモリコアから読み出されたデータを出力するとともに，第１の出力端子を有する N 個の出力端子と，
前記出力端子とメモリコアとの間に設けられ，前記メモリコアから読み出されたＮビットの出力のうち各Ｌビット（Ｎ＝Ｌ×Ｍ）の出力が一致するか否かを検出し，一致した時は第１の状態または第２の状態である圧縮出力を，不一致の時は第３の状態である圧縮出力を，それぞれ前記第１の出力端子に時分割で出力する出力回路と，
試験コマンドに応答して試験モードにエントリし，外部端子の試験制御信号に応答して，前記圧縮出力を，前記出力回路に出力させる試験制御回路とを有し，
前記第３の状態である圧縮出力に対応して L ビット単位で通常セルアレイが冗長セルアレイに置き換えられることを特徴とする半導体記憶装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001363871A JP3874653B2 (ja) | 2001-11-29 | 2001-11-29 | 圧縮テスト機能を有するメモリ回路 |
| US10/270,196 US6731553B2 (en) | 2001-11-29 | 2002-10-15 | Memory circuit having compressed testing function |
| TW091123963A TW594777B (en) | 2001-11-29 | 2002-10-17 | Memory circuit having compressed testing function |
| EP02257282A EP1316966B1 (en) | 2001-11-29 | 2002-10-21 | Memory circuit having compressed testing function |
| DE60228809T DE60228809D1 (de) | 2001-11-29 | 2002-10-21 | Speicherschaltung mit komprimierter Testfunktion |
| KR1020020065765A KR100822980B1 (ko) | 2001-11-29 | 2002-10-28 | 압축 테스트 기능을 갖는 메모리 회로 |
| CNB021543658A CN1252730C (zh) | 2001-11-29 | 2002-11-29 | 具有测试压缩功能的存储电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001363871A JP3874653B2 (ja) | 2001-11-29 | 2001-11-29 | 圧縮テスト機能を有するメモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003168299A JP2003168299A (ja) | 2003-06-13 |
| JP3874653B2 true JP3874653B2 (ja) | 2007-01-31 |
Family
ID=19174137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001363871A Expired - Fee Related JP3874653B2 (ja) | 2001-11-29 | 2001-11-29 | 圧縮テスト機能を有するメモリ回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6731553B2 (ja) |
| EP (1) | EP1316966B1 (ja) |
| JP (1) | JP3874653B2 (ja) |
| KR (1) | KR100822980B1 (ja) |
| CN (1) | CN1252730C (ja) |
| DE (1) | DE60228809D1 (ja) |
| TW (1) | TW594777B (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100527535B1 (ko) * | 2003-04-17 | 2005-11-09 | 주식회사 하이닉스반도체 | 입출력 압축 회로 |
| KR100541048B1 (ko) * | 2003-06-16 | 2006-01-11 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 테스트 방법 |
| JP2005332446A (ja) * | 2004-05-18 | 2005-12-02 | Fujitsu Ltd | 半導体メモリ |
| US7308598B2 (en) * | 2004-11-04 | 2007-12-11 | International Business Machines Corporation | Algorithm to encode and compress array redundancy data |
| US7120051B2 (en) * | 2004-12-14 | 2006-10-10 | Sandisk Corporation | Pipelined programming of non-volatile memories using early data |
| US7420847B2 (en) * | 2004-12-14 | 2008-09-02 | Sandisk Corporation | Multi-state memory having data recovery after program fail |
| JP5011818B2 (ja) * | 2006-05-19 | 2012-08-29 | 富士通セミコンダクター株式会社 | 半導体記憶装置及びその試験方法 |
| US7596729B2 (en) * | 2006-06-30 | 2009-09-29 | Micron Technology, Inc. | Memory device testing system and method using compressed fail data |
| JP2008097715A (ja) * | 2006-10-12 | 2008-04-24 | Elpida Memory Inc | 半導体メモリ及びメモリモジュール |
| JP5181698B2 (ja) | 2008-01-30 | 2013-04-10 | 富士通セミコンダクター株式会社 | 半導体メモリおよび半導体メモリの製造方法 |
| JP2009266317A (ja) | 2008-04-25 | 2009-11-12 | Elpida Memory Inc | 半導体記憶装置、およびデータ縮約テスト方法 |
| JP2012038377A (ja) | 2010-08-05 | 2012-02-23 | Elpida Memory Inc | 半導体装置及びその試験方法 |
| US8811101B2 (en) * | 2011-02-21 | 2014-08-19 | SK Hynix Inc. | SIP semiconductor system |
| US10720197B2 (en) * | 2017-11-21 | 2020-07-21 | Samsung Electronics Co., Ltd. | Memory device for supporting command bus training mode and method of operating the same |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2974219B2 (ja) * | 1990-08-02 | 1999-11-10 | 三菱電機株式会社 | 半導体記憶装置のテスト回路 |
| JPH04328399A (ja) | 1991-04-26 | 1992-11-17 | Nippon Telegr & Teleph Corp <Ntt> | テスト機能を有する半導体メモリ |
| JP3753190B2 (ja) * | 1995-04-26 | 2006-03-08 | 三菱電機株式会社 | 半導体装置 |
| JP3774500B2 (ja) * | 1995-05-12 | 2006-05-17 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| KR100319887B1 (ko) * | 1999-05-04 | 2002-01-10 | 윤종용 | 프로그래머블 출력핀 지정 수단을 구비하는 반도체 메모리장치 및 이의 테스트 모드시의 독출방법 |
| JP3945939B2 (ja) * | 1999-05-31 | 2007-07-18 | 富士通株式会社 | 圧縮テスト可能なメモリ回路 |
| US6324087B1 (en) * | 2000-06-08 | 2001-11-27 | Netlogic Microsystems, Inc. | Method and apparatus for partitioning a content addressable memory device |
| JP2001297600A (ja) * | 2000-04-11 | 2001-10-26 | Mitsubishi Electric Corp | 半導体集積回路およびそのテスト方法 |
-
2001
- 2001-11-29 JP JP2001363871A patent/JP3874653B2/ja not_active Expired - Fee Related
-
2002
- 2002-10-15 US US10/270,196 patent/US6731553B2/en not_active Expired - Lifetime
- 2002-10-17 TW TW091123963A patent/TW594777B/zh not_active IP Right Cessation
- 2002-10-21 DE DE60228809T patent/DE60228809D1/de not_active Expired - Lifetime
- 2002-10-21 EP EP02257282A patent/EP1316966B1/en not_active Expired - Fee Related
- 2002-10-28 KR KR1020020065765A patent/KR100822980B1/ko active IP Right Grant
- 2002-11-29 CN CNB021543658A patent/CN1252730C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030044782A (ko) | 2003-06-09 |
| US20030099143A1 (en) | 2003-05-29 |
| CN1421868A (zh) | 2003-06-04 |
| EP1316966B1 (en) | 2008-09-10 |
| KR100822980B1 (ko) | 2008-04-16 |
| EP1316966A3 (en) | 2006-03-22 |
| TW594777B (en) | 2004-06-21 |
| CN1252730C (zh) | 2006-04-19 |
| US6731553B2 (en) | 2004-05-04 |
| JP2003168299A (ja) | 2003-06-13 |
| DE60228809D1 (de) | 2008-10-23 |
| EP1316966A2 (en) | 2003-06-04 |
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| JPH0728711A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20031224 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060627 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060711 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060907 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061024 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061024 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S531 | Written request for registration of change of domicile |
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| S533 | Written request for registration of change of name |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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