CN1252730C - 具有测试压缩功能的存储电路 - Google Patents

Abstract

多位输出结构的存储电路包括：带有普通元阵列和冗余元阵列的存储芯，它有许多存储元；N个输出终端，它对应于输出读自存储芯的N位输出；设置在输出终端和存储芯之间的输出电路，它检测读自所述存储芯的N位输出的每个L位输出(N＝L×M)是否一致、并且如果检测结果为一致则向N个输出终端中的第一个输出终端输出作为输出数据的压缩输出、而如果检测结果为不一致则向N个输出终端中的第一个输出终端输出第三态的压缩输出。对外部终端的多个测试命令或测试控制信号中的每一个作出反应，以分时共享的形式输出M组L位的压缩输出信号。

Description

具有测试压缩功能的存储电路

技术领域

本发明涉及具有测试压缩功能的存储电路，更具体地说，涉及这类存储电路：它在降低测试压缩率的同时，可以提高废元的恢复率，还可以提高测试设备的同步测试率。

背景技术

最近，由于受存储图像数据这一类因素的影响，与便携信息终端等设备有关的半导体存储器有增大容量的趋势。其结果是，这些增大容量的存储电路的测试时间越来越长，因而出现了对较短测试时间的存储电路的要求。

在测试大容量存储电路时，对与测试设备并联的许多存储芯片进行同步测量。为了同步测试更多存储芯片，甚至不管测试设备内置探头数量的限制，压缩存储芯片的输出，减少每一个的输出数。比如，对16位输出的存储芯片，在测试操作时，16位输出压缩到16分之1，变成1位输出。这样，可以使同步测试的存储芯片数等于测试设备的探头数，每个芯片需要的测试时间减少到16分之1。

然而，对大容量存储电路，有必要提供冗余存储元以及建立能恢复废元(defective bit)的结构。当测试时的压缩率增加，发现废元时有必要用冗余元替代对应压缩率的一定数量的存储元。比如，如果测试压缩率是1/16，发现一位废元时，因受制于压缩而不清楚16位中的哪1位是废元，其结果是，全部16位存储元必须都被冗余元替换。因而，测试时的压缩率增加时，可能带来的问题是废元(defective cell)的恢复比率降低。

如上所述，需要在缩短测试时间的同时也避免废元恢复率的降低。换句话说，需要做的是，使测试时的压缩率尽可能低，另外，使测试时可以同步测试的存储芯片数尽可能多。

发明内容

针对这一点，本发明的一个目的是建立这样的存储芯片，它保持测试时的输出位压缩率尽可能低，同时使得输出的压缩数据来自尽可能少的输出终端。

为了达到上述目的，本发明的一个方面是建立多位输出结构的存储电路，该电路包括：带有普通元阵列和冗余元阵列的存储芯，它有许多存储元；N个输出终端，它对应于输出读自所述存储芯的N位输出；配置于所述输出终端和存储芯之间的输出电路，它检测读自所述存储芯的N位输出的每L位输出(N＝LxM)是否一致，以及对N个输出终端的第一个输出终端输出压缩过的输出，该压缩过的输出在结果一致时是输出数据，而在结果不一致时是第三态。

受许多测试命令中每一个的控制，压缩输出的所述M组的L位输出分时共享输出。同样的，随公共测试命令而受外终端的测试控制信号的控制，压缩输出的所述M组的L位输出分时共享输出。这样，冗余元的恢复率可以提高，并且测试设备的同步测试率也能提高。

附图说明

图1是所述存储电路的优选实施例的总体配置图；

图2是第一实施例的输出电路的配置图；

图3是第一实施例的测试模式的时序图；

图4说明第一实施例的输出启动控制电路及其逻辑值表；

图5说明第一实施例的输出启动控制电路及其逻辑值表；

图6是第一实施例的输出控制电路的电路图；

图7是输出控制电路的电路图；

图8是第二实施例的输出电路的配置图；

图9是第二实施例的测试模式的时序图；

图10说明第二实施例的输出启动控制电路32A的电路图；

图11说明第二实施例的输出启动控制电路32B的电路图；

图12是第二实施例的输出控制电路的电路图。

具体实施方式

下面参考附图说明本发明的优选实施例。然而本发明的保护范围并不局限于以下的实施例，而是延伸到权利要求书及其等同者中公开的发明。

图1是本实施例的存储电路的总体配置图。存储电路的存储芯1包括：元阵列10，它包括有许多存储元的普通存储元阵列(MCA)，以及也有许多存储元的冗余存储元阵列(RMCA)；选择字线的行解码阵列12；选择位线的列解码器组14；以及包括读放大器和写放大器的放大器阵列16。行地址、列地址和写数据加到存储芯1，进行数据写入。另外，行地址和列地址加到存储芯1，进行数据读出。虽然图中未标示出来，有时候实施例可以具有不只一个存储芯1。

加到地址终端ADD的多个多位地址输入到地址输入缓存18，加到多个输入/输出终端DQ的输入数据输入到DQ输入缓存20。所述地址和输入数据锁存在对应的锁存电路22。

同时，指令终端/CE、/OE、/WE、/LB(低位字节)、/UB(高位字节)输入到指令输入缓存26，然后输入到指令解码器30。指令解码器30把要加到地址终端ADD的这些指令信号和码信号解码，然后，当进行“读”操作时，在确定的时刻产生预输出使能信号poex并输出读得的数据。另外，定时发生电路28，对加到地址终端ADD的指令信号和码信号进行解码，在确定的时刻产生锁存控制信号S28等等。

在从外端对存储芯1施以常规的读操作时，输出电路2同步输出N位输出数据给输入/输出终端DQ。在测试模式时，输出电路2分时共享输出压缩的输出，它包括来自于或者从一个输出终端或者从比N位少的几个输出终端的压缩的多位输出数据。输出电路2包括输出控制电路组24和输出启动控制电路32。

出自存储芯1的N位数据输出到N个公共总线cdb的从1到N的每一位，加到输出控制电路组24的各输出控制电路。在常规的读出操作时，受输出使能信号oex的控制，输出控制电路24向N位输入/输出终端DQ同步输出N位输出数据。

受预备输出使能信号poex的控制，输出启动控制电路32向输出控制电路组24提供输出使能信号oex和oe1x，从而允许输出控制电路输出数据。对读操作之外的操作，预输出使能信号poex变成禁止输出状态，输出启动控制电路32使输出使能信号oex和oe1x都进入禁止输出状态，于是禁止了从输出控制电路的数据输出。具体地说，输出控制电路的输出被控制在第三态，既不是高电平也不是低电平，而是，比如高阻抗态。

在本实施例中，指令解码器30受来自于外部的测试指令的控制，产生测试控制信号tes1z和tes2z。因而，指令解码器30也是控制测试操作的测试控制电路。这些测试控制信号tes1z和tes2z加到输出电路2。

另外，对常规操作，输出启动控制电路32就读指令进行控制，允许输出控制电路24输出数据。然后，在测试模式，输出启动控制电路32把输出使能信号oe1x加到输出控制电路组24的一(或者小于N)个输出控制电路，形成压缩的输出结果。

在测试模式下，利用本实施例，测试时间因进行压缩输出而得以缩短。换句话说，在测试模式，出自存储芯1的N位数据输出，分成M组L位输出，每个变成L位数据输出。因此，在一个输出终端输出压缩的测试数据的情况下，输出控制电路提供M个压缩输出的分时共享的输出。通过几个压缩输出的分段和输出分时共享，可以减少测试模式的输出终端的数量。而且，既使压缩率降低，压缩的输出变成几位(M位)，通过分时共享输出，也可以降低测试模式下所需的输出终端的数量。带来的结果是，可以增加测试设备能够测试的存储芯片的数目。

输出启动控制电路32响应公共数据总线cdb从1到N位的输出数据，把输出控制电路24的输出控制在或者高电平或者低电平或者第三态，如高阻抗态。这由启动控制电路32产生的输出使能信号oe1x来进行控制。这样，在测试模式，输出启动控制电路32具有检测每组L位输出数据是否一致的功能。如果L位输出数据一致，则输出启动控制电路32使输出使能信号oe1x进入第一电平，并且使输出控制电路24输出一致信号电平。换句话说，在L位输出数据不一致的情况下，输出启动控制电路32使输出使能信号oe1x进入第二电平，以便把输出控制电路24的输出控制在第三态。

例如，如果本实施例是16位的输入/输出终端DQ以及公共数据总线cdb是16位，在测试模式下，压缩16位输出数据的每8位，而以分时共享的方式输出2位压缩的输出。另一个例子，如果压缩16位输出数据的每4位，以分时共享的方式输出4位压缩的输出。再一个例子，如果压缩16位输出数据的每2位，以分时共享的方式输出8位压缩的输出。对上述任一种情况，在测试模式下，以分时共享的方式从输出终端DQ的一(或者小于N)位输出多位压缩的输出信号。

第一实施例

图2是第一实施例的输出电路的配置图，图3是第一实施例的测试模式的时序图。作为例子，本实施例是4位输出结构，在测试模式下，同一时刻对2位进行压缩的测试，二组压缩的输出从第一输入/输出终端DQ1串行输出。

如图2所示，在组成存储芯的元阵列10从4位公共数据总线cdb1到cdb4输出4位输出数据。公共数据总线上的4位数据锁存在图1所示的读出放大器RA中。另外，公共数据总线做成对许多存储芯共用，所选的存储芯的4位输出被输出到公共数据总线。

4位公共数据总线cdb1到cdb4分别连接到4个输出控制电路24。而且，这4个输出控制电路24分别连接到4个输入/输出终端DQ1到DQ4。输出电路2中，与输出控制电路24一起的，还有输出启动控制电路32A和32B。

图4和图5图示说明输出启动控制电路及其逻辑值表。在常规读操作时，测试控制电路30响应读指令而输出激活态(低电平)的预输出使能信号poex，输出启动控制电路32A和32B响应该poex信号，使控制输出使能信号oe1x和oex到激活态(低电平)，以控制输出控制电路24到输出态。这样，输出控制电路24输出来自于对应的输入/输出终端DQ1到DQ4的对应于公共数据总线cdb1到cdb4的数据。当不进行读操作时，输出启动电路32A和32B置预使能信号poex于无效态(高电平)，输出使能信号oe1x和oex都处在无效态(高电平)，以控制输出控制电路24的输出DQ1到DQ4在高阻抗态Hz。

4根公共数据总线cdb1到cdb4连接到输出启动控制电路32A，而输出启动控制电路32A响应测试控制信号tes1z和tes2z、检测公共数据总线cdb1和cdb2的2位输出是否一致，以及检测公共数据总线cdb3和cdb4的2位输出是否一致。然后输出启动控制电路32A以输出使能信号oe1x输出结果。在结果是一致的情况下，输出使能信号oe1x被控制在激活态(低电平)，受此控制，第一输出控制电路24(1)输出公共数据总线cdb1或者cdb2。在结果不一致的情况下，输出使能信号oe1x被控制在无效态(高电平)，受此控制，第一输出控制电路24(1)使输出DQ1进入高阻态。

此外，在测试模式下，第一和第二测试控制信号tes1z和tes2z加到输出启动控制电路32B，使其把输出使能信号oex控制在无效态(高电平)。随之，余下的输出控制电路24(2)(3)和(4)把输出DQ2、3和4都控制在高阻态。

在图4所示的输出启动控制电路中，门电路50、51、52和53构成逻辑“同”(ENOR)电路，它响应第一测试控制信号tes1z，检测公共数据总线cdb1和cdb2的输出是否一致。同样，门电路54、55、56和57构成逻辑“同”(ENOR)电路，它响应第二测试控制信号tes2z，检测公共数据总线cdb3和cdb4的输出是否一致。这两个ENOR电路的输出一起输入到“与非”(NAND)门58。

当预输出使能信号poex处在激活态(低电平)并且来自ENOR电路的输出也处在激活态(当一致时，S58是低电平)时，“或非”(NOR)门59和“非”门60使输出使能信号oe1x进入激活态(低电平)。其结果是，第一输出控制电路24(1)进入“输出使能”态。反过来，当或者预输出使能信号poex处在无效态(高电平)或者ENOR电路的输出处在无效态(当不一致时，S58是高电平)时，输出使能信号oe1x进入无效态(高电平)。其结果是，第一输出控制电路24(1)使输出DQ1进入高阻态。

图5所示的输出启动控制电路32B，当或者预输出使能信号poex处在无效态(高电平)，或者第一测试控制信号tes1z或第二测试控制信号tes2z处在无效态(高电平)时，NOR门61和“非”门62使输出使能信号oex进入无效态(高电平)。其结果是，输出终端DQ2、3和4都进入高阻态。换句话说，在测试模式或者非读模式时，把输出终端DQ2、3和4控制在高阻态。

图6是第一输出控制电路的电路图，图7是其它输出控制电路的电路图。4个输出控制电路的结构是由NAND门64和NOR门65控制的P沟道晶体管P10和N沟道晶体管N12。在输出使能信号oe1x或者oex处在无效态(高电平)时，晶体管P10和N12都截止，输出终端DQ被控制在高阻抗，而在激活态(低电平)时，晶体管P10和N12受节点n66的电平的控制处于截止或者导通状态，把输出终端DQ控制在高电平或者低电平。

在图6所示的输出控制电路24(1)，如果对第二测试控制信号tes2z作出反应、或者传输门66或者传输门67断开，则公共数据总线cdb1或者cdb2中的一个被选择，并且对节点n66作出反应、或者高电平或者低电平将输出到输出终端DQ1。换句话说，在图7所示的输出控制电路24(2)、(3)或(4)，对应于那些输出控制电路中的一个的公共数据总线cdb2、3或者4，通过传输门66被选择，其通常处在“导通”态，响应于所述选择、高电平或低电平将输出到输出终端DQ2、3或4。

在第一实施例中，对从外部提供的第一和第二测试指令作出反应，测试控制电路进入相应的第一测试模式和第二测试模式，并且在那些测试模式下分别输出两种压缩的输出信号。所述测试控制电路在输出它们各自的压缩输出信号之后，紧接着响应退出指令，退出它们各自的测试模式。

如图3所示，把第一控制指令输送到指令终端组/CE到/UB，并且把测试码输送到地址终端组ADD，作为指令解码器的测试控制电路30检测第一测试模式并且把第一测试控制信号tes1z设置为高电平。其结果是，存储电路进入第一测试模式。

在存储电路进入测试模式后，一旦从外部提供读指令，存储芯内元阵列的4位数据就输出到公共数据总线。然后，对高电平的第一测试控制信号tes1z作出反应，输出启动控制电路32A检测公共数据总线cdb1和cdb2的输出是否一致。如果它们是一致的，则输出使能信号oe1x被置于激活态(低电平)，而如果它们不一致，则被置于无效态(高电平)。在一致的情况下，由第一测试控制信号tes1z选定的公共数据总线cdb1的输出从第一输入/输出终端DQ1输出。在不一致的情况下，第一输入/输出终端DQ1进入高阻态。其结果是，压缩的输出被输出到第一输入/输出终端DQ1。

当第一测试模式结束时，从外部提供退出指令，紧接着测试控制电路30把第一测试控制信号tes1z设定到低电平。接着，从外部提供第二测试指令，紧接着测试控制电路30检测第二测试模式和把第二测试控制信号tes2z设定到高电平。其结果是，存储电路进入第二测试模式。

存储电路进入第二测试模式之后，和第一测试模式的情形相似。也就是说，响应外端的读指令，存储芯内元阵列的4位数据输出到公共数据总线。然后，对高电平的第二测试控制信号tes2z作出反应，输出启动控制电路32A检测公共数据总线cdb3和cdb4的输出是否一致。如果它们是一致的，则输出使能信号oe1x被置于激活态(低电平)，而如果它们不一致，就被置于无效态(高电平)。在一致的情况下，由第二测试控制信号tes2z选定的公共数据总线cdb3的输出从第一输入/输出终端DQ1输出。在不一致的情况下，第一输入/输出终端DQ1进入高阻态。其结果是，压缩的输出被输出到第一输入/输出终端DQ1。

当第二测试模式结束时，从外部提供退出指令，第二测试控制信号tes2z返回到低电平。

这样，在第一实施例中，借助来自外部的测试指令而进入第一或者第二测试模式，并且将对应的压缩的测试输出信号输出到输入/输出终端DQ1。

在这种情况下，比如，每次压缩2或者更多的M组的L位输出，就会有从第一到第M个的测试模式。在这种情况下，响应从第一到第M个测试指令，控制从第一到第M个的测试控制信号使其顺序地进入激活态。于是，从信号输出终端DQ1顺序地输出M个压缩的测试输出信号。应当指出，还存在这样的情况：从终端顺序地输出M个压缩的测试输出信号，但终端数小于M。

第二实施例

图8是第二实施例的输出电路的配置图，而图9是该实施例的操作时序图。对第二优选实施例，对从外部输送的测试指令作出反应，测试控制电路30把测试控制信号tes1z设定为高电平。结果是进入测试模式。然后，高字节信号/UB直接控制对两个压缩测试输出的选择。换句话说，如果高字节信号/UB是低电平，则进入第一测试模式，而公共数据总线cdb1和cdb2的压缩输出信号输出到输出终端DQ1。如果高字节信号/UB是高电平，则进入第二测试模式，而公共数据总线cdb3和cdb4的压缩输出信号输出到输出终端DQ1。对于压缩测试输出信号的这种选择方式，在测试模式时，只要所述外部信号不用作读指令，就可以利用高字节信号之外的任何外部信号。另一方面，可以提供在正常操作时不用的特定外部终端，并且从所述终端控制对压缩测试输出信号的选择。

如果两个压缩的输出是分时共享的并且串行输出，那么，从外部提供退出指令，并且测试控制电路30对此作出反应而将测试控制信号tes1z返回到低电平。

在第二实施例中，一旦进入测试模式，随后，通过简单地在低电平和高电平之间切换高字节信号/UB，可以依次输出2位压缩的输出。因此，不必通过外端指令每次都进入第一和第二测试模式。还有，在测试模式下响应提供的一次读指令，利用高字节信号/UB，可以顺序地输出读自存储芯的输出数据的压缩传送数据，就像以前那样。

从而，因为对存储芯的每次读操作可以输出两个压缩的测试结果，所以读操作和进入操作可以比第一实施例的情况下少，因而测试时间可以缩短。

同样，在第二实施例的情况下，通过降低压缩比率、提高利用冗余元阵列的恢复率、以及顺序地输出几个压缩的测试输出信号，测试设备可以同步测量的存储芯片的数量会增加。

在如图8所示的输出电路中，预输出使能信号poex、测试控制信号tes1z、以及来自外部指令终端的高字节信号ubbz，都加到输出启动控制电路32A。另外，预输出使能信号poex和测试控制信号tes1z加到另一个输出启动控制电路32B。

图10是输出启动控制电路32A的电路图。其基本的结构与图4所示的第一实施例相同。利用第二实施例的输出启动控制电路32A，当测试控制信号tes1z在激活态(高电平)时，如果从外部提供的高字节信号ubbz是低电平，则信号s72因门电路70、71和72而进到高电平，从而选择关于与公共数据总线cdb1和cdb2是否一致的确定结果。另外，利用输出启动控制电路32A，当测试控制信号tes1z处在激活态(高电平)时，如果高字节信号ubbz是高电平，则信号s74因门电路73和72而进到高电平，从而选择关于与公共数据总线cdb3和cdb4是否一致的确定结果。换句话说，图10的信号s72对应于图4的第一测试控制信号tes1z，而信号s74对应于第二测试控制信号tes2z。

当测试控制信号tes1z处在激活态(高电平)，通过门电路75和76，如果低字节信号1bbz处在高电平，则图10的把输出使能控制信号oe1x设定为无效态(高电平)的输出启动控制电路32A可以把输出DQ1控制在高阻抗。其结果是，既使几个存储芯片连接到测试设备的同一探头，也可以进行这样的控制、使得只有一个存储芯片的输出处在激活状态。

图11说明第二实施例的输出启动控制电路32B的电路图。利用所述输出使能控制电路32B，在正常读操作时，借助于激活态(低电平)的预输出使能信号poex，NOR门61输出高电平、“非”门62输出低电平、而输出使能信号oex进入激活态(低电平)。此时，因为不是测试模式，所以测试控制信号tes1z是低电平。换句话说，在测试时，测试控制信号tes1z是高电平，所以输出使能信号oex是无效态(高电平)。这样，输出终端DQ2、3和4都处在高阻态。应当指出，既使不在读模式，输出使能信号oex也进入无效态(高电平)。

图12是第二实施例的输出控制电路的电路图。输出控制电路24(1)，对应于第一输出终端DQ1，与图6所示的输出控制电路有着几乎相同的结构。信号方面的不同是，在第二实施例中，当输出控制电路24(1)处在测试模式时，对高字节信号ubbz作出反应，适当地选择公共数据总线cdb1或cdb3。因此，当利用NAND门80而测试控制信号tes1z处在激活态(高电平)时，如果高字节信号ubbz是低电平，则信号s80进到高电平。其结果是，选择公共数据总线cdb1，并且从输出终端DQ1输出第一压缩测试输出信号。另外，当测试控制信号tes1z在激活态(高电平)时，如果高字节信号ubbz处在高电平，则信号s80进到低电平，并且选择公共数据总线cdb3。

如上所述，利用第二实施例，在由于外部指令而进入测试模式后，从外部终端指令提供控制信号，而与所述测试模式的任何操作指令无关，并且可以将几个压缩的测试输出信号分时共享和输出。因而，测试时间可以缩短，而且，随着测试设备同步测试几个存储芯片，整个测试时间可以缩短。

如上所述，依据本发明的存储电路，在测试时，降低压缩率并且提高利用冗余元的恢复率，因而使得测试设备同步测量而缩短测试时间。

Claims (17)

1.一种具有多位输出结构的存储电路，它包括：

带有普通元阵列和冗余元阵列的存储芯，后者具有许多存储元；

N个输出终端，它对应于输出读自所述存储芯的N位输出；

设置在所述输出终端和所述存储芯之间的输出电路，它检测每一个读自所述存储芯的N位输出的L位输出(N＝L×M)是否一致、并且如果检测结果为一致则向所述N个输出终端中的第一个输出终端输出作为输出数据的压缩输出、而如果检测结果为不一致则向所述N个输出终端中的第一个输出终端输出第三态的压缩输出；以及

测试控制电路，它对多个测试命令中的每一个作出反应而进入各测试模式中的每一个，这些模式使所述输出电路输出所述M组L位输出中与所述测试命令对应的一组的L位输出的所述压缩输出；

其中，以分时共享的形式从所述输出控制电路输出M块压缩输出。

2.如权利要求1所述的存储电路，其特征在于所述输出电路包括：

设置在每个所述输出终端前面的N个输出控制电路；以及

输出启动控制电路，它检测每个所述L位输出是否一致、并且控制所述第一输出控制电路产生所述压缩输出。

3.如权利要求1所述的存储电路，其特征在于所述输出电路包括：

设置在每个所述输出终端前面的N个输出控制电路；以及

输出启动控制电路，在正常的读取操作时，它向所述N个输出控制电路提供输出使能信号、以便把所述N个输出控制电路控制在“输出使能”状态，在所述“输出使能”状态下可以输出读自所述存储芯的所述N位输出。

4.如权利要求3所述的存储电路，其特征在于：所述输出启动控制电路检测每个所述L位输出是否一致，从而使所述第一输出控制电路输出所述压缩输出信号。

5.如权利要求1所述的存储电路，其特征在于：所述测试控制电路响应第一测试命令而进入第一测试模式、响应读命令而使所述输出电路输出第一组压缩输出、响应退出命令而退出所述第一测试模式、响应第二测试命令而进入第二测试模式、响应读命令而使所述输出电路输出第二组压缩输出、以及响应退出命令而退出所述第二测试模式。

6.如权利要求1所述的存储电路，其特征在于：所述输出电路在所述测试模式时控制所述N个输出终端中除了所述第一输出终端之外的各外部输出终端、使他们处在所述第三态。

7.如权利要求1所述的存储电路，其特征在于：当检测到压缩输出的所述第三态时，所述普通元阵列的各L位元被所述冗余元阵列的各L位元替换。

8.一种具有多位输出结构的存储电路，它包括：

带有普通元阵列和冗余元阵列的存储芯，具有许多存储元；

N个输出终端，它对应于输出读自所述存储芯的N位输出；

设置在所述输出终端和所述存储芯之间的输出电路，它检测每一个读自所述存储芯的N位输出的L位输出(N＝L×M)是否一致，并且如果检测结果为一致则向所述N个输出终端中的第一个输出终端输出作为输出数据的压缩输出、而如果检测结果为不一致则向所述N个输出终端中的第一个输出终端输出第三态的压缩输出；以及

测试控制电路，它对测试命令作出反应而进入测试模式，并且对所述外部终端的测试控制信号作出反应而使所述输出电路输出所述M组L位输出中与所述测试信号对应的一组的L位输出的所述压缩输出；

其中，以分时共享的形式从所述输出控制电路输出M块压缩输出。

9.如权利要求8所述的存储电路，其特征在于所述输出电路包括：

设置在每个所述输出终端前面的N个输出控制电路；以及

输出启动控制电路，它检测每个所述L位输出是否一致、并且控制所述第一输出控制电路产生所述压缩输出。

10.如权利要求8所述的存储电路，其特征在于所述输出电路包括：

设置在每个所述输出终端前面的N个输出控制电路；以及

输出启动控制电路，在正常的读取操作时，它向所述N个输出控制电路提供输出使能信号、以便把所述N个输出控制电路控制在“输出使能”状态，在所述“输出使能”状态下可以输出读自所述存储芯的所述N位输出。

11.如权利要求10所述的存储电路，其特征在于：所述输出启动控制电路检测每个所述L位输出是否一致，从而使所述第一输出控制电路输出所述压缩输出信号。

12.如权利要求8所述的存储电路，其特征在于：接收所述测试控制信号的所述外部终端是这样的外部终端，它不被所述测试模式下的读命令使用。

13.如权利要求8所述的存储电路，其特征在于：所述测试控制电路在响应所述测试命令进入测试模式后，使所述输出电路输出对应于所述测试控制信号的一组L位输出的所述压缩输出、同时处在这样的状态下：所述测试控制电路响应读命令而从所述存储芯输出N位数据。

14.如权利要求8所述的存储电路，其特征在于：所述输出电路在所述测试模式时控制所述N个输出终端中除了所述第一输出终端之外的各外部输出终端、使他们处在所述第三态。

15.如权利要求8所述的存储电路，其特征在于：所述输出电路响应输送到第二外部终端的输出控制信号而把所述第一输出终端控制在所述第三态。

16.如权利要求8所述的存储电路，其特征在于：当检测到压缩输出的所述第三态时，所述普通元阵列的各L位元被所述冗余元阵列的各L位元替换。

17.一种具有多位输出结构的存储电路，它包括：

带有普通元阵列和冗余元阵列的存储芯，后者具有许多存储元；

N个输出终端，它们分别输出读自所述存储芯的N位输出；

设置在所述输出终端和所述存储芯之间的输出电路，它检测读自所述存储芯的所述N位输出中的每一个L位输出(N＝L×M)是否一致、并且如果检测结果为一致则向所述N个输出终端中的第一个输出终端输出作为输出数据的压缩输出、而如果检测结果为不一致则向所述N个输出终端中的第一个输出终端输出第三态的压缩输出；以及

测试控制电路，它进入各测试模式中的每一个，这些测试模式使所述输出电路输出所述M组L位输出中与所述测试模式对应的一组的L位输出的所述压缩输出；

其中，以分时共享的形式从所述输出控制电路输出M块压缩输出。

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