CN110619920B - 半导体装置和包括该半导体装置的测试系统 - Google Patents

半导体装置和包括该半导体装置的测试系统 Download PDF

Info

Publication number
CN110619920B
CN110619920B CN201811621929.0A CN201811621929A CN110619920B CN 110619920 B CN110619920 B CN 110619920B CN 201811621929 A CN201811621929 A CN 201811621929A CN 110619920 B CN110619920 B CN 110619920B
Authority
CN
China
Prior art keywords
error detection
data
test
output
detection code
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811621929.0A
Other languages
English (en)
Other versions
CN110619920A (zh
Inventor
张修宁
孔奎捧
李根一
朱镕奭
秋景淏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN110619920A publication Critical patent/CN110619920A/zh
Application granted granted Critical
Publication of CN110619920B publication Critical patent/CN110619920B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns 
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2257—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using expert systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1004—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's to protect a block of data words, e.g. CRC or checksum
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/40—Response verification devices using compression techniques
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C29/56008—Error analysis, representation of errors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C2029/5602—Interface to device under test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computer Security & Cryptography (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

本申请公开了一种半导体装置和包括该半导体装置的测试系统。一种半导体装置，包括：焊盘单元，其包括多个数据输入/输出(I/O)焊盘和多个错误检测码焊盘；错误检测码(EDC)读取路径，其被配置为通过对多个数据执行错误检测操作来产生多个EDC，并且通过多个错误检测码焊盘来输出多个EDC；比较电路，其被配置为通过将多个EDC进行比较来产生比较结果信号；以及数据读取路径，其被配置为通过多个数据I/O焊盘中的任意一个来输出比较结果信号。

Description

半导体装置和包括该半导体装置的测试系统
相关申请的交叉引用
本申请要求2018年6月19日向韩国知识产权局提交的申请号为10-2018-0070328的韩国专利申请的优先权，其公开内容通过引用整体合并于此。
技术领域
各种实施例总体而言涉及一种半导体电路，以及更具体地，涉及一种半导体装置和包括该半导体装置的测试系统。
背景技术
半导体装置(例如，半导体存储装置)需要测试存储单元阵列的正常操作。例如，半导体装置需要测试数据是否已被正常写入或读取。
因此，半导体装置可以通过根据从与半导体装置耦接的测试设备提供的命令和测试数据而执行写入/读取操作来执行测试。
半导体装置可以通过多个数据输入/输出焊盘(在下文中，被称为DQ焊盘)来执行数据输入/输出，所述多个数据输入/输出焊盘与封装体外部的多个DQ引脚一对一地耦接。此外，半导体装置可以通过经由错误检测操作(例如，循环冗余校验(CRC)操作)检测输入/输出数据是否包含错误来产生错误检测码(EDC)，并且通过错误检测焊盘(在下文中，被称为EDC焊盘)将所产生的EDC输出到半导体装置的外部，所述错误检测焊盘与封装体外部的EDC引脚一对一地耦接。
然而，一般测试设备可以仅与半导体装置的DQ焊盘之中的特定焊盘耦接，例如，针对每个字节的一个焊盘，并且能够与EDC焊盘耦接的引脚不被分配。
因此，一般测试设备不能测试半导体装置是否正常输出EDC。
发明内容
在一个实施例中，半导体装置可以包括：焊盘单元，其包括多个数据输入/输出(I/O)焊盘和多个错误检测码焊盘；EDC读取路径，其被配置为通过对多个数据执行错误检测操作来产生多个EDC，并且通过所述多个错误检测码焊盘来输出所述多个EDC；比较电路，其被配置为通过对所述多个EDC进行比较来产生比较结果信号；以及数据读取路径，其被配置为通过所述多个数据I/O焊盘中的任意一个来输出所述比较结果信号。
在一个实施例中，一种半导体装置可以包括：存储单元阵列；焊盘单元，其包括多个数据I/O焊盘以及第一错误检测码焊盘和第二错误检测码焊盘；写入路径，其被配置为根据写入命令和第一测试命令，将通过所述多个数据I/O焊盘之中的第一测试焊盘输入的第一测试数据复制到其他焊盘的信号路径中，以将所述第一测试数据写入所述存储单元阵列；以及读取路径，其被配置为通过对根据读取命令而从所述存储单元阵列输出的第一数据和第二数据的错误检测操作来产生第一EDC和第二EDC，通过所述第一错误检测码焊盘和第二错误检测码焊盘来输出所述第一EDC和第二EDC，通过根据第二测试命令而储存所述第一EDC和第二EDC并进行比较来产生比较结果信号，以及通过所述第一测试焊盘来输出所述比较结果信号。
在一个实施例中，一种测试系统可以包括：测试设备，其被配置为提供多个命令和测试数据；以及半导体装置，其包括多个数据I/O焊盘以及第一错误检测码焊盘和第二错误检测码焊盘，并且被配置为通过多个数据I/O焊盘之中的与所述测试设备耦接的第一测试焊盘来接收所述测试数据，将所接收的测试数据写入存储单元阵列，通过分别对从所述存储单元阵列输出的多个数据进行错误检测操作来产生多个EDC，并且经由所述第一测试焊盘将通过对所述多个EDC进行比较所得到的结果传送到所述测试设备。
附图说明
图1示出了根据实施例的测试系统的配置。
图2示出了根据实施例的半导体装置的配置。
图3A示出了在图2的写入路径中与第一字节Byte0相关的第一写入路径的配置。
图3B示出了在图2的写入路径中与第二字节Byte1相关的第二写入路径的配置。
图4示出了在图2的写入路径中与第二字节Byte1相关的第二写入路径的另一个配置示例。
图5示出了图2的读取路径的配置。
图6A示出了在图5的EDC读取路径中与第一字节Byte0相关的第一EDC读取路径的配置。
图6B示出了在图5的EDC读取路径中与第二字节Byte1相关的第二EDC读取路径的配置。
图7A示出了在图5的数据读取路径中与第一字节Byte0相关的第一数据读取路径的配置。
图7B示出了在图5的数据读取路径中与第二字节Byte1相关的第二数据读取路径的配置。
具体实施方式
在下文中，下面将参考附图通过实施例的示例来描述根据本公开的半导体装置和包括该半导体装置的测试系统。
各种实施例可以针对能够执行EDC测试的半导体装置和包括该半导体装置的测试系统。
图1示出了根据实施例的测试系统的配置。
如图1中所示，根据实施例的测试系统10可以包括半导体装置100和与半导体装置100耦接的测试设备101。
半导体装置100可以通过命令解码器对从测试设备101提供的命令CMD进行解码，并且基于已解码的命令CMD执行写入和读取(写入/读取)操作。
半导体装置100可以包括焊盘单元，所述焊盘单元包括用于输入和输出(输入/输出)数据的多个DQ焊盘和用于输出EDC的多个错误检测码(EDC)焊盘。
多个DQ焊盘可以与封装体外部的多个DQ引脚(未示出)耦接，并且多个EDC焊盘也可以与封装体外部的多个EDC引脚(未示出)耦接。
半导体装置100可以被配置为通过在多个DQ焊盘之中所确定的一个焊盘来输出压缩数据和EDC(或通过将多个EDC进行比较而获得的结果)。
根据从测试设备101提供的多个测试命令中的任意一个，半导体装置100可以通过在多个DQ焊盘之中所确定的一个焊盘来将压缩数据提供给测试设备101。
根据从测试设备101提供的多个测试命令中的另一个，半导体装置100可以通过在多个DQ焊盘之中所确定的一个焊盘向测试设备101提供EDC或通过将多个EDC进行比较而获得的结果。
测试设备101可以仅与半导体装置100的多个DQ焊盘之中的特定焊盘耦接(例如，针对每个字节的一个焊盘)，而不与半导体装置100的EDC焊盘耦接。
测试设备101可以向半导体装置100提供用于测试的各种命令CMD和测试数据。
命令CMD可以选择性地包括读取命令、写入命令和多个测试命令。
根据半导体装置100的当前操作模式，测试设备101可以判断通过半导体装置100的DQ焊盘输入的信号是通用数据、压缩数据、EDC还是通过将多个EDC进行比较而获得的结果。
测试设备101可以基于测试设备101提供给半导体装置100的命令来确定当前操作模式。
图1示出了一个半导体装置100耦接到测试设备101的示例。然而，实际上，根据测试设备101中所包括的通道的数量，多个半导体装置100可以被耦接到测试设备101。
图2示出了根据实施例的半导体装置的配置。
如图2中所示，根据实施例的半导体装置100可以包括核心块200、焊盘单元300、写入路径400、读取路径500和命令解码器600。
在一个实施例中，半导体装置100可以包括用于半导体装置100的操作的附加组件以及上述组件，并且附加组件可以以与普通半导体装置的配置类似的方式来配置。
焊盘单元300可以通过第一输入和输出(I/O)信号线IO1<0:N>而耦接到写入路径400和读取路径500。
写入路径400和读取路径500可以通过第二I/O信号线IO2<0:N>而耦接到核心块200。
核心块200还可以包括存储单元阵列201和用于存储单元阵列201的数据输入/输出的组件。
核心块200可以根据读取命令RD而将写入存储单元阵列201中的数据输出。
焊盘单元300可以包括数据I/O焊盘，例如，多个DQ焊盘DQ0至DQ15(即，数据I/O焊盘)以及多个EDC焊盘EDC0P和EDC1P。
此时，例如，由于通过焊盘单元300的多个DQ焊盘DQ0至DQ15同时输入或输出的数据为16比特位或2字节，因此焊盘DQ0至DQ7可以对应于第一字节Byte0，而其他焊盘DQ8至DQ15可以对应于第二字节Byte1。
半导体装置100中针对每个字节的一个焊盘可以耦接到测试设备101。
即，与第一字节Byte0相对应的焊盘DQ0至DQ7中的一个和与第二字节Byte1相对应的焊盘DQ8至DQ15中的一个可以耦接至测试设备101。焊盘DQ0至DQ7之中的与测试设备101耦接的焊盘(例如，焊盘DQ4)可以被称为第一测试焊盘，而焊盘DQ8至DQ15之中的与测试设备101耦接的焊盘(例如，焊盘DQ12)可以被称为第二测试焊盘。
根据写入命令WT和第一测试命令TM1，写入路径400可以将通过第一测试焊盘DQ4输入的第一测试数据复制到与第一字节Byte0相对应的其他焊盘DQ0至DQ3和DQ5至DQ7的信号路径中，以及将通过第二测试焊盘DQ12输入的第二测试数据复制到与第二字节Byte1相对应的其他焊盘DQ8至DQ11和DQ13至DQ15的信号路径中，使得第一测试数据和第二测试数据被写入核心块200的存储单元阵列201。
第一测试数据和第二测试数据可以具有相同的值。
根据第二测试命令TM2，读取路径500可以储存在内部产生并通过多个EDC焊盘EDC0P和EDC1P输出的EDC，并将所储存的EDC彼此进行比较。读取路径500可以通过第一测试焊盘DQ4而输出比较结果信号。
EDC可以通过对根据读取命令RD而从核心块200输出的数据的错误检测操作来产生。
读取路径500可以通过对根据读取命令RD而从核心块200输出的数据进行压缩来产生压缩数据，并且根据第一测试命令TM1而通过第一测试焊盘DQ4来输出该压缩数据。
命令解码器600可以通过对从测试设备101提供的命令CMD进行解码来产生读取命令RD、写入命令WT、第一测试命令TM1、第二测试命令TM2等。
图3A示出了在图2的写入路径中与第一字节Byte0相关的第一写入路径的配置。
如图3A所示，第一写入路径401可以包括与对应于第一字节Byte0的焊盘DQ0至DQ7耦接的写入电路组。
写入电路组可以分别耦接到与第一字节Byte0相对应的焊盘DQ0至DQ7。
每个写入电路组可以包括解串行器S2P、多路复用器MUX和触发器DFF。
解串行器S2P可以将输入信号(即，串行输入信号)转换为并行信号，并且输出该并行信号。
根据控制信号，多路复用器MUX可以选择第一输入信号和第二输入信号中的一个并且输出选中的信号。
触发器DFF可以根据写入命令WT而将输入信号锁存并输出。
写入电路组可以以相同的方式来配置。然而，为了便于描述，与对应于第一字节Byte0的焊盘DQ0至DQ7之中的第一测试焊盘DQ4耦接的写入电路组可以由附图标记411至413来表示，并且与其他焊盘DQ0至DQ3和DQ5至DQ7耦接的写入电路组可以由附图标记414至416来表示。
与第一测试焊盘DQ4耦接的写入电路组可以包括解串行器411、多路复用器412和触发器413。
解串行器411可以对通过第一I/O信号线IO1<4>从第一测试焊盘DQ4输入的测试数据进行解串行化，并且将解串行化的数据输出。
多路复用器412可以接收解串行器411的输出信号作为第一输入，以及接收固定电压VFIX作为第二输入和控制信号。
接地电压VSS可以用作固定电压VFIX。
因此，多路复用器412可以选择并输出解串行器411的输出信号(即，第一测试数据DATA_TM1)。
根据写入命令WT，触发器413可以锁存第一测试数据DATA_TM1并通过第二I/O信号线IO2<4>将锁存的数据输出到存储单元阵列201。
根据第一测试命令TM1，与除了第一测试焊盘DQ4之外的对应于第一字节Byte0的其他焊盘DQ0至DQ3和DQ5至DQ7耦接的多路复用器415可以选择并输出第一测试数据DATA_TM1。
根据写入命令WT，触发器416可以锁存第一测试数据DATA_TM1并通过第二I/O信号线IO2<0:3,5:7>将锁存的数据输出到存储单元阵列201。
通过多路复用器415和触发器416的操作，经由第一测试焊盘DQ4输入的第一测试数据DATA_TM1可以被复制到与第一字节Byte0相对应的其他焊盘DQ0至DQ3和DQ5至DQ7的信号路径中。
图3B示出了在图2的写入路径中与第二字节Byte1相关的第二写入路径的配置。
如图3B所示，第二写入路径402可以包括与对应于第二字节Byte1的焊盘DQ8至DQ15耦接的写入电路组。
写入电路组可以分别耦接到与第二字节Byte1相对应的焊盘DQ8至DQ15。
每个写入电路组可以包括解串行器S2P、多路复用器MUX和触发器DFF。
写入电路组可以以相同的方式来配置。然而，为了便于描述，与对应于第二字节Byte1的焊盘DQ8至DQ15之中的第二测试焊盘DQ12耦接的写入电路组可以由附图标记421至423来表示，而与其他焊盘DQ8至DQ11和DQ13至DQ15耦接的写入电路组可以由附图标记424至426来表示。
与第二测试焊盘DQ12耦接的写入电路组可以包括解串行器421、多路复用器422和触发器423。
解串行器421可以将通过第一I/O信号线IO1<12>从第二测试焊盘DQ12输入的测试数据解串行化，并且将解串行化的数据输出。
多路复用器422可以接收解串行器421的输出信号作为第一输入，以及接收固定电压VFIX作为第二输入和控制信号。
接地电压VSS可以用作固定电压VFIX。
因此，多路复用器422可以选择并输出解串行器421的输出信号(即，第二测试数据DATA_TM2)。
根据写入命令WT，触发器423可以锁存第二测试数据DATA_TM2并通过第二I/O信号线IO2<12>将锁存的数据输出到存储单元阵列201。
根据第一测试命令TM1，与除第二测试焊盘DQ12之外的对应于第二字节Byte1的其他焊盘DQ8至DQ11和DQ13至DQ15耦接的多路复用器425可以选择并输出第二测试数据DATA_TM2。
根据写入命令WT，触发器426可以锁存第二测试数据DATA_TM2并且通过第二I/O信号线IO2<8:11,13:15>将锁存的数据输出到存储单元阵列201。
通过多路复用器425和触发器426的操作，经由第二测试焊盘DQ12输入的第二测试数据DATA_TM2可以被复制到与第二字节Byte1相对应的其他焊盘DQ8至DQ11和DQ13至DQ15的信号路径中。
第二测试数据DATA_TM2可以具有与第一测试数据DATA_TM1相同的值。
图3B示出了在焊盘单元300的所有焊盘之中与第一字节Byte0相对应的焊盘DQ0至DQ7中的第一测试焊盘DQ4以及与第二字节Byte1相对应的焊盘DQ8至DQ15中的第二测试焊盘DQ12被耦接至测试设备101。
在焊盘单元300的所有焊盘之中仅一个焊盘(即，第一测试焊盘DQ4)耦接到测试设备101的情况下，与第二字节Byte1相关的第二写入路径可以如图4所示配置。
图4示出了图2的写入路径中与第二字节Byte1相关的第二写入路径的其他配置示例。
如图4中所示，第二写入路径403可以包括与对应于第二字节Byte1的焊盘DQ8至DQ15耦接的写入电路组。
写入电路组可以分别耦接到与第二字节Byte1相对应的焊盘DQ8至DQ15。
每个写入电路组可以以相同的方式来配置，并且可以包括解串行器431、多路复用器432和触发器433。
解串行器431可以将通过第一I/O信号线IO1<8:15>中的任意一个信号线输入的测试数据进行解串行化，并将解串行化的数据输出。
根据第一测试命令TM1，多路复用器432可以选择并输出从图3A的多路复用器412输出的第一测试数据DATA_TM1。
根据写入命令WT，触发器433可以锁存第一测试数据DATA_TM1并且通过第二I/O信号线IO2<8:15>中的任意一个信号线将锁存的数据输出到存储单元阵列201。
通过多路复用器432和触发器433的操作，经由第一测试焊盘DQ4输入的第一测试数据DATA_TM1可以被复制到与第二字节Byte1相对应的焊盘DQ8至DQ15的信号路径中。
图5示出了图2的读取路径的配置。
如图5中所示，读取路径500可以包括EDC读取路径501、比较电路503和数据读取路径505。
EDC读取路径501可以通过对根据读取命令RD而经由第二I/O信号线IO2<0:15>从核心块200输出的数据执行错误检测操作来产生EDC EDC0和EDC1，并且根据第二测试命令TM2来储存所产生的EDC EDC0和EDC1。
比较电路503可以通过对储存在EDC读取路径501中的EDC EDC0和EDC1进行比较来产生比较结果信号EDC_CMP。
比较电路503可以用通用比较器来实现。
数据读取路径505可以通过对根据读取命令RD而经由第二I/O信号线IO2<0:15>从核心块200输出的数据进行压缩来产生压缩数据，并且根据第一测试命令TM1而通过第一测试焊盘DQ4来输出压缩数据，或者根据第二测试命令TM2而通过第一测试焊盘DQ4来输出比较结果信号EDC_CMP。
图6A示出了在图5的EDC读取路径中与第一字节Byte0相关的第一EDC读取路径的配置。
如图6A所示，第一EDC读取路径501-1可以包括错误检测电路511、管道锁存器(PPLT)512、串行器(P2S)513和储存电路514。
错误检测电路511可以通过对经由与第一字节Byte0相对应的第二I/O信号线IO2<0:7>输出的第一数据执行错误检测操作而产生第一EDC EDC0。
管道锁存器512可以锁存错误检测电路511的输出。
串行器513可以将管道锁存器512的输出串行化，并将串行化的信号输出到EDC焊盘EDC0P。
根据第二测试命令TM2，储存电路514可以储存串行器513的输出，所述输出被传送到EDC焊盘EDC0P。
图6B示出了在图5的EDC读取路径中与第二字节Byte1相关的第二EDC读取路径的配置。
如图6B所示，第二EDC读取路径501-2可以包括错误检测电路521、管道锁存器522、串行器523和储存电路524。
错误检测电路521可以通过对经由与第二字节Byte1相对应的第二I/O信号线IO2<8:15>输出的第二数据执行错误检测操作而产生第二EDC EDC1。
管道锁存器522可以锁存错误检测电路521的输出。
串行器523可以将管道锁存器522的输出串行化，并将串行化的信号输出到EDC焊盘EDC1P。
根据第二测试命令TM2，储存电路524可以储存串行器523的输出，所述输出被传送到EDC焊盘EDC1P。
图7A示出了在图5的数据读取路径中与第一字节Byte0相关的第一数据读取路径的配置。
如图7A所示，第一数据读取路径505-1可以包括数据压缩电路(COMPRS)531、第一多路复用器(MUXA)532、管道锁存器(PPLT)533、串行器(P2S)534和第二多路复用器(MUXB)535。
数据压缩电路531可以通过对经由与第一字节Byte0相对应的第二I/O信号线IO2<0:7>输出的数据进行压缩来产生压缩数据(即，第一压缩数据DATA_CMPR1)。
根据第一测试命令TM1，第一多路复用器532可以选择并输出经由第二I/O信号线IO2<0:7>输出的数据或第一压缩数据DATA_CMPR1。
第一多路复用器532可以在第一测试命令TM1处于激活电平(例如，高电平)时选择并输出第一压缩数据DATA_CMPR1，或者可以在第一测试命令TM1处于非激活电平(例如，低电平)时选择并输出经由第二I/O信号线IO2<0:7>输出的数据。
管道锁存器533可以锁存第一多路复用器532的输出。
串行器534可以将第一多路复用器532的输出串行化。
根据第二测试命令TM2，第二多路复用器535可以选择串行器534的输出或比较结果信号EDC_CMP并且将选中的信号输出到第一测试焊盘DQ4。
第二多路复用器535可以在第二测试命令TM2处于激活电平(例如，高电平)时选择比较结果信号EDC_CMP并将选中的信号输出到第一测试焊盘DQ4，或者可以在第二测试命令TM2处于非激活电平(例如，低电平)时选择串行器534的输出并将选中的信号输出到第一测试焊盘DQ4。
图7B示出了在图5的数据读取路径中与第二字节Byte1相关的第二数据读取路径的配置。
如图7B所示，第二数据读取路径505-2可以包括数据压缩电路541、第一多路复用器542、管道锁存器543、串行器544和第二多路复用器545。
数据压缩电路541可以通过对经由与第二字节Byte1相对应的第二I/O信号线IO2<8:15>输出的数据进行压缩来产生压缩数据(即，第二压缩数据DATA_CMPR2)。
根据第一测试命令TM1，第一多路复用器542可以选择并输出经由第二I/O信号线IO2<8:15>输出的数据或第二压缩数据DATA_CMPR2。
第一多路复用器542可以在第一测试命令TM1处于激活电平(例如，高电平)时选择并输出第二压缩数据DATA_CMPR2，而在第一测试命令TM1处于非激活电平(例如，低电平)时选择并输出经由第二I/O信号线IO2<8:15>输出的数据。
管道锁存器543可以锁存第一多路复用器542的输出。
串行器544可以将第一多路复用器542的输出串行化。
此时，由于比较结果信号EDC_CMP通过图7A的第二多路复用器535输出，因此第二多路复用器545不需要输出比较结果信号EDC_CMP。因此，第二多路复用器545可以被配置为使得第二数据读取路径505-2与图7A的第一数据读取路径505-1具有相同的信号处理延迟。
第二多路复用器545可以接收串行器544的输出作为第一输入，以及接收固定电压VFIX作为第二输入和控制信号。
接地电压VSS可以用作固定电压VFIX。
因此，不论第二输入如何，第二多路复用器545可以选择串行器544的输出，并且将选中的信号输出到第二测试焊盘DQ12。
参考图1至图7，根据实施例的具有上述配置的半导体装置的测试方法将如下描述。
如上所述，测试设备101和半导体装置100可以仅通过第一测试焊盘DQ4彼此耦接或通过针对每个字节的一个DQ焊盘(例如，DQ焊盘之中的第一测试焊盘DQ4和第二测试焊盘DQ12)彼此耦接。例如，假设测试设备101和半导体装置100仅通过第一测试焊盘DQ4彼此耦接。
测试设备101可以通过与半导体装置100耦接的第一测试焊盘DQ4来传送测试数据，并且将写入命令WT和第一测试命令TM1传送到半导体装置100。
根据写入命令WT和第一测试命令TM1，半导体装置100可以将通过第一测试焊盘DQ4传送的测试数据复制到其他DQ焊盘中，以将测试数据写入存储单元阵列201。
当读取命令RD被从测试设备101输入时，半导体装置100可以对从存储单元阵列201输出的数据执行针对每个字节的错误检测操作，并且基于第一字节Byte0产生第一EDCEDC0以及基于第二字节Byte1产生第二EDC EDC1。
半导体装置100可以通过对第一EDC EDC0与第二EDC EDC1进行比较来产生比较结果信号EDC_CMP。
半导体装置100可以根据第二测试命令TM2而经由第一测试焊盘DQ4将比较结果信号EDC_CMP传送到测试设备101。
测试设备101可以不耦接到EDC焊盘，而是通过第一测试焊盘DQ4来接收比较结果信号EDC_CMP，并且对半导体装置100的错误检测操作的通过/失败进行验证。
此时，根据写入命令WT，通过第一测试焊盘DQ4传送的测试数据可以被复制到其他DQ焊盘中并被写入存储单元阵列201。即，相同的数据可以通过各个DQ焊盘而被写入存储单元阵列201。
因此，第一EDC EDC0与第二字节Byte1需要具有相同的值，以及通过对第一EDCEDC0与第二字节Byte1进行比较而获得的比较结果信号EDC_CMP需要具有以下电平，该电平限定了第一EDC EDC0与第二字节Byte1具有相同的值。
当图6A的错误检测电路511、图6B的错误检测电路521和相对应的信号路径异常时，比较结果信号EDC_CMP可以被输出为以下电平，该电平限定了第一EDC EDC0与第二字节Byte1彼此不相等。
因此，测试设备101可以根据比较结果信号EDC_CMP而对半导体装置100的错误检测操作的通过/失败进行验证。
虽然上面已经描述了各种实施例，但是本领域技术人员将理解，所描述的实施例仅是示例。因此，本文中描述的半导体装置和测试系统不应基于所描述的实施例而受到限制。

Claims (8)

1.一种半导体装置，包括：
焊盘单元，其包括多个数据输入和输出焊盘以及多个错误检测码焊盘；
错误检测码读取路径，其被配置为通过对多个数据执行错误检测操作来产生多个错误检测码，并且通过所述多个错误检测码焊盘来输出所述多个错误检测码；
比较电路，其被配置为通过对所述多个错误检测码进行比较来产生比较结果信号；以及
数据读取路径，其被配置为通过所述多个数据输入和输出焊盘中的任意一个来输出所述比较结果信号，
其中，所述数据读取路径通过对所述多个数据进行压缩来产生多个压缩数据，并且通过所述多个数据输入和输出焊盘中的任意一个来输出所述多个压缩数据，
其中，所述数据读取路径包括：
第一数据压缩电路，其被配置为通过将所述多个数据中的第一数据压缩来产生第一压缩数据；
第一多路复用器，其被配置为根据第一测试命令来选择并输出所述第一数据或所述第一压缩数据；以及
第二多路复用器，其被配置为根据第二测试命令，选择所述第一多路复用器的输出或所述比较结果信号，并且通过所述多个数据输入和输出焊盘之中的第一测试焊盘来输出选中的信号。
2.根据权利要求1所述的半导体装置，其中，所述数据读取路径被配置为根据所述第二测试命令而通过所述多个数据输入和输出焊盘中的任意一个来输出所述比较结果信号。
3.根据权利要求1所述的半导体装置，其中，所述错误检测码读取路径包括：
第一错误检测电路，其被配置为通过对所述多个数据之中的第一数据执行错误检测操作来产生第一错误检测码，并且将所述第一错误检测码传送到第一错误检测码焊盘；
第一储存电路，其被配置为根据所述第二测试命令，储存所述第一错误检测码并且将所储存的第一错误检测码传送到所述比较电路；
第二错误检测电路，其被配置为通过对所述多个数据之中的第二数据执行错误检测操作来产生第二错误检测码，并且将所述第二错误检测码传送到第二错误检测码焊盘；以及
第二储存电路，其被配置为根据所述第二测试命令，储存所述第二错误检测码并且将所储存的第二错误检测码传送到所述比较电路。
4.一种半导体装置，包括：
存储单元阵列；
焊盘单元，其包括多个数据输入和输出焊盘以及第一错误检测码焊盘和第二错误检测码焊盘；
写入路径，其被配置为根据写入命令和第一测试命令，将通过所述多个数据输入和输出焊盘之中的第一测试焊盘输入的第一测试数据复制到其他焊盘的信号路径中，以将所述第一测试数据写入所述存储单元阵列；以及
读取路径，其被配置为通过对根据读取命令而从所述存储单元阵列输出的第一数据和第二数据的错误检测操作来产生第一错误检测码和第二错误检测码，通过所述第一错误检测码焊盘和第二错误检测码焊盘来输出所述第一错误检测码和第二错误检测码，通过根据第二测试命令而储存所述第一错误检测码和第二错误检测码并进行比较来产生比较结果信号，以及通过所述第一测试焊盘来输出所述比较结果信号，
其中，所述读取路径包括：
错误检测码读取路径，其被配置为产生所述第一错误检测码和第二错误检测码，并且分别通过所述第一错误检测码焊盘和第二错误检测码焊盘来输出所述第一错误检测码和所述第二错误检测码；
比较电路，其被配置为通过对所述第一错误检测码与所述第二错误检测码进行比较来产生所述比较结果信号；以及
数据读取路径，其被配置为根据所述第二测试命令而通过所述第一测试焊盘来输出所述比较结果信号，
其中，所述数据读取路径通过对所述第一数据和所述第二数据进行压缩来产生多个压缩数据，并且通过所述第一测试焊盘来输出所述多个压缩数据，
其中，所述数据读取路径包括：
第一数据压缩电路，其被配置为通过对所述第一数据进行压缩来产生第一压缩数据；
第一多路复用器，其被配置为根据所述第一测试命令来选择并输出所述第一数据或所述第一压缩数据；以及
第二多路复用器，其被配置为根据所述第二测试命令，选择所述第一多路复用器的输出或所述比较结果信号，并且通过所述第一测试焊盘来输出选中的信号。
5.根据权利要求4所述的半导体装置，其中，所述错误检测码读取路径包括：
第一错误检测电路，其被配置为通过对所述第一数据执行错误检测操作来产生所述第一错误检测码，并且将所述第一错误检测码传送到所述第一错误检测码焊盘；
第一储存电路，其被配置为根据所述第二测试命令，储存所述第一错误检测码，并且将所储存的所述第一错误检测码传送到所述比较电路；
第二错误检测电路，其被配置为通过对所述第二数据执行错误检测操作来产生所述第二错误检测码，并且将所述第二错误检测码传送到所述第二错误检测码焊盘；以及
第二储存电路，其被配置为根据所述第二测试命令，储存所述第二错误检测码，并且将所储存的第二错误检测码传送到所述比较电路。
6.一种测试系统，包括：
测试设备，其被配置为提供多个命令和测试数据；以及
半导体装置，其包括多个数据输入和输出焊盘以及第一错误检测码焊盘和第二错误检测码焊盘，并且被配置为通过所述多个数据输入和输出焊盘之中的与所述测试设备耦接的第一测试焊盘来接收所述测试数据，将所接收的测试数据写入到存储单元阵列，通过分别对从所述存储单元阵列输出的多个数据执行错误检测操作来产生多个错误检测码，以及经由所述第一测试焊盘来将通过对所述多个错误检测码进行比较所得到的结果传送到所述测试设备，
其中，所述半导体装置包括：
写入路径，其被配置为根据写入命令和第一测试命令，将通过所述第一测试焊盘输入的第一测试数据复制到其他焊盘的信号路径中，以将所述第一测试数据写入所述存储单元阵列；以及
读取路径，其被配置为通过对根据读取命令而从所述存储单元阵列输出的第一数据和第二数据的错误检测操作来产生第一错误检测码和第二错误检测码，通过所述第一错误检测码焊盘和第二错误检测码焊盘来输出所述第一错误检测码和第二错误检测码，通过根据第二测试命令而储存所述第一错误检测码和第二错误检测码并进行比较来产生比较结果信号，以及通过所述第一测试焊盘来输出所述比较结果信号，
其中，所述读取路径包括：
错误检测码读取路径，其被配置为产生所述第一错误检测码和第二错误检测码，并且通过所述第一错误检测码焊盘和第二错误检测码焊盘来输出所述第一错误检测码和第二错误检测码；
比较电路，其被配置为通过对所述第一错误检测码和第二错误检测码进行比较来产生所述比较结果信号；以及
数据读取路径，其被配置为根据所述第二测试命令而通过所述第一测试焊盘来输出所述比较结果信号，
其中，所述数据读取路径通过将所述第一数据和第二数据进行压缩来产生多个压缩数据，并且通过所述第一测试焊盘来输出所述多个压缩数据，
其中，所述数据读取路径包括：
第一数据压缩电路，其被配置为通过对所述第一数据进行压缩来产生第一压缩数据；
第一多路复用器，其被配置为根据所述第一测试命令来选择并输出所述第一数据或所述第一压缩数据；以及
第二多路复用器，其被配置为根据所述第二测试命令，选择所述第一多路复用器的输出或所述比较结果信号，并且通过所述第一测试焊盘来输出选中的信号。
7.根据权利要求6所述的测试系统，其中，所述半导体装置还包括多个错误检测码焊盘，所述多个错误检测码焊盘被配置为将所述多个错误检测码输出到外部，以及
所述多个错误检测码焊盘未与所述测试设备耦接。
8.根据权利要求6所述的测试系统，其中，所述错误检测码读取路径包括：
第一错误检测电路，其被配置为通过对所述第一数据执行错误检测操作来产生所述第一错误检测码，并且将所述第一错误检测码传送到所述第一错误检测码焊盘；
第一储存电路，其被配置为根据所述第二测试命令，储存所述第一错误检测码，并且将所储存的第一错误检测码传送到所述比较电路；
第二错误检测电路，其被配置为通过对所述第二数据执行错误检测操作来产生所述第二错误检测码，并且将所述第二错误检测码传送到所述第二错误检测码焊盘；以及
第二储存电路，其被配置为根据所述第二测试命令，储存所述第二错误检测码，并且将所储存的第二错误检测码传送到所述比较电路。
CN201811621929.0A 2018-06-19 2018-12-28 半导体装置和包括该半导体装置的测试系统 Active CN110619920B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180070328A KR102650099B1 (ko) 2018-06-19 2018-06-19 반도체 장치 및 이를 포함하는 테스트 시스템
KR10-2018-0070328 2018-06-19

Publications (2)

Publication Number Publication Date
CN110619920A CN110619920A (zh) 2019-12-27
CN110619920B true CN110619920B (zh) 2024-04-23

Family

ID=68839361

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811621929.0A Active CN110619920B (zh) 2018-06-19 2018-12-28 半导体装置和包括该半导体装置的测试系统

Country Status (3)

Country Link
US (1) US10790038B2 (zh)
KR (1) KR102650099B1 (zh)
CN (1) CN110619920B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10896089B2 (en) * 2018-04-06 2021-01-19 Western Digital Technologies, Inc. System level data-loss protection using storage device local buffers
KR102650099B1 (ko) * 2018-06-19 2024-03-22 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 테스트 시스템
US11726864B2 (en) * 2020-03-17 2023-08-15 Renesas Electronics Corporation Data processing device and data processing method
JP7282066B2 (ja) * 2020-10-26 2023-05-26 株式会社日立製作所 データ圧縮装置及びデータ圧縮方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6163863A (en) * 1998-05-22 2000-12-19 Micron Technology, Inc. Method and circuit for compressing test data in a memory device
JP2013073664A (ja) * 2011-09-29 2013-04-22 Elpida Memory Inc 半導体装置
CN104425038A (zh) * 2013-08-30 2015-03-18 爱思开海力士有限公司 包括测试焊盘的半导体集成电路

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100318266B1 (ko) * 1999-06-28 2001-12-24 박종섭 출력 데이터 압축방법 및 패킷명령어 구동형 메모리소자
JP2008059711A (ja) * 2006-09-01 2008-03-13 Toshiba Corp 半導体記憶装置
KR100951567B1 (ko) * 2008-02-29 2010-04-09 주식회사 하이닉스반도체 데이터 전달의 신뢰성을 보장하기 위한 반도체 메모리 장치
KR20120113478A (ko) * 2011-04-05 2012-10-15 삼성전자주식회사 반도체 메모리 장치의 테스트 방법
KR20130131992A (ko) * 2012-05-25 2013-12-04 에스케이하이닉스 주식회사 반도체 메모리 장치의 테스트 회로 및 테스트 방법
KR102035108B1 (ko) * 2013-05-20 2019-10-23 에스케이하이닉스 주식회사 반도체 시스템
KR102189780B1 (ko) 2014-08-11 2020-12-11 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
KR20160105655A (ko) * 2015-02-27 2016-09-07 에스케이하이닉스 주식회사 오류 검출 회로 및 이를 이용하는 반도체 장치
KR20160143014A (ko) * 2015-06-04 2016-12-14 에스케이하이닉스 주식회사 메모리 칩 및 이를 포함하는 적층형 반도체 장치
US10496484B2 (en) * 2016-08-05 2019-12-03 Sandisk Technologies Llc Methods and apparatus for error detection for data storage devices
WO2018119785A1 (en) * 2016-12-28 2018-07-05 Intel Corporation Method and apparatus for a binary neural network mapping scheme utilizing a gate array architecture
KR20190000663A (ko) * 2017-06-23 2019-01-03 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR102650099B1 (ko) * 2018-06-19 2024-03-22 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 테스트 시스템

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6163863A (en) * 1998-05-22 2000-12-19 Micron Technology, Inc. Method and circuit for compressing test data in a memory device
JP2013073664A (ja) * 2011-09-29 2013-04-22 Elpida Memory Inc 半導体装置
CN104425038A (zh) * 2013-08-30 2015-03-18 爱思开海力士有限公司 包括测试焊盘的半导体集成电路

Also Published As

Publication number Publication date
KR102650099B1 (ko) 2024-03-22
CN110619920A (zh) 2019-12-27
US10790038B2 (en) 2020-09-29
KR20190142970A (ko) 2019-12-30
US20190385689A1 (en) 2019-12-19

Similar Documents

Publication Publication Date Title
CN110619920B (zh) 半导体装置和包括该半导体装置的测试系统
US10579472B2 (en) Semiconductor devices
GB2226168A (en) Testing error checking and correction circuit in digital memory device
CN110362420B (zh) 存储系统和存储系统的操作方法
US11726895B2 (en) Semiconductor device
US10658064B2 (en) Memory device and test method thereof
US8867287B2 (en) Test circuit and method of semiconductor memory apparatus
US11456021B2 (en) Methods, semiconductor devices, and semiconductor systems
US10043588B2 (en) Memory device
US4905242A (en) Pipelined error detection and correction apparatus with programmable address trap
US9299403B2 (en) Semiconductor devices and semiconductor systems including the same
US8947959B2 (en) Memory device and compressive test method for the same
KR20170039792A (ko) 반도체 메모리 장치 및 이를 포함하는 반도체 장치
US8488407B2 (en) Nonvolatile memory apparatus and method for processing configuration information thereof
US9570121B1 (en) Semiconductor devices and semiconductor systems including the same
CN115994049A (zh) 半导体存储器装置和存储器系统
US6990617B2 (en) Semiconductor memory device and test method of the same
CN112820342A (zh) 对列平面压缩数据进行编码的装置和方法
US11928021B2 (en) Systems and methods for address fault detection
CN112420118B (zh) 存储器及其存储方法和对应的电子设备
CN111367708B (zh) 多个存储器件共享的错误校正系统
US8782476B2 (en) Memory and test method for memory
JPS61192100A (ja) 半導体記憶装置
US20150317225A1 (en) Repair control logic for safe memories having redundant elements
KR20120109177A (ko) 반도체 메모리 장치 및 그 테스트 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant