CN115994049A - 半导体存储器装置和存储器系统 - Google Patents

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Abstract

一种半导体存储器装置包括存储器单元阵列、管芯上错误校正码(ECC)引擎和控制逻辑电路。管芯上ECC引擎基于ECC在写入操作中：对主数据执行ECC编码以生成第一奇偶校验数据；基于中毒模式信号用中毒标志选择性地替换所述第一奇偶校验数据的一部分以生成第二奇偶校验数据；将所述主数据提供给所述存储器单元阵列的目标页中的正常单元区域；并且将所述第一奇偶校验数据提供给所述目标页中的奇偶校验单元区域或将所述中毒标志和所述第二奇偶校验数据提供给所述奇偶校验单元区域。所述控制逻辑电路基于来自存储器控制器的命令和地址控制所述管芯上ECC引擎并且生成所述中毒模式信号。

Description

半导体存储器装置和存储器系统
相关申请的交叉引用
本申请要求2021年10月19日在韩国知识产权局提交的韩国专利申请编号10-2021-0139195的优先权，该专利申请的公开内容以引用的方式全文并入本文中。
背景技术
1.技术领域
示例性实施例涉及存储器领域，并且更具体地涉及半导体存储器装置和包括半导体存储器装置的存储器系统。
2.相关领域的讨论
半导体存储器装置可以分类成诸如闪存存储器装置的非易失性存储器装置和诸如动态随机存取存储器(DRAM)的易失性存储器装置。DRAM的高速运行和成本效率使得DRAM可以用于系统存储器。由于DRAM的制造设计规则的不断缩小，因此DRAM中的存储器单元的位错误可能会迅速增加，并且DRAM的成品率可能会下降。
发明内容
一些示例性实施例提供了一种能够在奇偶校验单元区域中存储中毒标志(poisonflag)而没有大小开销的半导体存储器装置。
一些示例性实施例提供了一种存储器系统，包括能够在奇偶校验单元区域中存储中毒标志而没有大小开销的一个或多个半导体存储器装置。
根据一些示例性实施例，一种半导体存储器装置包括存储器单元阵列、管芯上(on-die)错误校正码(ECC)引擎和控制逻辑电路。存储器单元阵列可以可选地包括耦接到多个字线和多个位线的多个易失性存储器单元。管芯上ECC引擎基于ECC被配置为在写入操作中：对从存储器控制器接收的主数据执行ECC编码操作以生成第一奇偶校验数据；基于中毒模式信号用从存储器控制器接收的中毒标志选择性地替换第一奇偶校验数据的一部分以生成第二奇偶校验数据；输出第二奇偶校验数据和中毒标志；将主数据提供给存储器单元阵列的目标页中的正常单元区域；并且将第一奇偶校验数据提供给目标页中的奇偶校验单元区域或将中毒标志和第二奇偶校验数据提供给奇偶校验单元区域。控制逻辑电路被配置为基于来自存储器控制器的命令和地址控制管芯上ECC引擎并且生成中毒模式信号。
根据一些示例性实施例，一种存储器系统包括半导体存储器装置和存储器控制器。存储器控制器被配置为控制半导体存储器装置，并且向半导体存储器装置发射主数据和中毒标志。半导体存储器装置包括存储器单元阵列、管芯上错误校正码(ECC)引擎和控制逻辑电路。存储器单元阵列可以可选地包括耦接到多个字线和多个位线的多个易失性存储器单元。管芯上ECC引擎基于ECC被配置为在写入操作中：对主数据执行ECC编码操作以生成第一奇偶校验数据；基于中毒模式信号用中毒标志选择性地替换第一奇偶校验数据的一部分，以生成第二奇偶校验数据；输出第二奇偶校验数据和中毒标志；将主数据提供给存储器单元阵列的目标页中的正常单元区域；并且将第一奇偶校验数据提供给目标页中的奇偶校验单元区域或将中毒标志和第二奇偶校验数据提供给奇偶校验单元区域。控制逻辑电路被配置为基于来自存储器控制器的命令和地址控制管芯上ECC引擎并且生成中毒模式信号。
根据一些示例性实施例，一种半导体存储器装置包括存储器单元阵列、管芯上错误校正码(ECC)引擎和控制逻辑电路。存储器单元阵列可以可选地包括耦接到多个字线和多个位线的多个易失性存储器单元。管芯上ECC引擎基于ECC被配置为在写入操作中：对从存储器控制器接收的主数据执行ECC编码操作以生成第一奇偶校验数据；基于中毒模式信号用从存储器控制器接收的中毒标志选择性地替换第一奇偶校验数据的一部分，以生成第二奇偶校验数据；输出第二奇偶校验数据和中毒标志；将主数据提供给存储器单元阵列的目标页中的正常单元区域；并且将第一奇偶校验数据提供给目标页中的奇偶校验单元区域或将中毒标志和第二奇偶校验数据提供给奇偶校验单元区域。控制逻辑电路被配置为基于来自存储器控制器的命令和地址控制管芯上ECC引擎并且生成中毒模式信号。在一个实施例中，管芯上ECC引擎在读取操作中响应于中毒模式信号指定中毒模式而被配置为接收从目标页中的正常单元区域读取的主数据，接收从目标页中的奇偶校验单元区域读取的中毒标志和第二奇偶校验数据，并且使用ECC基于第二奇偶校验数据对主数据和中毒标志执行ECC解码操作以校正主数据和中毒标志中的错误位。在一个实施例中，在读取操作中并响应于中毒模式信号指定正常模式，管芯上ECC引擎被配置为从目标页中的正常单元区域接收主数据，接收从目标页中的奇偶校验单元区域读取的第一奇偶校验数据，并且使用ECC基于第一奇偶校验数据对主数据执行ECC解码操作以校正主数据中的一个错误位并且检测主数据中的两个错误位。
因此，在根据示例性实施例的半导体存储器装置和存储器系统中，管芯上ECC引擎使用ECC对主数据执行ECC编码以生成第一奇偶校验数据，在中毒模式下用中毒标志替换第一奇偶校验数据的一部分以生成第二奇偶校验数据，将中毒标志和第二奇偶校验数据存储在奇偶校验单元区域中，并且基于第二奇偶校验数据对主数据和中毒标志执行ECC解码操作以保护中毒标志。也即，半导体存储器装置可以将中毒标志作为元数据存储在奇偶校验单元区域中而没有大小开销，并且基于中毒模式信号管芯上ECC引擎可以基于在正常模式下用作与中毒模式下不同的代码的ECC来执行ECC编码操作。
附图说明
从以下结合附图的详细描述中将更清楚地理解说明性的、非限制性示例性实施例。
图1是展示了根据示例性实施例的存储器系统的框图。
图2是展示了根据示例性实施例的图1的存储器系统中的存储器控制器的示例的框图。
图3是展示了根据示例性实施例的图1的存储器系统中的半导体存储器装置的示例的框图。
图4展示了图3的半导体存储器装置中的第一存储体阵列的示例。
图5展示了图3的半导体存储器装置处于正常模式的写入操作中的部分。
图6展示了图3的半导体存储器装置处于正常模式的读取操作中的部分。
图7展示了图3的半导体存储器装置处于中毒模式的写入操作中的部分。
图8展示了图3的半导体存储器装置处于中毒模式的读取操作中的部分。
图9是展示了根据示例性实施例的图3的半导体存储器装置中的管芯上ECC引擎的示例的框图。
图10展示了根据示例性实施例的在图9的管芯上ECC引擎中使用的ECC和第一奇偶校验数据的关系。
图11展示了根据示例性实施例的图10中的ECC的示例。
图12展示了管芯上ECC引擎修改在正常模式下使用的ECC以提供在中毒模式下使用的经修改的ECC。
图13是展示了根据示例性实施例的图9的管芯上ECC引擎中的选择性中毒标志注入器的示例的电路图。
图14展示了根据示例性实施例的图9的管芯上ECC引擎中的ECC解码器的示例。
图15是展示了根据示例性实施例的图14的ECC解码器中的经修改的校正子发生器的示例的电路图。
图16展示了图3的半导体存储器装置在正常模式下执行写入操作。
图17展示了图3的半导体存储器装置在中毒模式下执行写入操作。
图18展示了图3的半导体存储器装置在正常模式下执行读取操作。
图19展示了图3的半导体存储器装置在中毒模式下执行读取操作。
图20是展示了操作半导体存储器装置的方法的流程图。
图21是展示了操作半导体存储器装置的方法的序列图。
图22是展示了根据示例性实施例的存储器模块的示例的框图。
图23是展示了根据示例性实施例的半导体存储器装置的框图。
图24是展示了根据示例性实施例的包括堆叠存储器装置的半导体封装的图示。
具体实施方式
在下文中将参考附图更全面地描述各种示例性实施例，在附图中示出一些示例性实施例。
图1是展示了根据示例性实施例的存储器系统的框图。
参考图1，存储器系统20可以包括存储器控制器100(例如，外部存储器控制器)和半导体存储器装置200。
存储器控制器100可以控制存储器系统20的整体操作。存储器控制器100可以控制外部主机与半导体存储器装置200之间的整体数据交换。
例如，存储器控制器100可以响应于来自主机的一个或多个请求而将数据写入半导体存储器装置200或从半导体存储器装置200读取数据。此外，存储器控制器100可以向半导体存储器装置200发出操作命令以便控制半导体存储器装置200。
存储器控制器100可以向半导体存储器装置200发射命令CMD和地址(信号)ADDR并且可以与半导体存储器装置200交换主数据MD。此外，存储器控制器100可以向半导体存储器装置200发射指示主数据MD是否对应于中毒数据的中毒标志PF。中毒数据可以是包括错误或发生错误的位的数据。
半导体存储器装置200可以向存储器控制器100发射指示要发射到存储器控制器100的主数据MD是否对应于中毒数据的中毒标志PF。
在示例性实施例中，半导体存储器装置200是包括多个动态(易失性)存储器单元的存储器装置，所述存储器单元诸如动态随机存取存储器(DRAM)、双倍数据速率7(DDR7)同步DRAM(SDRAM)，但是示例性实施例不限于此。
存储器控制器100可以包括中央处理单元(CPU)110和中毒标志发生器130，并且半导体存储器装置200可以包括控制逻辑电路210、存储器单元阵列(MCA)300和管芯上(OD)错误校正码(ECC)引擎400。
CPU 110可以控制存储器控制器100的整体操作。中毒标志发生器130可以在CPU110的控制下生成中毒标志PF。
存储器单元阵列300可以存储主数据MD并且可以选择性地存储中毒标志PF。
控制逻辑电路210可以基于命令CMD和地址ADDR控制管芯上ECC引擎400并且可以向管芯上ECC引擎400提供中毒模式信号。
管芯上ECC引擎400基于其中存储的ECC并且在写入操作中可以对从存储器控制器100接收的主数据MD执行ECC编码操作以生成第一奇偶校验数据，可以用从存储器控制器100接收的中毒标志PF选择性地替换第一奇偶校验数据的一部分以基于中毒模式信号生成第二奇偶校验数据，可以将主数据MD提供给存储器单元阵列300的目标页中的正常单元区域，并且可以将第一奇偶校验数据提供给目标页中的奇偶校验单元区域或将中毒标志PF和第二奇偶校验数据提供给奇偶校验单元区域。如本文所用，术语“选择性地替换x”或类似术语可以意味着基于中毒模式信号替换x。也即，可以基于中毒模式信号指示正常模式还是中毒模式来替换或不替换x。
管芯上ECC引擎400可以在读取操作中并响应于中毒模式信号指定中毒模式而接收从目标页中的正常单元区域读取的主数据MD，可以接收中毒标志PF和从目标页中的奇偶校验单元区域读取的第二奇偶校验数据，并且可以使用ECC基于第二奇偶校验数据对主数据MD和中毒标志PF执行ECC解码操作以校正主数据MD的错误位和中毒标志PF。
管芯上ECC引擎400可以通过在正常模式下将ECC用作单错误校正/双错误检测(SECDED)代码并且通过在中毒模式下将ECC用作单错误校正(SEC)代码来执行ECC编码操作以将中毒标志PF存储在奇偶校验单元区域中并且对主数据MD和中毒标志PF执行ECC解码操作以保护中毒标志PF。也即，管芯上ECC引擎400可以基于在正常模式和中毒模式下用作不同代码的ECC基于中毒模式信号执行ECC编码操作和ECC解码操作。也即，与中毒模式下所使用的代码相比，ECC编码操作和ECC解码操作在正常模式下使用不同的代码。
图2是展示了根据示例性实施例的图1中的存储器控制器的示例的框图。
参考图2，存储器控制器100可以包括CPU 110、数据缓冲器120、中毒标志发生器130、ECC引擎140、命令(CMD)缓冲器180和地址缓冲器190。
CPU 110从主机装置(未示出)接收请求REQ和数据DTA，并且将数据DTA提供给数据缓冲器120和中毒标志发生器130。
数据缓冲器120缓冲数据DTA以将第一主数据MD1提供给半导体存储器装置200(图2中未示出)。
中毒标志发生器130基于数据DTA生成指示第一主数据MD1是否对应于中毒数据的中毒标志PF，并且将中毒标志PF发射到半导体存储器装置200(图2中未示出)。
ECC引擎140在半导体存储器装置200的读取操作中接收第二主数据MD2并且从半导体存储器装置200选择性地接收中毒标志PF，对第二主数据MD2和中毒标志PF执行ECC解码，校正第二主数据MD2中的错误位或中毒标志PF，并且将经校正的主数据C_MD2或中毒标志PF提供给CPU 110。
命令缓冲器180在CPU 110的控制下存储对应于请求REQ的命令CMD并且将命令CMD发射到半导体存储器装置200。地址缓冲器190在CPU 110的控制下存储地址ADDR并且将地址ADDR发射到半导体存储器装置200。
图3是展示了根据示例性实施例的图1的存储器系统中的半导体存储器装置的示例的框图。
参考图3，半导体存储器装置200可以包括控制逻辑电路210、地址寄存器220、存储体控制逻辑230、行地址多路复用器240、列地址锁存器250、行解码器260、列解码器270、存储器单元阵列300、读出放大器单元285、输入/输出(I/O)门控电路290、刷新计数器245、管芯上ECC引擎400以及数据输入/输出(I/O)缓冲器295。
存储器单元阵列300可以包括第一存储体阵列至第八存储体阵列310～380。行解码器260可以包括分别耦接到第一存储体阵列至第八存储体阵列310～380的第一存储体行解码器至第八存储体行解码器260a～260h，列解码器270可以包括分别耦接到第一存储体阵列至第八存储体阵列310～380的第一存储体列解码器至第八存储体列解码器270a～270h，并且读出放大器单元285可以包括分别耦接到第一存储体阵列至第八存储体阵列310～380的第一存储体读出放大器至第八存储体读出放大器285a～285h。
第一存储体阵列至第八存储体阵列310～380、第一存储体行解码器至第八存储体行解码器260a～260h、第一存储体列解码器至第八存储体列解码器270a～270h以及第一存储体读出放大器至第八存储体读出放大器285a～285h可以形成第一存储体至第八存储体。第一存储体阵列至第八存储体阵列310～380中的每一个可以包括耦接到字线WL和位线BTL的多个存储器单元MC。
地址寄存器220可以从存储器控制器100接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR以及命令CMD。
地址寄存器220可以将所接收的存储体地址BANK_ADDR提供给存储体控制逻辑230，可以将所接收的行地址ROW_ADDR提供给行地址多路复用器240，并且可以将所接收的列地址COL_ADDR提供给列地址锁存器250。
存储体控制逻辑230可以响应于存储体地址BANK_ADDR而生成存储体控制信号。第一存储体行解码器至第八存储体行解码器260a～260h中的对应于存储体地址BANK_ADDR的一者可以响应于存储体控制信号而激活，并且第一存储体列解码器至第八存储体列解码器270a～270h中的对应于存储体地址BANK_ADDR的一者可以响应于存储体控制信号而激活。
行地址多路复用器240可以从地址寄存器220接收行地址ROW_ADDR，并且可以从刷新计数器245接收刷新行地址REF_ADDR。行地址多路复用器240可以选择性地输出行地址ROW_ADDR和刷新行地址REF_ADDR中的一者作为行地址RA。从行地址多路复用器240输出的行地址RA可以应用于第一存储体行解码器至第八存储体行解码器260a～260h。
第一存储体行解码器至第八存储体行解码器260a～260h中的所激活的存储体行解码器可以对从行地址多路复用器240输出的行地址RA进行解码，并且可以激活对应于行地址RA的字线。例如，所激活的存储体行解码器可以将字线驱动电压施加到对应于行地址RA的字线。
列地址锁存器250可以从地址寄存器220接收列地址COL_ADDR，并且可以临时存储所接收的列地址COL_ADDR。在一些实施例中，在突发模式下，列地址锁存器250可以生成从所接收的列地址COL_ADDR递增的列地址COL_ADDR'。列地址锁存器250可以将临时存储或生成的列地址COL_ADDR'施加到第一存储体列解码器至第八存储体列解码器270a～270h。
第一存储体列解码器至第八存储体列解码器270a～270h中的所激活的存储体列解码器可以对从列地址锁存器250输出的列地址COL_ADDR进行解码，并且可以控制I/O门控电路290以便输出对应于列地址COL_ADDR的数据。
I/O门控电路290可以包括用于门控输入/输出数据的电路。I/O门控电路290还可以包括用于存储从第一存储体阵列至第八存储体阵列310～380输出的数据的读取数据锁存器，以及用于将数据写入第一存储体阵列至第八存储体阵列310～380的写入驱动器。
从第一存储体阵列至第八存储体阵列310～380中的一个存储体阵列读取的码字CW可以由耦接到要从中读取数据的一个存储体阵列的读出放大器来读出，并且可以存储在读取数据锁存器中。存储在读取数据锁存器中的码字CW由管芯上ECC引擎400进行ECC解码，并且主数据MD可以在正常模式下提供给数据I/O缓冲器295，并且主数据MD和中毒标志PF可以在中毒模式下提供给数据I/O缓冲器295。数据I/O缓冲器295可以在正常模式下将主数据MD发射到存储器控制器100，并且可以在中毒模式下将主数据MD和中毒标志PF发射到存储器控制器100。
可以将要写入第一存储体阵列至第八存储体阵列310～380中的一个存储体阵列中的主数据MD连同来自存储器控制器100的中毒标志PF一起提供给数据I/O缓冲器295。数据I/O缓冲器可以将主数据MD和中毒标志PF提供给管芯上ECC引擎400。
管芯上ECC引擎400在正常模式下可以基于中毒模式信号PMS对主数据MD执行ECC解码操作以生成第一奇偶校验数据，并且可以通过I/O门控电路290将包括主数据MD和第一奇偶校验数据的码字CW写入第一存储体阵列至第八存储体阵列310～380中的一个存储体阵列中的目标页中。
管芯上ECC引擎400在中毒模式下可以基于中毒模式信号PMS对主数据MD执行ECC解码操作以生成第一奇偶校验数据，可以用中毒标志PF替换第一奇偶校验数据中的位的一部分以生成第二奇偶校验数据，并且可以通过I/O门控电路290将包括主数据MD、第二奇偶校验数据和中毒标志PF的码字CW写入第一存储体阵列至第八存储体阵列310～380中的一个存储体阵列中的目标页中。
控制逻辑电路210可以控制半导体存储器装置200的操作。例如，控制逻辑电路210可以生成用于半导体存储器装置200的控制信号以便执行写入操作或读取操作。控制逻辑电路210可以包括对从存储器控制器100接收的命令CMD进行解码的命令解码器211和设置半导体存储器装置200的操作模式的模式寄存器212。
例如，命令解码器211可以通过对写入使能信号、行地址选通信号、列地址选通信号、芯片选择信号等进行解码来生成对应于命令CMD的控制信号。控制逻辑电路210可以生成用于控制I/O门控电路290的第一控制信号CTL1、用于控制管芯上ECC引擎400的第二控制信号CTL2以及指定正常模式和中毒模式中的一者的中毒模式信号PMS，并且可以将中毒模式信号PMS提供给管芯上ECC引擎400。当基于所述命令(或模式寄存器设置命令)将模式寄存器212设置为中毒模式时，控制逻辑电路210可以响应于模式寄存器212被设置为中毒模式而输出具有第一逻辑电平的中毒模式信号PMS。
图4展示了图3的半导体存储器装置中的第一存储体阵列的示例。
参考图4，第一存储体阵列310包括多个字线WL0～WLm-1(其中m是等于或大于二的偶数)、多个位线BTL0～BTLn-1(其中n是等于或大于2的偶数)，以及位于字线WL0～WLm-1与位线BTL0～BTLn-1之间的交叉处的多个存储器单元MC。
位线BTL0～BTLn-1可以在第一方向D1上延伸，而字线WL～WLm-1可以在第二方向D2上延伸。
每个存储器单元MC包括耦接到字线WL0～WLm-1中的一个和位线BTL0～BTLn-1中的一个的存取(单元)晶体管以及耦接到单元晶体管的存储(单元)电容器。也即，每个存储器单元MC具有DRAM单元结构。
此外，存储器单元MC可以根据存储器单元MC是耦接到偶数字线(例如，WL0)还是奇数字线(例如，WL1)而具有不同的布置。也即，耦接到相邻存储器单元的位线可以根据由存取地址选择的字线是偶数字线还是奇数字线而不同。
图5展示了图3的半导体存储器装置200处于正常模式的写入操作中的部分。
在图5中，展示了控制逻辑电路210、第一存储体阵列310、I/O门控电路290和管芯上ECC引擎400。
参考图5，第一存储体阵列310包括正常单元阵列NCA和奇偶校验单元阵列PCA。正常单元阵列NCA可以被称为正常单元区域并且奇偶校验单元阵列PCA可以被称为奇偶校验单元区域。
正常单元阵列NCA包括多个第一存储器块MB0～MB15，即311～313，并且奇偶校验单元阵列PCA至少包括第二存储器块314。第一存储器块311～313是确定半导体存储器装置200的存储器容量的存储器块。第二存储器块314用于ECC和/或冗余修复。由于用于ECC和/或冗余修复的第二存储器块314用于ECC、数据线修复和块修复以修复在第一存储器块311～313中生成的“失败”单元，因此第二存储器块314也被称为EDB块。在第一存储器块311～313中的每一个中，多个第一存储器单元以行和列布置。在第二存储器块314中，多个第二存储器单元以行和列布置。连接到字线WL和位线BTL的交叉处的第一存储器单元可以是易失性存储器单元。连接到字线WL和位线RBTL的交叉处的第二存储器单元可以是易失性存储器单元。
I/O门控电路290包括分别连接到第一存储器块311～313和第二存储器块314的多个开关电路291a～291d。
管芯上ECC引擎400可以通过第一数据线GI O和第二数据线EDBI O连接到开关电路291a～291d。控制逻辑电路210可以接收命令CMD和地址ADDR，并且可以对命令CMD进行解码以将用于控制开关电路291a～291d的第一控制信号CTL1提供给I/O门控电路290，并且将用于控制管芯上ECC引擎400的第二控制信号CTL2和中毒模式信号PMS提供给管芯上ECC引擎400。
当命令CMD为写入命令并且控制逻辑电路中的模式寄存器212(参见图3)被设置为正常模式时，控制逻辑电路210将第二控制信号CTL2和指定正常模式的中毒模式信号PMS提供给管芯上ECC引擎400，并且管芯上ECC引擎400基于第二控制信号CTL2和中毒模式信号PMS对主数据MD执行ECC编码以生成第一奇偶校验数据PRT1，并且向I/O门控电路290提供包括主数据MD和第一奇偶校验数据PRT1的码字CW。控制逻辑电路210将第一控制信号CTL1提供给I/O门控电路290，使得码字CW被存储在第一存储体阵列310中的目标页中。
图6展示了图3的半导体存储器装置处于正常模式的读取操作中的部分。
在图6中，将省略关于图5重复的元件的描述。
参考图6，当命令CMD是用于指定读取操作的读取命令并且控制逻辑电路中的模式寄存器212被设置为正常模式时，控制逻辑电路210将第一控制信号CTL1提供给I/O门控电路290，使得存储在第一存储体阵列310中的目标页中的(读取)码字RCW被提供给管芯上ECC引擎400。码字RCW包括主数据MD和第一奇偶校验数据PRT1。
在一个实施例中，管芯上ECC引擎400对读取码字RCW执行ECC解码操作以校正一个错误位并检测读取码字RCW中的两个错误位并且输出经校正的主数据C_MD。
图7展示了图3的半导体存储器装置处于中毒模式的写入操作中的部分。
在图7中，将省略关于图5重复的元件的描述。
参考图7，当命令CMD为写入命令并且控制逻辑电路中的模式寄存器212被设置为中毒模式时，控制逻辑电路210将第二控制信号CTL2和指定中毒模式的中毒模式信号PMS提供给管芯上ECC引擎400。管芯上ECC引擎400基于第二控制信号CTL2和中毒模式信号PMS对主数据MD执行ECC编码以生成第一奇偶校验数据，用中毒标志PF替换第一奇偶校验数据的一部分以生成第二奇偶校验数据PRT2，并且向I/O门控电路290提供包括主数据MD、中毒标志PF和第二奇偶校验数据PRT2的码字CW。控制逻辑电路210将第一控制信号CTL1提供给I/O门控电路290，使得码字CW被存储在第一存储体阵列310中的目标页中。中毒标志PF和第二奇偶校验数据PRT2可以存储在目标页中的奇偶校验单元区域PCA中。
图8展示了图3的半导体存储器装置处于中毒模式的读取操作中的部分。
在图8中，将省略关于图7重复的元件的描述。
参考图8，当命令CMD是用于指定读取操作的读取命令并且控制逻辑电路中的模式寄存器212被设置为中毒模式时，控制逻辑电路210将第一控制信号CTL1提供给I/O门控电路290，使得存储在第一存储体阵列310中的目标页中的(读取)码字RCW被提供给管芯上ECC引擎400。码字RCW包括主数据MD、中毒标志PF和第二奇偶校验数据PRT2。
管芯上ECC引擎400使用第二奇偶校验数据PRT2对主数据MD和中毒标志PF执行ECC解码操作以校正主数据MD和中毒标志PF中的一个错误位，并且输出经校正的主数据C_MD和中毒标志PF。
图9是展示了根据示例性实施例的图3的半导体存储器装置中的管芯上ECC引擎的示例的框图。
参考图9，管芯上ECC引擎400可以包括(ECC)存储器410、ECC编码器420、选择性中毒标志注入器430和ECC解码器440。
ECC存储器410存储ECC 415。ECC 415可以由奇偶校验矩阵(例如，ECC415的数据格式/结构可以是奇偶校验矩阵)或H矩阵表示，并且可以包括对应于主数据(例如，MD)中的数据位的多个列向量和对应于第一奇偶校验数据(例如，PRT1)中的奇偶校验位的多个奇偶校验向量。
ECC编码器420连接到ECC存储器410，并且可以使用存储在ECC存储器410中的ECC415对主数据MD执行ECC编码操作，以在半导体存储器装置200的写入操作中生成第一奇偶校验数据PRT1。ECC编码器420可以将第一奇偶校验数据PRT1提供给选择性中毒标志注入器430。
选择性中毒标志注入器430可以接收第一奇偶校验数据PRT1、中毒标志PF和中毒模式信号PMS，可以基于中毒模式信号PMS用中毒标志PF选择性地替换第一奇偶校验数据PRT1中的位的一部分以生成第二奇偶校验数据PRT2，并且可以输出第二奇偶校验数据PRT2和中毒标志PF。
因此，选择性中毒标志注入器430可以响应于中毒模式信号PMS指定正常模式而输出第一奇偶校验数据PRT1，并且可以响应于指定中毒模式的中毒模式信号PMS而输出第二奇偶校验数据PRT2和中毒标志PF。因此，管芯上ECC引擎400可以在正常模式下向存储体阵列的目标页提供包括主数据MD和第一奇偶校验数据PRT1的码字CW，并且在中毒模式下向存储体阵列的目标页提供包括主数据MD、第二奇偶校验数据PRT2和中毒标志PF的码字CW。选择性中毒标志注入器430可以向ECC解码器440提供用中毒标志PF替换的第一奇偶校验位PB1。
ECC解码器440连接到ECC存储器410。ECC解码器440可以在正常模式的读取操作中基于中毒模式信号PMS接收包括主数据MD和第一奇偶校验数据PRT1的码字CW，可以使用ECC415基于奇偶校验数据PRT1对主数据MD执行ECC解码操作以校正主数据MD中的错误位和/或检测主数据MD中的两个错误位，并且可以输出经校正的主数据C_MD。
ECC解码器440可以在中毒模式的读取操作中基于中毒模式信号PMS接收包括主数据MD、第二奇偶校验数据PRT2和中毒标志PF的码字CW，可以使用ECC 415基于第二奇偶校验数据PRT2和第一奇偶校验位PB1对主数据MD和中毒标志PF执行ECC解码操作以校正主数据MD和中毒标志PF中的错误位，并且可以输出经校正的主数据C_MD和经校正的中毒标志C_PF。
尽管参考图9描述了ECC存储器410连接到ECC编码器420和ECC解码器440，但是在示例性实施例中，ECC存储器410可以用ECC编码器420和/或ECC解码器440内的XOR门来实现。
图10展示了根据示例性实施例的在图9的管芯上ECC引擎中使用的ECC和第一奇偶校验数据的关系。
在图10中，假设主数据MD包括多个子数据单元SDU1～SDUx，并且第一奇偶校验数据PRT1包括x位奇偶校验位PB1～PBx。在图10中，假设x是等于或大于八的自然数。
参考图10，ECC 415可以被划分成对应于多个子数据单元SDU1～SDUx和第一奇偶校验数据PRTl的多个代码组CG1～CGx和PCG。代码组PCG可以包括对应于第一奇偶校验数据PRT1的奇偶校验位PB1～PBx的多个列向量PV1～PVx。
代码组CG1可以包括对应于子数据单元SDU1中的数据位的多个列向量CV11～CV1k(k是等于或大于四的整数)，代码组CG2可以包括对应于子数据单元SDU2中的数据位的多个列向量CV21～CV2k，并且代码组CGx可以包括对应于子数据单元SDUx中的数据位的多个列向量CVx1～CVxk。
图11展示了根据示例性实施例的图10中的ECC的示例。
在图11中，假设主数据MD包括256位数据位d1～d256，并且第一奇偶校验数据PRT1可以包括奇偶校验位PB1～PB16。也即，假设在图10中x为十六。
参考图11，主数据MD的数据位d1～d256可以被划分成第一子数据单元至第十六子数据单元SDU1～SDU16。
第一子数据单元至第十六子数据单元SDU1～SDU16中的每一个包括16位数据位。子数据单元SDU1包括数据位d1～d16，子数据单元SDU2包括数据位d17～d32，子数据单元SDU3包括数据位d33～d48，子数据单元SDU4包括数据位d49～d64，以此类推，子数据单元SDU16包括数据位d241～d256。
ECCa(即，奇偶校验矩阵)包括对应于第一子数据单元至第十六子数据单元SDU1～SDU16的第一代码组至第十六代码组CG1～CG16和对应于奇偶校验位PB1～PB16的代码组PCG。
第一代码组至第十六代码组CG1～CG16包括列向量CV11～CV116、CV211～CV216、CV31～CV316、CV41～CV416、……、CV161～CV1616，并且代码组PCG包括列向量PV1～PV16。
图12展示了管芯上ECC引擎修改在正常模式下使用的ECC以提供在中毒模式下使用的经修改的ECC。
在图12中，为了便于解释，作为示例示出管芯上ECC引擎400修改在正常模式下使用的(7,5)单错误校正/双错误检测(SECDED)代码ECCb以提供在中毒模式下使用的经修改的(8,4)单错误校正(SEC)代码ECCb_M。
参考图12，(7,5)SECDED代码ECCb可以包括对应于数据位d1、d2、d3、d4、d5、d6和d7的列向量CV1、CV2、CV3、CV4、CV5、CV6和CV7以及对应于奇偶校验位PB1、PB2、PB3、PB4和PB5的奇偶校验向量PV1、PV2、PV3、PV4和PV5。
列向量CV1、CV2、CV3、CV4、CV5、CV6和CV7中的每一个可以包括奇数个具有第一逻辑电平(逻辑高电平)的元素，并且(7,5)SECDED代码ECCb对应于奇数奇偶校验。
图9中的ECC编码器420在正常模式下使用(7,5)SECDED代码ECCb对数据位d1、d2、d3、d4、d5、d6和d7执行ECC编码操作以生成奇偶校验位PB1、PB2、PB3、PB4和PB5，并且使用(7,5)SECDED代码ECCb基于奇偶校验位PB1、PB2、PB3、PB4和PB5对数据位d1、d2、d3、d4、d5、d6和d7执行ECC解码操作以校正一个错误位并检测数据位d1、d2、d3、d4、d5、d6和d7中的两个错误位。
当模式寄存器212被设置为中毒模式时，图3中的控制逻辑电路210可以不关心对多行SECDED代码ECCb中的与要用中毒标志PF替换的第一奇偶校验位PB1相关联的第一行的处理。图3中的控制逻辑电路210还可以改变与第一奇偶校验位PB1相关联的第一奇偶校验向量PV1的元素，使得第一奇偶校验向量PV1的所改变元素不与列向量CV1、CV2、CV3、CV4、CV5、CV6和CV7中的每一个的元素以及奇偶校验向量PB2、PB3、PB4和PB5中的每一个的元素重叠，以生成包括所改变的奇偶校验向量PV1'的经修改的(8,4)SEC代码ECCb_M。奇偶校验向量PB2、PB3、PB4和PB5(除了第一奇偶校验向量PV1之外的奇偶校验向量)可以被称为第二奇偶校验向量。
图9中的ECC编码器420在中毒模式下使用经修改的SEC代码ECCb_M对数据位d1、d2、d3、d4、d5、d6和d7以及中毒标志PF执行ECC编码操作以生成奇偶校验位PB2、PB3、PB4和PB5，并且使用经修改的SEC代码ECCb_M基于奇偶校验位PB2、PB3、PB4和PB5对数据位d1、d2、d3、d4、d5、d6和d7执行ECC解码操作以校正数据位d1、d2、d3、d4、d5、d6和d7和中毒标志PF中的一个错误位。
图13是展示了根据示例性实施例的图9的管芯上ECC引擎中的选择性中毒标志注入器的示例的电路图。
在图13中，假设图9中的主数据MD包括256位，并且第一奇偶校验数据PRT1包括16位奇偶校验位PB1～PB16。
参考图13，选择性中毒标志注入器430可以包括多个多路复用器431、432和433以及多个XOR门434和435。
多路复用器431可以响应于中毒模式信号PMS而输出第一奇偶校验位PB1和中毒标志PF中的一者以将第一奇偶校验位PB1替换为所选择位SPBl。
XOR门434可以对中毒标志PF和与所改变的奇偶校验向量相关联的奇偶校验位PB4执行XOR运算，并且多路复用器432可以响应于中毒模式信号PMS而输出XOR门434的输出和奇偶校验位PB4中的一者作为所选择位SPB4。
XOR门435可以对中毒标志PF和与所改变的奇偶校验向量相关联的奇偶校验位PB5执行XOR运算，并且多路复用器433可以响应于中毒模式信号PMS而输出XOR门435的输出和奇偶校验位PB5中的一者作为所选择位SPB5。
响应于中毒模式信号PMS指定正常模式，多路复用器431输出第一奇偶校验位PB1，多路复用器432输出奇偶校验位PB4，多路复用器433输出奇偶校验位PB5，并且因此选择性中毒标志注入器430在正常模式下输出第一奇偶校验数据PRT1。
响应于中毒模式信号PMS指定中毒模式，多路复用器431输出中毒标志PF，多路复用器432输出XOR门434的输出，多路复用器433输出XOR门435的输出，并且因此选择性中毒标志注入器430在中毒模式下输出包括中毒标志PF的第二奇偶校验数据PRT2，并且其中奇偶校验位PB4和PB5的逻辑电平基于中毒标志PF的逻辑电平选择性地反转。
也即，选择性中毒标志注入器430在中毒模式下可以用中毒标志PF替换第一奇偶校验位PB1，并且可以用第二奇偶校验位PB4和PB5中的每一个和中毒标志PF执行XOR运算的结果替换与多个奇偶校验向量中的所改变的第一奇偶校验向量PV1'相关联的第二奇偶校验位PB4和PB5。
选择性中毒标志注入器430可以将第一奇偶校验位PB1提供给ECC解码器440。
图14展示了根据示例性实施例的图9的管芯上ECC引擎中的ECC解码器的示例。
参考图14，ECC解码器440可以包括校正子生成电路450和经修改的校正子发生器460、错误定位器470以及数据校正器480。
校正子生成电路450可以包括校验位发生器451和校正子发生器453。
校验位发生器451基于读取主数据RMD通过执行XOR阵列运算来生成校验位CHB，并且校正子发生器453通过比较校验位CHB和第一奇偶校验数据PRT1或第二奇偶校验数据PRT2加中毒标志PF的对应位来生成校正子SDR。
经修改的校正子发生器460可以基于中毒模式信号PMS通过用第一奇偶校验位PB1选择性地替换校正子SDR的校正子位的一部分来生成经修改的校正子MSDR。经修改的校正子发生器460可以通过在正常模式下维持校正子SDR的校正子位以及通过在中毒模式下用第一奇偶校验位PB1替换校正子SDR的校正子位的一部分来生成经修改的校正子MSDR。
错误定位器470可以基于经修改的校正子MSDR检测读取主数据RMD中的错误或者检测读取主数据RMD和中毒标志PF中的错误并且可以输出指示所检测到的错误的位置的错误向量EV。
数据校正器480可以接收读取主数据RMD，可以基于错误向量EV校正读取主数据RMD中的一个错误位和/或检测两个错误位，并且可以在正常模式下输出经校正的主数据C_MD。数据校正器480可以接收读取主数据RMD和中毒标志PF，可以基于错误向量EV校正读取主数据RMD和中毒标志PF中的一个错误位，并且可以在中毒模式下输出经校正的主数据C_MD和中毒标志PF或经校正的主数据C_MD和经校正的中毒标志C_PF。
图15是展示了根据示例性实施例的图14的ECC解码器中的经修改的校正子发生器的示例的电路图。
在图15中，假设图9中的主数据MD包括256位，并且图14中的校正子SDR包括16位校正子位SB1～SB16。
参考图15，经修改的校正子发生器460可以包括多个多路复用器461、462和463以及多个XOR门464和465。
多路复用器461可以响应于中毒模式信号PMS而输出第一校正子位SB1和用于替换第一校正子位SB1的第一奇偶校验位PB1中的一者作为所选择位SSB1。
XOR门464可以对第一奇偶校验位PB1和与所改变的奇偶校验向量相关联的校正子位SB4执行XOR运算，并且多路复用器462可以响应于中毒模式信号PMS而输出XOR门464的输出和奇偶校验位SB4中的一者作为所选择位SSB4。
XOR门465可以对第一奇偶校验位PB1和与所改变的奇偶校验向量相关联的校正子位SB5执行XOR运算，并且多路复用器463可以响应于中毒模式信号PMS而输出XOR门465的输出和奇偶校验位SB5中的一者作为所选择位SSB5。
响应于中毒模式信号PMS指定正常模式，多路复用器461输出第一校正子位SB1，多路复用器462输出校正子位SB4，多路复用器463输出校正子奇偶校验位SB5，并且因此，经修改的校正子发生器460在正常模式下输出校正子SDR作为经修改的校正子MSDR。
响应于中毒模式信号PMS指定中毒模式，多路复用器461输出第一奇偶校验位PB1，多路复用器462输出XOR门464的输出，多路复用器463输出XOR门465的输出，并且因此经修改的校正子发生器460在中毒模式下输出包括第一奇偶校验位PB1的经修改的校正子MSDR，并且其中校正子位SB4和SB5的逻辑电平基于第一奇偶校验位PB1的逻辑电平选择性地反转。
也即，经修改的校正子发生器460在中毒模式下可以用第一奇偶校验位PB1替换第一校正子位SB1，并且可以用第二奇偶校验位SB4和SB5中的每一个和第一奇偶校验位PB1执行XOR运算的结果替换与多个奇偶校验向量中的所改变的第一奇偶校验向量PV1'相关联的第二校正子位SB4和SB5。
图16展示了图3的半导体存储器装置在正常模式下执行写入操作。
参考图3、图9和图16，当命令CMD是写入命令并且模式寄存器212被设置为正常模式时，ECC编码器420对主数据MD执行ECC编码以生成第一奇偶校验数据PRT1，如附图标记522所指示，并且将第一奇偶校验数据PRT1提供给选择性中毒标志注入器(SPFI)430。
因为中毒模式信号PMS响应于正常模式而具有第二逻辑电平(逻辑低电平，如参考PMS(“L”)所指示)，所以选择性中毒标志注入器430保持第一奇偶校验数据PRT1并且I/O门控电路290将主数据MD和第一奇偶校验数据PRT1写入第一存储体阵列310中的目标页TPG中，如附图标记524所指示。
图17展示了图3的半导体存储器装置在中毒模式下执行写入操作。
参考图3、图9和图17，当命令CMD是写入命令并且模式寄存器212被设置为中毒模式时，ECC编码器420对主数据MD执行ECC编码以生成第一奇偶校验数据PRT1，如附图标记522所指示，并且将第一奇偶校验数据PRT1提供给选择性中毒标志注入器430。
因为中毒模式信号PMS响应于中毒模式而具有第一逻辑电平(逻辑高电平，如参考PMS(“H”)所指示)，所以选择性中毒标志注入器430用中毒标志PF替换第一奇偶校验数据PRT1的一部分以输出第二奇偶校验数据PRT2和中毒标志PF。如附图标记525所指示，I/O门控电路290将主数据MD和第二奇偶校验数据PRT2以及中毒标志PF写入第一存储体阵列310中的目标页TPG中。第一奇偶校验数据PRT1可以包括16位并且第二奇偶校验数据PRT2可以包括15位。
图18展示了图3的半导体存储器装置在正常模式下执行读取操作。
参考图3、图9和图18，当命令CMD是读取命令并且模式寄存器212被设置为正常模式时(如参考PMS(“L”)所指示)，ECC解码器440从第一存储体阵列310中的目标页读取包括主数据MD和第一奇偶校验数据PRT1的码字RCW，如附图标记531所指示，基于第一奇偶校验数据PRT1对主数据MD执行ECC解码，校正主数据MD中的错误位EB，并且输出经校正的主数据MD'，如附图标记532所指示。
图19展示了图3的半导体存储器装置在中毒模式下执行读取操作。
参考图3、图9和图19，当命令CMD是读取命令并且模式寄存器212被设置为中毒模式时(如参考PMS(“H”)所指示)，ECC解码器440从第一存储体阵列310中的目标页读取包括主数据MD、第二奇偶校验数据PRT2和中毒标志PF的码字RCW，如附图标记533所指示，基于第二奇偶校验数据PRT2对主数据MD和中毒标志PF执行ECC解码，校正主数据MD中的错误位EB，并且输出经校正的主数据MD’和中毒标志PF，如附图标记534所指示。ECC解码器440通过使用中毒标志PF和被替换的第一奇偶校验位PB1来执行ECC解码操作。
图20是展示了操作半导体存储器装置的方法的流程图，并且图21是展示了操作半导体存储器装置的方法的序列图。
在图20和图21中，假设控制逻辑电路210中的模式寄存器212被设置为中毒模式。
参考图1至图21，存储器控制器100将主数据MD和中毒标志PF发射到半导体存储器装置200(DRAM)(操作S105)，并且半导体存储器装置200接收主数据MD和中毒标志PF(操作S110)。中毒标志PF可以指示主数据MD是否对应于中毒数据。
管芯上ECC引擎400对主数据MD执行ECC编码操作以生成第一奇偶校验数据PRT1(操作S120)，并且将第一奇偶校验数据PRT1提供给选择性中毒标志注入器430。
响应于具有第一逻辑电平的中毒模式信号PMS，选择性中毒标志注入器430用中毒标志PF替换第一奇偶校验数据PRT1的一部分以生成第二奇偶校验数据PRT2(操作S130)，并且输出第二奇偶校验数据PRT2和中毒标志PF。
I/O门控电路290将主数据MD、中毒标志PF和第二奇偶校验数据PRT2存储在目标页中(操作S140)。
I/O门控电路290基于来自存储器控制器的读取命令从目标页读取主数据MD、中毒标志PF和第二奇偶校验数据PRT2(操作S150)，并且将主数据MD、中毒标志PF和第二奇偶校验数据PRT2提供给管芯上ECC引擎400。
管芯上ECC引擎400基于第二奇偶校验数据PRT2对主数据MD和中毒标志PF执行ECC解码操作，以校正主数据MD和中毒标志PF中的错误位(操作S160)。
半导体存储器装置200将主数据MD和中毒标志PF发射到存储器控制器(操作S170)。
因此，在根据示例性实施例的半导体存储器装置和存储器系统中，管芯上ECC引擎使用ECC对主数据执行ECC编码以生成第一奇偶校验数据，在中毒模式下用中毒标志替换第一奇偶校验数据的一部分以生成第二奇偶校验数据，将中毒标志和第二奇偶校验数据存储在奇偶校验单元区域中，并且基于第二奇偶校验数据对主数据和中毒标志执行ECC解码操作以保护中毒标志。也即，半导体存储器装置可以将中毒标志作为元数据存储在奇偶校验单元区域中而没有大小开销，并且管芯上ECC引擎可以基于ECC来执行ECC编码操作，其中基于中毒模式信号ECC在正常模式和中毒模式中被用作不同的代码。也即，与中毒模式下所使用的代码相比，ECC编码操作的正常模式中使用了不同的代码。
图22是展示了根据示例性实施例的存储器模块的示例的框图。
参考图22，存储器模块600包括设置(或安装)在电路板601中的寄存器时钟驱动器(RCD)690、多个半导体存储器装置201a～201e、202a～202e、203a～203e和204a～204e、多个数据缓冲器641～645和651～655、模块电阻单元660和670、串行存在检测(SPD)芯片680以及电源管理集成电路(PMI C)685。
在此，可以是印刷电路板的电路板601可以在第一边缘部分603与第二边缘部分605之间沿垂直于第一方向D1的第二方向D2延伸。第一边缘部分603和第二边缘部分605可以在第一方向D1上延伸。
RCD 690可以位于电路板601的中心之上或附近。多个半导体存储器装置201a～201e、202a～202e、203a～203e和204a～204e可以在RCD 690与第一边缘部分603之间以及在RCD 690与第二边缘部分605之间以多个行布置。
在这种情况下，半导体存储器装置201a～201e和202a～202e可以在RCD690与第一边缘部分603之间沿着多个行布置。半导体存储器装置203a～203e和204a～204e可以在RCD690与第二边缘部分605之间沿着多个行布置。半导体存储器装置201a～201e和202a～202e的一部分可以是错误校正码(ECC)存储器装置。ECC存储器装置可以执行ECC编码操作以生成关于要写入多个半导体存储器装置201a～201e、202a～202e、203a～203e和204a～204e的存储器单元处的数据的奇偶校验位，并且执行ECC解码操作以校正从存储器单元读取的数据中发生的错误。
多个半导体存储器装置201a～201e、202a～202e、203a～203e和204a～204e中的每一个可以通过数据传输线耦接到数据缓冲器641～645和651～655中的对应数据缓冲器以用于接收/发射主数据MD和中毒标志PF。中毒标志PF可以具有对应电平并且可以指示多个半导体存储器装置201a～201e、202a～202e、203a～203e和204a～204e中的每一个接收的主数据MD是否对应于中毒数据。
多个半导体存储器装置201a～201e、202a～202e、203a～203e和204a～204e中的每一个可以采用图3的半导体存储器装置。因此，多个半导体存储器装置201a～201e、202a～202e、203a～203e和204a～204e中的每一个可以包括存储器单元阵列、控制逻辑电路和管芯上ECC引擎。存储器单元阵列可以包括正常单元区域和奇偶校验单元区域，并且多个半导体存储器装置201a～201e、202a～202e、203a～203e和204a～204e中的每一个可以单独设置为正常模式和中毒模式中的每一者。当多个半导体存储器装置201a～201e、202a～202e、203a～203e和204a～204e中的一些被设置为中毒模式时，多个半导体存储器装置201a～201e、202a～202e、203a～203e和204a～204e中的一些可以将中毒标志PF作为元数据存储在奇偶校验单元区域中。
RCD 690可以通过命令/地址传输线661向半导体存储器装置201a～201e提供命令/地址信号(例如，CA)并且可以通过命令/地址传输线663向半导体存储器装置202a～202e提供命令/地址信号。此外，RCD 690可以通过命令/地址传输线671向半导体存储器装置203a～203e提供命令/地址信号并且可以通过命令/地址传输线673向半导体存储器装置204a～204e提供命令/地址信号。
命令/地址传输线661和663可以共同连接到与第一边缘部分603相邻的模块电阻单元660，并且命令/地址传输线671和673可以共同连接到与第二边缘部分605相邻的模块电阻单元670。模块电阻单元660和670中的每一个可以包括连接到终端电压Vt t的终端电阻器Rt t/2。在这种情况下，模块电阻单元160和170的布置可以减少模块电阻单元的数量，从而减小设置终端电阻器的面积。
SPD芯片680可以与RCD 690相邻并且PMI C 685可以介于半导体存储器装置203e与第二边缘部分605之间。PMI C 685可以基于输入电压VI N生成电源电压VDD并且可以将电源电压VDD提供给半导体存储器装置201a～201e、202a～202e、203a～203e和204a～204e。
RCD 690可以在存储器控制器100的控制下控制半导体存储器装置201a～201e、202a～202e、203a～203e和204a～204e以及PMI C 685。RCD 690可以从存储器控制器100接收地址ADDR、命令CMD和时钟信号CK。
SPD芯片680可以是可编程只读存储器(例如，EEPROM)。SPD芯片680可以包括存储器模块600的初始信息或装置信息DI。在示例性实施例中，SPD芯片680可以包括存储器模块600的初始信息或装置信息DI，诸如模块形式、模块配置、存储容量、模块类型、执行环境等。
当包括存储器模块600的存储器系统被启动时，主机可以从SPD芯片680读取装置信息DI并且可以基于装置信息DI识别存储器模块600。主机可以基于来自SPD芯片680的装置信息DI控制存储器模块600。例如，主机可以基于来自SPD芯片680的装置信息DI识别包括在存储器模块600中的半导体存储器装置201a～201e、202a～202e、203a～203e和204a～204e的类型。
在示例性实施例中，SPD芯片680可以通过串行总线与主机通信。例如，主机可以通过串行总线与SPD芯片680交换信号。SPD芯片680也可以通过串行总线与RCD 690通信。串行总线可以包括2线串行总线中的至少一种，诸如内部集成电路(I 2C)、系统管理总线(SMBus)、电源管理总线(PMBus)、智能平台管理接口(I PMI)、管理部件传输协议(MCTP)等。
图23是展示了根据示例性实施例的半导体存储器装置的框图。
参考图23，半导体存储器装置700可以包括在堆叠芯片结构中提供软错误分析和校正功能的至少一个缓冲管芯710和组管芯720。
组管芯720可以包括堆叠在至少一个缓冲管芯710上的多个存储器管芯720-1至720-u(u是大于二的自然数)并且通过多个硅穿孔(TSV)线传送数据。
存储器管芯720-1至720u中的每一个可以包括单元核心722和管芯上ECC引擎724，并且单元核心722可以包括耦接到多个字线和多个位线的多个易失性存储器单元。
管芯上ECC引擎624可以采用图9的管芯上ECC引擎400。
因此，管芯上ECC引擎624使用ECC对主数据执行ECC编码以生成第一奇偶校验数据，在中毒模式下用中毒标志替换第一奇偶校验数据的一部分以生成第二奇偶校验数据，将中毒标志和第二奇偶校验数据存储在奇偶校验单元区域中，并且基于第二奇偶校验数据对主数据和中毒标志执行ECC解码操作以保护中毒标志。也即，半导体存储器装置700可以将中毒标志作为元数据存储在奇偶校验单元区域中而没有大小开销，并且管芯上ECC引擎624可以基于ECC来执行ECC编码操作，其中基于中毒模式信号ECC在正常模式下用作与中毒模式下不同的代码。也即，与中毒模式下所使用的代码相比，ECC编码操作的正常模式中使用了不同的代码。
至少一个缓冲管芯710可以包括穿孔ECC引擎712，所述穿孔ECC引擎在从通过TSV线接收的传输数据中检测到传输错误时使用传输奇偶校验位来校正传输错误并生成错误校正数据。
半导体存储器装置700可以是堆叠芯片型存储器装置或通过TSV线传送数据和控制信号的堆叠存储器装置。TSV线也可以被称为贯通电极。
在传输数据处发生的传输错误可归因于在TSV线处发生的噪声。由于在TSV线处发生的噪声导致的数据失败可以与由存储器管芯的错误操作而导致的数据失败区分开来，因此可以将其视为软数据失败(或软错误)。软数据失败可能是由于传输路径上的传输失败而产生的，并且可以通过ECC操作来检测和补救。
通过以上描述，形成在一个存储器管芯720-u处的数据TSV线组732可以包括TSV线L1至Lu，并且奇偶校验TSV线组734可以包括TSV线L10至Lv。
数据TSV线组732的TSV线L1至Lu和奇偶校验TSV线组734的奇偶校验TSV线L10至Lv可以连接到相应地形成在存储器管芯720-1至720-u之间的微凸块MCB。
存储器管芯720-1至720-u中的每一个可以包括DRAM单元，每个DRAM单元包括至少一个存取晶体管和一个存储电容器。
半导体存储器装置700可以具有三维(3D)芯片结构或2.5D芯片结构以通过数据总线B10与存储器控制器通信。至少一个缓冲管芯710可以通过数据总线B10与存储器控制器连接。
穿孔ECC引擎712可以基于通过奇偶校验TSV线组734接收的传输奇偶校验位确定在通过数据TSV线组732接收的传输数据处是否发生传输错误。
当检测到传输错误时，穿孔ECC引擎712可以使用传输奇偶校验位来校正传输数据上的传输错误。当传输错误不可校正时，穿孔ECC引擎712可输出指示不可校正数据错误的发生的信息。
图24是展示了根据示例性实施例的包括堆叠存储器装置的半导体封装的图示。
参考图24，半导体封装900可以包括一个或多个堆叠存储器装置910和GPU 920(图形处理单元)，并且GPU 920可以包括存储器控制器925。
堆叠存储器装置910和GPU 920可以位于中介层930上(例如穿孔安装)，并且堆叠存储器装置910和GPU 920所在的中介层可以位于封装基板940上(诸如通过安装)。封装基板940可以位于焊球950上(诸如通过安装)。存储器控制器925可以采用图1中的存储器控制器100。
堆叠存储器装置910中的每一个可以以各种形式实现，并且可以是其中堆叠多个层的高带宽存储器(HBM)形式的存储器装置。因此，堆叠存储器装置910中的每一个可以包括缓冲管芯和多个存储器管芯，并且多个存储器管芯中的每一个可以包括存储器单元阵列和管芯上ECC引擎并且缓冲管芯可以包括穿孔ECC引擎。
多个堆叠存储器装置910可以位于中介层930上(诸如通过安装)，并且GPU 920可以与多个堆叠存储器装置910通信。例如，堆叠存储器装置910和GPU 920中的每一个可以包括物理区域，并且可以通过物理区域在堆叠存储器装置910和GPU 920之间执行通信。
如上所述，在根据示例性实施例的半导体存储器装置中，管芯上ECC引擎使用ECC对主数据执行ECC编码以生成第一奇偶校验数据，在中毒模式下用中毒标志替换第一奇偶校验数据的一部分以生成第二奇偶校验数据，将中毒标志和第二奇偶校验数据存储在奇偶校验单元区域中，并且基于第二奇偶校验数据对主数据和中毒标志执行ECC解码操作以保护中毒标志。也即，半导体存储器装置可以将中毒标志作为元数据存储在奇偶校验单元区域中而没有大小开销，并且管芯上ECC引擎可以基于ECC来执行ECC编码操作，其中基于中毒模式信号ECC在正常模式下用作与中毒模式下不同的代码。也即，与中毒模式下所使用的代码相比，正常模式中使用了不同的代码用于ECC编码操作。
本公开可以应用于采用ECC的半导体存储器装置和存储器系统。
前述内容是对示例性实施例的说明，并且不应被解释为对其的限制。尽管已经描述了几个示例性实施例，但是本领域的技术人员将容易了解，在本质上不背离本公开的新颖教导和优点的情况下，可能在示例性实施例中进行许多修改。因此，所有此类修改旨在包括在权利要求所限定的本公开的范围内。

Claims (20)

1.一种半导体存储器装置，包括：
存储器单元阵列；
管芯上错误校正码(ECC)引擎，基于ECC，管芯上ECC引擎被配置为在写入操作中：
对从存储器控制器接收的主数据执行ECC编码操作以生成第一奇偶校验数据；
基于中毒模式信号用中毒标志选择性地替换所述第一奇偶校验数据的一部分，以生成第二奇偶校验数据；
输出所述第二奇偶校验数据和所述中毒标志；
将所述主数据提供给所述存储器单元阵列的目标页中的正常单元区域；并且
将所述第一奇偶校验数据提供给所述目标页中的奇偶校验单元区域或将所述中毒标志和所述第二奇偶校验数据提供给所述奇偶校验单元区域；以及
控制逻辑电路，被配置为基于来自所述存储器控制器的命令和地址控制所述管芯上ECC引擎并且生成所述中毒模式信号。
2.根据权利要求1所述的半导体存储器装置，其中，响应于所述中毒模式信号指定中毒模式，所述管芯上ECC引擎被配置为：
用所述中毒标志替换所述第一奇偶校验数据的第一奇偶校验位以生成所述第二奇偶校验数据；并且
将所述中毒标志和所述第二奇偶校验数据提供给所述奇偶校验单元区域。
3.根据权利要求1所述的半导体存储器装置，其中，所述管芯上ECC引擎被配置为：
将码字中的所述主数据、所述第一奇偶校验数据、所述第二奇偶校验数据和所述中毒标志中的一者或多者提供给所述存储器单元阵列的目标页；
将所述主数据存储在所述目标页中的所述正常单元区域中，并且将所述第一奇偶校验数据、所述第二奇偶校验数据和所述中毒标志中的一者或多者存储在所述目标页中的所述奇偶校验单元区域中；
在正常模式下将所述ECC用作单错误校正/双错误检测(SECDED)代码；并且
在中毒模式下将所述ECC用作单错误校正(SEC)代码。
4.根据权利要求1所述的半导体存储器装置，其中，所述中毒标志指示所述主数据是否对应于中毒数据。
5.根据权利要求1所述的半导体存储器装置，其中，所述控制逻辑电路包括基于所述命令被设置为中毒模式的模式寄存器，并且
其中所述控制逻辑电路被配置为响应于所述模式寄存器被设置为所述中毒模式而输出具有第一逻辑电平的所述中毒模式信号。
6.根据权利要求1所述的半导体存储器装置，其中，在读取操作中，所述管芯上ECC引擎响应于所述中毒模式信号指定中毒模式而被配置为：
接收从所述目标页中的正常单元区域读取的所述主数据；
接收从所述目标页中的奇偶校验单元区域读取的所述中毒标志和所述第二奇偶校验数据；并且
使用所述ECC基于所述第二奇偶校验数据对所述主数据和所述中毒标志执行ECC解码操作，以校正所述主数据和所述中毒标志中的错误位。
7.根据权利要求1所述的半导体存储器装置，其中，在读取操作中，所述管芯上ECC引擎响应于所述中毒模式信号指定正常模式而被配置为：
接收从所述目标页中的正常单元区域读取的所述主数据；
接收从所述目标页中的奇偶校验单元区域读取的所述第一奇偶校验数据；
使用所述ECC基于所述第一奇偶校验数据对所述主数据执行ECC解码操作，以校正所述主数据中的一个错误位，并且检测所述主数据中的两个错误位。
8.根据权利要求1所述的半导体存储器装置，其中，所述管芯上ECC引擎包括：
用于存储所述ECC的存储器；
ECC编码器，所述ECC编码器连接到所述存储器、被配置为对所述主数据执行ECC编码操作以生成所述第一奇偶校验数据；
选择性中毒标志注入器，被配置为：
接收所述中毒模式信号、所述中毒标志和所述第一奇偶校验数据；用所述中毒标志选择性地替换所述第一奇偶校验数据的一部分以生成所述第二奇偶校验数据；并且输出所述第二奇偶校验数据和所述中毒标志；以及
连接到所述存储器的ECC解码器，被配置为：
使用从所述目标页中的奇偶校验单元区域读取的所述第一奇偶校验数据对从所述目标页中的正常单元区域读取的所述主数据执行ECC解码操作；或者
使用从所述目标页中的奇偶校验单元区域读取的所述第二奇偶校验数据对从所述目标页中的正常单元区域读取的所述主数据和从所述目标页中的奇偶校验单元区域读取的所述中毒标志执行ECC解码操作。
9.根据权利要求8所述的半导体存储器装置，其中：
所述主数据包括被划分成多个子数据单元的多个数据位；
所述ECC由奇偶校验矩阵表示，所述奇偶校验矩阵包括多个列向量和多个奇偶校验向量，所述多个列向量和多个奇偶校验向量被划分成对应于所述子数据单元和所述第一奇偶校验数据的多个代码组；并且
所述控制逻辑电路响应于所述中毒模式信号指定中毒模式而被配置为：
不关心处理包括多个列向量和多个奇偶校验向量的所述奇偶校验矩阵的多个行之中的与所述第一奇偶校验数据的第一奇偶校验位相关联的行；并且
改变所述多个奇偶校验向量之中的与所述第一奇偶校验位相关联的第一奇偶校验向量，使得所述第一奇偶校验向量的元素不与所述多个列向量中的每一个的元素和所述多个奇偶校验向量之中的除所述第一奇偶校验向量之外的第二奇偶校验向量的元素重叠来生成经修改的奇偶校验矩阵。
10.根据权利要求9所述的半导体存储器装置，其中，在所述中毒模式下，所述ECC编码器被配置为使用所述经修改的奇偶校验矩阵对所述主数据和所述中毒标志执行所述ECC编码操作。
11.根据权利要求9所述的半导体存储器装置，其中，在所述中毒模式下，所述ECC解码器被配置为使用所述经修改的奇偶校验矩阵和所述第二奇偶校验数据对所述主数据和所述中毒标志执行所述ECC解码操作。
12.根据权利要求9所述的半导体存储器装置，其中，在所述中毒模式中，所述选择性中毒标志注入器被配置为：
用所述中毒标志替换所述第一奇偶校验位；并且
用对所述第二奇偶校验位中的每一者和所述中毒标志执行XOR运算的结果替换与所述多个奇偶校验向量之中的所改变的第一奇偶校验向量相关联的第二奇偶校验位。
13.根据权利要求9所述的半导体存储器装置，其中，所述ECC解码器包括：
校正子生成电路，被配置为在正常模式下基于所述奇偶校验矩阵、所述主数据和所述第一奇偶校验数据生成校正子，并且在所述中毒模式下基于所述经修改的奇偶校验矩阵、所述主数据和所述第二奇偶校验数据生成校正子；
经修改的校正子发生器，被配置为通过用所述第一奇偶校验位选择性地替换所述校正子的第一校正子位并且通过用对所述第二奇偶校验位中的每一者和所述第一奇偶校验位执行XOR运算的结果替换所述校正子的校正子位之中的除所述第一校正子位之外的与所述经修改的第一奇偶校验向量相关联的第二校正子位来生成经修改的校正子；
错误定位器，被配置为基于所述经修改的校正子检测所述主数据中的错误或检测所述主数据和所述中毒标志中的错误，并且被配置为输出指示所检测到的错误的位置的错误向量；以及
错误校正器，被配置为基于所述错误向量校正所述主数据中的错误或校正所述主数据和所述中毒标志中的错误，并且被配置为输出经校正的主数据或经校正的中毒标志。
14.根据权利要求13所述的半导体存储器装置，其中，在所述中毒模式下，
所述经修改的校正子发生器被配置为基于所述中毒模式信号通过用所述第一奇偶校验位替换所述第一校正子位并且通过用对所述第二奇偶校验位中的每一者和所述第一奇偶校验位执行XOR运算的结果替换所述第二校正子位来生成所述经修改的校正子；
所述错误定位器被配置为基于所述经修改的校正子检测所述主数据和所述中毒标志中的错误，并且被配置为输出指示所检测到的错误的位置的错误向量；并且
错误校正器被配置为基于所述错误向量校正所述主数据和所述中毒标志中的错误，并且被配置为输出经校正的主数据或经校正的中毒标志。
15.根据权利要求1所述的半导体存储器装置，其中，所述管芯上ECC引擎被配置为基于所述ECC来执行所述ECC编码操作和所述ECC解码操作，其中基于所述中毒模式信号所述ECC在正常模式下用作与在中毒模式下使用的代码不同的代码，其中所述管芯上ECC引擎进一步被配置为修改在所述正常模式下使用的代码以提供要在所述中毒模式下使用的经修改的代码。
16.根据权利要求15所述的半导体存储器装置，包括：
至少一个缓冲管芯；和
多个存储器管芯，所述多个存储器管芯堆叠在所述至少一个缓冲管芯上并且通过多个硅穿孔(TSV)线传送数据，并且
其中所述多个存储器管芯中的至少一个包括所述存储器单元阵列、所述管芯上ECC引擎和所述控制逻辑电路。
17.一种存储器系统，包括：
半导体存储器装置；和
存储器控制器，被配置为控制所述半导体存储器装置，并且被配置为向所述半导体存储器装置发射主数据和中毒标志，
其中所述半导体存储器装置包括：
存储器单元阵列；
管芯上错误校正码(ECC)引擎，基于ECC，管芯上ECC引擎被配置为在写入操作中：
对所述主数据执行ECC编码操作以生成第一奇偶校验数据；
基于中毒模式信号用所述中毒标志选择性地替换所述第一奇偶校验数据的一部分以生成第二奇偶校验数据；
输出所述第二奇偶校验数据和所述中毒标志；
将所述主数据提供给所述存储器单元阵列的目标页中的正常单元区域；并且
将所述第一奇偶校验数据提供给所述目标页中的奇偶校验单元区域或将所述中毒标志和所述第二奇偶校验数据提供给所述奇偶校验单元区域；以及
控制逻辑电路，被配置为基于来自所述存储器控制器的命令和地址控制所述管芯上ECC引擎并且生成所述中毒模式信号。
18.根据权利要求17所述的存储器系统，
其中，响应于所述中毒模式信号指定中毒模式，所述管芯上ECC引擎被配置为：
用所述中毒标志替换所述第一奇偶校验数据的第一奇偶校验位以生成所述第二奇偶校验数据；并且
将所述中毒标志和所述第二奇偶校验数据提供给所述奇偶校验单元区域，并且其中所述管芯上ECC引擎被配置为：
在正常模式下将所述ECC用作单错误校正/双错误检测(SECDED)代码；并且
在所述中毒模式下将所述ECC用作单错误校正(SEC)代码。
19.根据权利要求17所述的存储器系统，其中，所述存储器控制器包括：
中毒标志发生器，被配置为在所述控制逻辑电路的控制下生成所述中毒标志，所述中毒标志指示所述主数据是否对应于中毒数据，并且
其中，在读取操作中，响应于所述中毒模式信号指定中毒模式，所述管芯上ECC引擎被配置为：
接收从所述目标页中的正常单元区域读取的所述主数据；
接收从所述目标页中的奇偶校验单元区域读取的所述中毒标志和所述第二奇偶校验数据；
使用所述ECC基于所述第二奇偶校验数据对所述主数据和所述中毒标志执行ECC解码操作，以校正所述主数据和所述中毒标志中的错误位；并且
将所述主数据和所述中毒标志发射到所述存储器控制器。
20.一种半导体存储器装置，包括：
存储器单元阵列；
管芯上错误校正码(ECC)引擎，基于ECC，所述管芯上ECC引擎被配置为在写入操作中：
对从外部的存储器控制器接收的主数据执行ECC编码操作以生成第一奇偶校验数据；
基于中毒模式信号，用从所述存储器控制器接收的中毒标志选择性地替换所述第一奇偶校验数据的一部分以生成第二奇偶校验数据；
输出所述第二奇偶校验数据和所述中毒标志；
将所述主数据提供给所述存储器单元阵列的目标页中的正常单元区域；并且
将所述第一奇偶校验数据提供给所述目标页中的奇偶校验单元区域或将所述中毒标志和所述第二奇偶校验数据提供给所述奇偶校验单元区域；以及
控制逻辑电路，被配置为基于来自所述存储器控制器的命令和地址控制所述管芯上ECC引擎并且生成所述中毒模式信号，并且
其中，在读取操作中，响应于所述中毒模式信号指定中毒模式，所述管芯上ECC引擎被配置为：
接收从所述目标页中的正常单元区域读取的所述主数据；
接收从所述目标页中的奇偶校验单元区域读取的所述中毒标志和所述第二奇偶校验数据；并且
使用所述ECC基于所述第二奇偶校验数据对所述主数据和所述中毒标志执行ECC解码操作，以校正所述主数据和所述中毒标志中的错误位；并且
其中，在读取操作中，响应于所述中毒模式信号指定正常模式，所述管芯上ECC引擎被配置为：
接收从所述目标页中的正常单元区域读取的所述主数据；
接收从所述目标页中的奇偶校验单元区域读取的所述第一奇偶校验数据；
使用ECC基于第一奇偶校验数据对主数据执行ECC解码操作，以校正主数据中的一个错误位，并且检测主数据中的两个错误位。
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