CN112992257A - 半导体存储器装置和存储器系统 - Google Patents

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赵诚慧
金赞起
李起准
车相彦
李明奎
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Samsung Electronics Co Ltd
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Abstract

提供了一种半导体存储器装置和存储器系统。所述半导体存储器装置包括：存储器单元阵列、纠错电路、输入/输出(I/O)门控电路和控制逻辑电路。存储器单元阵列结合到字线和位线，并且被划分为子阵列块。纠错电路使用纠错码(ECC)基于主数据生成奇偶校验数据。控制逻辑电路基于命令和地址来控制纠错电路和I/O门控电路。控制逻辑电路将主数据和奇偶校验数据存储在子阵列块之中的第二方向上的(k+1)个目标子阵列块中，并且控制I/O门控电路，使得所述(k+1)个目标子阵列块中的部分存储主数据的部分和奇偶校验数据的部分两者。

Description

半导体存储器装置和存储器系统
本申请要求于2019年12月18日提交的第10-2019-0170024号韩国专利申请的优先权，所述韩国专利申请的公开通过引用包含于此。
技术领域
本公开的示例实施例涉及存储器装置，更具体地，涉及半导体存储器装置和包括半导体存储器装置的存储器系统。
背景技术
半导体存储器装置可被分类为非易失性存储器装置(诸如，闪存装置)和易失性存储器装置(诸如，动态随机存取存储器(DRAM)装置)。由于DRAM装置的高速操作和高成本效率，DRAM装置经常被用于系统存储器。由于DRAM装置的制造设计规则的持续减小，DRAM装置中的存储器单元的位错误可能增加，并且导致DRAM功能性、可靠性和良品率的劣化。
发明内容
本公开的示例实施例提供了一种允许增强的性能和更大的可靠性的半导体存储器装置和存储器系统。
根据一些示例实施例，一种半导体存储器装置包括：存储器单元阵列、纠错电路、控制逻辑电路以及连接在存储器单元阵列与纠错电路之间的输入/输出(I/O)门控电路。存储器单元阵列包括结合到字线和位线的多个易失性存储器单元。存储器单元阵列被划分为在第一方向和与第一方向交叉的第二方向上布置的多个子阵列块。纠错电路使用由生成矩阵表示的纠错码(ECC)基于主数据生成奇偶校验数据。控制逻辑电路基于来自外部存储器控制器的命令和地址来控制纠错电路和I/O门控电路。控制逻辑电路将主数据和奇偶校验数据存储在所述多个子阵列块之中的第二方向上的(k+1)个目标子阵列块中。控制逻辑电路控制I/O门控电路，使得所述(k+1)个目标子阵列块中的部分存储主数据的部分和奇偶校验数据的部分。这里，k是大于二(2)的偶数。
根据一些示例实施例，一种半导体存储器装置包括：存储器单元阵列、纠错电路、控制逻辑电路以及连接在存储器单元阵列与纠错电路之间的输入/输出(I/O)门控电路。存储器单元阵列包括多个存储体阵列，所述多个存储体阵列中的每个存储体阵列包括连接到多条字线和多条位线的多个易失性存储器单元。纠错电路被配置为使用由生成矩阵表示的纠错码(ECC)基于主数据生成奇偶校验数据。控制逻辑电路基于来自外部存储器控制器的命令和地址来控制纠错电路。纠错电路：(i)将主数据和奇偶校验数据存储在由所述地址指定的存储器单元阵列中的目标页内的目标区域中，(ii)交织主数据和奇偶校验数据，使得奇偶校验数据的奇偶校验位相对于目标区域中的虚拟中心线对称地被存储，和(iii)基于指定目标页的所述地址的最低有效位(LSB)来改变子数据模式。存储在目标区域中的主数据和奇偶校验数据构成子数据模式。
根据附加的实施例，一种存储器系统包括：半导体存储器装置和控制半导体存储器装置的存储器控制器。半导体存储器装置包括：存储器单元阵列、第一纠错电路、控制逻辑电路以及连接在存储器单元阵列与纠错电路之间的输入/输出(I/O)门控电路。包括结合到字线和位线的多个易失性存储器单元的存储器单元阵列被划分为在第一方向和与第一方向交叉的第二方向上布置的多个子阵列块。第一纠错电路使用由生成矩阵表示的第一纠错码(ECC)基于主数据生成奇偶校验数据。控制逻辑电路基于来自存储器控制器的命令和地址来控制纠错电路和I/O门控电路。控制逻辑电路将主数据和奇偶校验数据存储在所述多个子阵列块之中的第二方向上的(k+1)个目标子阵列块中，并且控制I/O门控电路，使得所述(k+1)个目标子阵列块中的部分存储主数据的部分和奇偶校验数据的部分。这里，k是大于2的偶数。
根据另外的实施例，包括在半导体存储器装置中的第一纠错电路包括第一ECC，第一ECC包括列向量，列向量具有将子数据单元的出现误纠正位的位置限制在特定符号中的元素，误纠正位由多个错误位生成。存储器控制器包括第二纠错电路，第二纠错电路包括第二ECC。第二ECC可纠正所述特定符号中的错误位，并且可纠正所述多个错误位和误纠正位。因此，存储器控制器可防止由所述多个错误位和误纠正位引起的系统故障。
附图说明
通过参照附图详细描述本公开的示例实施例，本公开的以上和其他特征将变得更加清楚。
图1是示出根据本公开的示例实施例的存储器系统的框图。
图2示出根据示例实施例的与图1的存储器系统中的多个突发长度对应的主数据。
图3是示出根据本公开的示例实施例的图1中的存储器控制器的示例的框图。
图4是示出根据本公开的示例实施例的图3中的ECC解码器的示例的框图。
图5是示出根据本公开的示例实施例的图1中的半导体存储器装置的框图。
图6示出根据本公开的示例实施例的图5的半导体存储器装置中的第一存储体阵列的示例。
图7示出根据本公开的示例实施例的图5的半导体存储器装置中的第一存储体阵列的示例。
图8示出根据本公开的示例实施例的图7中的第一存储体阵列的部分。
图9是示出根据本公开的示例实施例的图5的半导体存储器装置中的纠错电路的示例的框图。
图10是示出根据本公开的示例实施例的图9的纠错电路中的ECC解码器的框图。
图11示出根据本公开的示例实施例的在图9的纠错电路中使用的第一ECC和奇偶校验位的关系。
图12示出根据本公开的示例实施例的第一ECC的示例。
图13示出主数据和奇偶校验数据可如何被存储在图7中的子阵列块中的示例。
图14A至图14C示出图11中的第一码组至第八码组。
图15A和图15B示出根据本公开的示例实施例的主数据和奇偶校验数据可如何被存储的示例。
图16是示出根据本公开的示例实施例的图5的半导体存储器装置中的纠错电路的另一示例的框图。
图17示出根据本公开的示例实施例的图16的纠错电路中的ECC编码器的示例操作。
图18示出根据本公开的示例实施例的图16的纠错电路中的第一ECC的示例。
图19示出图16的纠错电路的示例操作。
图20示出图16的纠错电路的示例操作。
图21是示出根据本公开的示例实施例的操作半导体存储器装置的方法的流程图。
图22是示出根据本公开的示例实施例的操作存储器系统的方法的流程图。
图23是示出根据本公开的示例实施例的半导体存储器装置的框图。
图24是根据本公开的示例实施例的采用图23的半导体存储器装置的3D芯片结构的剖视图。
图25是示出根据本公开的示例实施例的包括堆叠式存储器装置的半导体封装件的示图。
具体实施方式
在下文中将参照附图更全面地描述本公开的示例实施例。贯穿附图，相同的参考标号可表示相同的元件。
图1是示出根据本公开的示例实施例的存储器系统的框图。参照图1，存储器系统20可包括存储器控制器100(例如，外部存储器控制器)和半导体存储器装置200。存储器控制器100可控制存储器系统20的整体操作。存储器控制器100可控制外部主机与半导体存储器装置200之间的整体数据交换。例如，存储器控制器100可响应于来自主机的请求，将数据写入半导体存储器装置200中或者从半导体存储器装置200读取数据。另外，存储器控制器100可向半导体存储器装置200发出用于控制半导体存储器装置200的操作命令。
在示例实施例中，半导体存储器装置200是包括多个动态(易失性)存储器单元的存储器装置(诸如，动态随机存取存储器(DRAM)、双倍数据速率5(DDR5)同步DRAM(SDRAM)、DDR6 SDRAM)或堆叠式存储器装置(诸如，高带宽存储器(HBM))。另外，存储器控制器100可将时钟信号CLK、命令CMD和地址(信号)ADDR发送到半导体存储器装置200，并且与半导体存储器装置200交换主数据MD。
如图1中所示，存储器控制器100可包括纠错电路130。纠错电路130可基于将被发送到半导体存储器装置200的主数据MD来生成奇偶校验数据，可存储奇偶校验数据，可基于从半导体存储器装置200接收的主数据MD来生成校验位，并且可基于系统奇偶校验数据和校验位的比较以符号(symbol)为基础来纠正主数据MD中的错误位。
半导体存储器装置200包括存储主数据MD的存储器单元阵列(MCA)300、纠错电路400和控制逻辑电路210。纠错电路400可被称为第一纠错电路。存储器单元阵列300可被划分为在第一方向和与第一方向交叉的第二方向上布置的多个子阵列块。
纠错电路400可使用由生成矩阵表示的纠错码(ECC)通过对主数据MD执行ECC编码来生成奇偶校验数据，并且可使用奇偶校验数据通过对主数据MD执行ECC解码来检测和/或纠正从存储器单元阵列300读取的主数据MD中的至少一个错误位。
控制逻辑电路210可控制纠错电路400将主数据MD和奇偶校验数据存储在子阵列块之中的第二方向上的(k+1)个目标子阵列块中，使得(k+1)个目标子阵列块中的部分存储主数据的部分和奇偶校验数据的部分两者。这里，k是大于2的偶数。
主数据MD包括多个数据位，并且多个数据位可被划分为多个子数据单元。ECC可包括被划分为与子数据单元和奇偶校验数据对应的多个码组的多个列向量，列向量可具有限制子数据单元的出现误纠正位的位置的元素，误纠正位由主数据MD的多个错误位生成，纠错电路400通过使用ECC不可纠正该多个错误位。如果从存储器单元阵列300读取的数据包括通过使用纠错电路400不可检测和/或不可纠正的多个错误位，则纠错电路130可纠正包括该多个错误位的子数据单元中的错误位。
半导体存储器装置200可执行突发(burst)操作。在此，突发操作表示通过顺序地增加或减小从存储器控制器100提供的初始地址来写入或读取大量数据的操作。突发操作的基础单位可被称为突发长度BL。在示例实施例中，突发长度BL表示通过顺序地增加或减小初始地址来连续地读取或写入数据的操作的数量。
图2示出根据示例实施例的与图1的存储器系统中的多个突发长度对应的主数据。参照图2，与多个突发长度对应的主数据MD被输入到半导体存储器装置200/从半导体存储器装置200被输出。主数据MD包括数据段MD_SG1至MD_SGt(t是等于或大于8的自然数)，数据段MD_SG1至MD_SGt分别与多个突发长度对应。在图2中假设突发长度是8。然而，本公开的示例实施例不限于此。与多个突发长度对应的主数据MD可被存储在半导体存储器装置200的存储器单元阵列300中。
图3是示出根据本公开的示例实施例的图1中的存储器控制器的示例的框图。参照图3，存储器控制器100可包括中央处理器(CPU)110、数据缓冲器120、纠错电路130、命令缓冲器180以及地址缓冲器190。纠错电路130可包括奇偶校验生成器140、缓冲器145、存储第二ECC(ECC2)155的存储器150以及ECC解码器160。CPU 110从主机接收请求REQ和数据DTA，并且将数据DTA提供给数据缓冲器120和奇偶校验生成器140。数据缓冲器120缓冲数据DTA，以将第一主数据MD1提供给半导体存储器装置200。奇偶校验生成器140连接到存储器150，使用第二ECC 155对数据DTA执行ECC编码以生成奇偶校验数据PRTc，并且将奇偶校验数据PRTc存储在缓冲器145中。
在半导体存储器装置200的读取操作中，ECC解码器160从半导体存储器装置200接收第二主数据MD2，使用第二ECC 155和系统奇偶校验数据PRTc以符号为基础对第二主数据MD2执行ECC解码，并且可将纠正的主数据C_MD2提供给CPU(110)。CPU 110将纠正的主数据C_MD2提供给主机。
命令缓冲器180存储与请求REQ对应的命令CMD，并且在CPU 110的控制下将命令CMD发送到半导体存储器装置200。地址缓冲器190存储地址ADDR，并且在CPU 110的控制下将地址ADDR发送到半导体存储器装置200。
图4是示出根据本公开的示例实施例的图3中的ECC解码器的示例的框图。参照图4，ECC解码器160可包括校验位(check bit)生成器161、校正子(syndrome)生成器163和数据纠正器165。校验位生成器161接收第二主数据MD2，并且使用第二ECC 155生成与第二主数据MD2对应的校验位CHBc。校正子生成器163以符号为基础比较系统奇偶校验数据PRTc和校验位CHBc，以生成指示第二主数据MD2是否包括至少一个错误位并指示至少一个错误位的位置的校正子数据SDRc。数据纠正器165接收第二主数据MD2，并且基于校正子数据SDRc以符号为基础纠正第二主数据MD2中的错误位，以输出纠正的主数据C_MD2。
从半导体存储器装置200提供的第二主数据MD2中的多个错误位和由于多个错误位而生成的误纠正位被聚集在一个符号或一些符号中，数据纠正器165可以以符号为基础纠正第二主数据MD2中的错误位。
图5是示出根据本公开的示例实施例的图1中的半导体存储器装置的框图。参照图5，半导体存储器装置200包括控制逻辑电路210、地址寄存器220、存储体控制逻辑230、行地址复用器(RA MUX)240、列地址(CA)锁存器250、行解码器260、列解码器270、存储器单元阵列300、感测放大器单元285、输入/输出(I/O)门控电路290、数据输入/输出(I/O)缓冲器295、刷新计数器245以及纠错电路400。
存储器单元阵列300包括第一存储体阵列310至第八存储体阵列380。行解码器260包括分别结合到第一存储体阵列310至第八存储体阵列380的第一存储体行解码器260a至第八存储体行解码器260h。列解码器270包括分别结合到第一存储体阵列310至第八存储体阵列380的第一存储体列解码器270a至第八存储体列解码器270h。感测放大器单元285包括分别结合到第一存储体阵列310至第八存储体阵列380的第一存储体感测放大器285a至第八存储体感测放大器285h。第一存储体阵列310至第八存储体阵列380、第一存储体行解码器260a至第八存储体行解码器260h、第一存储体列解码器270a至第八存储体列解码器270h以及第一存储体感测放大器285a至第八存储体感测放大器285h可形成第一存储体至第八存储体。另外，第一存储体阵列310至第八存储体阵列380中的每个存储体阵列可被划分为在第一方向和第二方向上布置的多个子阵列块。第一存储体阵列310至第八存储体阵列380中的每个存储体阵列包括结合到字线WL和位线BTL的多个存储器单元MC。
尽管半导体存储器装置200在图5中被示出为包括八个存储体，但是本公开的示例实施例不限于此，并且半导体存储器装置200可包括任何数量的存储体。
地址寄存器220从存储器控制器100接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。
地址寄存器220可将接收的存储体地址BANK_ADDR提供给存储体控制逻辑230，将接收的行地址ROW_ADDR提供给行地址复用器240，并且将接收的列地址COL_ADDR提供给列地址锁存器250。存储体控制逻辑230可响应于存储体地址BANK_ADDR而生成存储体控制信号。第一存储体行解码器260a至第八存储体行解码器260h中的与存储体地址BANK_ADDR对应的一个存储体行解码器可响应于存储体控制信号而被激活，第一存储体列解码器270a至第八存储体列解码器270h中的与存储体地址BANK_ADDR对应的一个存储体列解码器可响应于存储体控制信号而被激活。
行地址复用器240可从地址寄存器220接收行地址ROW_ADDR，并且可从刷新计数器245接收刷新行地址REF_ADDR。行地址复用器240可选择性地输出行地址ROW_ADDR和刷新行地址REF_ADDR中的一个作为行地址RA。从行地址复用器240输出的行地址RA可被施加到第一存储体行解码器260a至第八存储体行解码器260h。
第一存储体行解码器260a至第八存储体行解码器260h中的激活的存储体行解码器可对从行地址复用器240输出的行地址RA进行解码，并且可激活与行地址RA对应的字线。例如，激活的存储体行解码器可将字线驱动电压施加到与行地址RA对应的字线。
列地址锁存器250可从地址寄存器220接收列地址COL_ADDR，并且可临时存储接收的列地址COL_ADDR。在示例实施例中，在突发模式下，列地址锁存器250可生成从接收的列地址COL_ADDR递增的列地址。列地址锁存器250可将临时存储或生成的列地址施加到第一存储体列解码器270a至第八存储体列解码器270h。
第一存储体列解码器270a至第八存储体列解码器270h中的激活的存储体列解码器可对从列地址锁存器250输出的列地址COL_ADDR进行解码，并且可控制输入/输出门控电路290以输出与列地址COL_ADDR或映射的列地址对应的数据。I/O门控电路290包括用于门控输入/输出数据的电路。I/O门控电路290还包括用于存储从第一存储体阵列310至第八存储体阵列380输出的数据的读取数据锁存器，以及用于将数据写入第一存储体阵列310至第八存储体阵列380的写入驱动器。
将从第一存储体阵列310至第八存储体阵列380中的一个存储体阵列被读取的码字CW可由结合到将从其读取码字的一个存储体阵列的感测放大器感测，并且可被存储在读取数据锁存器中。存储在读取数据锁存器中的码字CW由纠错电路400进行ECC解码，并且可经由数据I/O缓冲器295被提供给存储器控制器100。将被写入第一存储体阵列310至第八存储体阵列380中的一个存储体阵列中的数据(或主数据)MD可从存储器控制器100被提供给数据I/O缓冲器295。主数据MD被提供给纠错电路400。
纠错电路400对主数据MD执行ECC编码以生成奇偶校验数据，并且向I/O门控电路290提供包括主数据MD和奇偶校验数据的码字CW。I/O门控电路290可基于来自控制逻辑电路210的第一控制信号CTL将主数据MD和奇偶校验数据存储在子阵列块之中的第二方向上的(k+1)个目标子阵列块中，使得(k+1)个目标子阵列块中的部分存储主数据的部分和奇偶校验数据的部分两者。这里，k是大于2的偶数。
当纠错电路400执行ECC编码和ECC解码时，纠错电路400可使用由生成矩阵表示的第一ECC。例如，第一ECC的数据结构/数据格式可以是生成矩阵。第一ECC可包括与数据(或主数据)MD的数据位和奇偶校验数据的奇偶校验位对应的多个列向量，列向量可被划分为与多个子数据单元和奇偶校验数据对应的多个码组。数据位可被划分为多个子数据单元。
另外，列向量可具有限制子数据单元的出现误纠正位的位置的元素，误纠正位由主数据MD的多个错误位生成，该多个错误位通过ECC不可纠正。也就是说，列向量可具有将误纠正位和多个错误位放置于一个符号或多个符号中的元素。符号可包括一个子数据单元或两个相邻的子数据单元。
因此，当主数据MD包括纠错电路400不能够纠正/检测的多个错误位时，因为多个错误位和误纠正位被聚集在一个子数据单元或两个相邻的子数据单元中，所以存储器控制器100可在系统级以符号为基础纠正主数据MD中的多个错误位。
控制逻辑电路210可控制半导体存储器装置200的操作。例如，控制逻辑电路210可生成用于半导体存储器装置200执行写入操作或读取操作的控制信号。控制逻辑电路210可包括对从存储器控制器100接收的命令CMD进行解码的命令解码器211以及设置半导体存储器装置200的操作模式的模式寄存器212。
例如，命令解码器211可通过对写入使能信号、行地址选通信号、列地址选通信号、芯片选择信号等进行解码来生成与命令CMD对应的控制信号。控制逻辑电路210可生成用于控制I/O门控电路290的第一控制信号CTL1以及用于控制纠错电路400的第二控制信号CTL2。
图6示出根据本公开的示例实施例的图5的半导体存储器装置中的第一存储体阵列的示例。参照图6，第一存储体阵列310包括多条字线WL1至WLm(其中，m是大于2的自然数)、多条位线BTL1至BTLn(其中，n是大于2的自然数)以及设置在字线WL1至WLm与位线BTL1至BTLn之间的交叉点处的多个存储器单元MC。每个存储器单元MC包括结合到字线WL1至WLm中的相应的字线和位线BTL1至BTLn中的相应的位线的存取(单元)晶体管以及结合到单元晶体管的存储(单元)电容器。也就是说，每个存储器单元MC具有DRAM单元结构。
图7示出根据本公开的示例实施例的图5的半导体存储器装置中的第一存储体阵列的示例。参照图7，在第一存储体阵列310中，作为行块的I个子阵列块SCB可设置在第二方向D2上，作为列块的J个子阵列块SCB可设置在基本垂直于第二方向D2的第一方向D1上。I和J分别表示在第二方向和第一方向上的子阵列块SCB的数量，并且是大于2的自然数。多条位线、多条字线以及连接到位线和字线的多个存储器单元设置在每个子阵列块SCB中。
I+1个子字线驱动器区SWB可在第二方向D2上设置在子阵列块SCB之间。子字线驱动器可设置在子字线驱动器区SWB中。J+1个位线感测放大器区BLSAB可在第一方向D1上设置在例如子阵列块SCB之间。用于感测存储在存储器单元中的数据的位线感测放大器可设置在位线感测放大器区BLSAB中。
多个结合区CONJ可邻近子字线驱动器区SWB和位线感测放大器区BLSAB设置。电压生成器设置在每个结合区CONJ中。以下可参照图8描述第一存储体阵列310中的部分390。
图8示出根据本公开的示例实施例的图7中的第一存储体阵列的部分。参照图8，在第一存储体阵列310的部分390中，布置有子阵列块SCB、位线感测放大器区BLSAB、子字线驱动器区SWB以及结合区CONJ。
子阵列块SCB包括在行方向(第二方向D2)上延伸的多条字线WL1至WL4以及在列方向(第一方向D1)上延伸的多条位线对BTL1和BTLB1至BTL2和BTLB2。子阵列块SCB包括设置在字线WL1至WL4与位线对BTL1和BTLB1至BTL2和BTLB2之间的交叉点处的多个存储器单元MC。
参照图8，子字线驱动器区SWB包括分别驱动字线WL1至WL4的多个子字线驱动器(SWD)551、552、553和554。子字线驱动器551和552可设置在相对于子阵列块SCB在左侧(在这个示例中)的子字线驱动器区SWB中。另外，子字线驱动器553和554可设置在相对于子阵列块SCB在右侧(在这个示例中)的子字线驱动器区SWB中。
位线感测放大器区BLSAB包括结合到位线对BTL1和BTLB1至BTL2和BTLB2的位线感测放大器BLSA560和570以及局部感测放大器(LSA)电路580和590。位线感测放大器560可感测并放大位线对BTL和BTLB之间的电压差，以将放大的电压差提供给局部I/O线对LIO1和LIOB1。
局部感测放大器电路580控制局部I/O线对LIO1和LIOB1与全局I/O线对GIO1和GIOB1之间的连接，并且局部感测放大器电路590控制局部I/O线对LIO2和LIOB2与全局I/O线对GIO2和GIOB2之间的连接。
如图8中所示，位线感测放大器560和570可交替地设置在子阵列块SCB的上部和下部。结合区CONJ被设置为与位线感测放大器区BLSAB、子字线驱动器区SWB和子阵列块SCB相邻。多个电压生成器(VG)510、520、530和540可设置在结合区CONJ中。
图9是示出根据本公开的示例实施例的图5的半导体存储器装置中的纠错电路的示例的框图。参照图9，纠错电路400a包括(ECC)存储器410、ECC编码器430和ECC解码器450。ECC编码器430和ECC解码器450可实现ECC引擎420。ECC存储器410存储第一ECC 415。第一ECC 415可由生成矩阵表示(例如，第一ECC 415的数据格式/结构可以是生成矩阵)，并且可包括与主数据(例如，MD)和奇偶校验数据中的数据位对应的多个列向量。
ECC编码器430连接到ECC存储器410，并且可在半导体存储器装置200的写入操作中使用存储在ECC存储器410中的第一ECC 415对主数据MD执行ECC编码，以生成奇偶校验数据PRT。ECC编码器430可向I/O门控电路290提供包括主数据MD和奇偶校验数据PRT的码字CW。
ECC解码器450连接到ECC存储器410，可接收包括主数据MD和奇偶校验数据PRT的码字CW，可使用第一ECC 415基于奇偶校验数据PRT对主数据MD执行ECC解码以纠正和/或检测主数据MD中的错误位，并且可输出纠正的主数据C_MD。第一ECC 415可以是能够在主数据MD中纠正一个错误位和检测两个错误位的单纠错和双错误检测(SECDED)码。ECC 415可用各种码中的一种来实现。
尽管参照图9描述了ECC存储器410结合到ECC编码器430和ECC解码器450，但是在示例实施例中，ECC存储器410可用ECC编码器430和ECC解码器450内的异或(exclusive OR)门来实现。
图10是示出根据本公开的示例实施例的图9的纠错电路中的ECC解码器的框图。参照图10，ECC解码器450包括校验位生成器451、校正子生成器453和数据纠正器455。校验位生成器451使用第一ECC 415基于主数据MD中的数据位生成校验位CHB。校正子生成器453基于校验位CHB和奇偶校验数据PRT的奇偶校验位的比较来生成指示错误位是否出现以及错误位的位置的校正子数据SDR。数据纠正器455接收主数据MD和校正子数据SDR，纠正主数据MD中的错误位，并且输出纠正的主数据C_MD。
在图9和图10中，主数据MD包括2p位(其中，p是等于或大于7的整数)数据位，奇偶校验数据PRT包括(p+1)位奇偶校验位。但是，在其他示例实施例中，主数据MD包括3×2q位(其中，q是等于或大于6的整数)数据位，奇偶校验数据PRT包括(q+2)位奇偶校验位。
图11示出根据本公开的示例实施例的在图9的纠错电路中使用的第一ECC和奇偶校验位的关系。在图11中，假设主数据MD包括多个子数据单元SDU1至SDUx，奇偶校验数据PRT包括8位奇偶校验位PB1至PB8。在图11中，假设x是等于或大于8的自然数。
参照图11，第一ECC 415可被划分为分别与多个子数据单元SDU1至SDUx和奇偶校验数据PRT对应的多个码组CG1至CGx和PCG。码组PCG可包括与奇偶校验数据PRT的奇偶校验位PB1至PB8对应的多个列向量PV1至PV8。
图12示出根据本公开的示例实施例的第一ECC的示例。在图12中，假设主数据MD包括128位数据位d0至d127。也就是说，假设在图11中x是8。参照图12，主数据MD的数据位d0至d127可被划分为第一子数据单元SDU11至第八子数据单元SDU18。第一子数据单元SDU11至第八子数据单元SDU18中的每个子数据单元包括16位数据位。第一ECC ECC1a包括分别与第一子数据单元SDU11至第八子数据单元SDU18对应的第一码组CG11至第八码组CG18。
图13示出主数据和奇偶校验数据被存储在图7中的子阵列块中。在图13中，为了便于解释，还示出了I/O门控电路290，I/O门控电路290可包括响应于第一控制信号CTL1而闭合/断开的多个开关291至29s。这里，s是大于2的整数。参照图13，主数据MD和奇偶校验数据PRT被存储在图7中的子阵列块SCB中的行块之中的(k+1)个目标子阵列块中，行块被布置在第二方向D2上，(k+1)个目标子阵列块由行地址ROW_ADDR指定。这里，k是大于3的偶数。
如果目标子阵列块包括由索引SINX标识的第一子阵列块至第(k+1)子阵列块，则主数据MD中的一些主数据和奇偶校验数据PRT两者被存储在第k/2子阵列块、第(k/2+1)子阵列块和第(k/2+3)子阵列块中，并且主数据MD的剩余部分被存储在除了第k/2子阵列块、第(k/2+1)子阵列块和第(k/2+3)子阵列块之外的其他子阵列块中。第一子阵列块至第(k+1)子阵列块之中的包括主数据MD中的一些主数据的数据位的子阵列块被称为第一组子阵列块(例如，第一子阵列块至第(k+1)子阵列块之中的不包括奇偶校验数据PRT的奇偶校验位的子阵列块被称为第一组子阵列块)，第一子阵列块至第(k+1)子阵列块之中的包括主数据MD的剩余部分的数据位和奇偶校验数据PRT的奇偶校验位两者的子阵列块被称为第二组子阵列块。在图13中，实线箭头表示存储主数据MD的路径，虚线箭头表示存储奇偶校验数据PRT的路径。
I/O门控电路290中的开关291至29s可响应于第一控制信号CTL1而分别将主数据MD和奇偶校验数据PRT提供给对应的子阵列块。
图14A至图14C示出图11中的第一码组至第八码组。在图14A至图14C中，假设k是8。参照图14A至图14C，第一码组CG11包括与第一子数据单元SDU11的数据位d0至d15对应的列向量CV11至CV116，列向量CV11至CV116具有彼此相同的元素，数据位d0至d15被存储在子阵列块SCB1中。第二码组CG12包括与第二子数据单元SDU12的数据位d16至d31对应的列向量CV21至CV216，列向量CV21至CV216具有彼此相同的元素，数据位d16至d31被存储在子阵列块SCB2中。第三码组CG13包括与第三子数据单元SDU13的数据位d32至d47对应的列向量CV31至CV316，列向量CV31至CV316具有彼此相同的元素，数据位d32至d47被存储在子阵列块SCB3中。
另外，第四码组CG14'包括与第四子数据单元SDU14的数据位d48至d62对应的列向量CV41至CV415以及与奇偶校验位PB7对应的列向量PV7。列向量CV41至CV415具有彼此相同的元素，列向量CV41至CV415中的每个列向量与列向量PV7不同，数据位d48至d62和奇偶校验位PB7被存储在子阵列块SCB4中。奇偶校验位PB1至PB6和数据位d63和d95被存储在子阵列块SCB5中。码组PCG'包括与奇偶校验位PB1至PB6对应的列向量PV1至PV6以及与数据位d63和d95对应的列向量CV416和CV616。第五码组CG15包括与第五子数据单元SDU15的数据位d64至d79对应的列向量CV51至CV516，列向量CV51至CV516具有彼此相同的元素，数据位d64至d79被存储在子阵列块SCB6中。
另外，第六码组CG16'包括与第六子数据单元SDU16的数据位d80至d94对应的列向量CV61至CV615以及与奇偶校验位PB8对应的列向量PV8。列向量CV61至CV615具有彼此相同的元素，列向量CV61至CV615中的每个列向量与列向量PV8不同，数据位d80至d94和奇偶校验位PB8被存储在子阵列块SCB7中。第七码组CG17包括与第七子数据单元SDU17的数据位d96至d111对应的列向量CV71至CV716，列向量CV71至CV716具有彼此相同的元素，数据位d96至d111被存储在子阵列块SCB8中。第八码组CG18包括与第八子数据单元SDU18的数据位d112至d127对应的列向量CV81至CV816，列向量CV81至CV816具有彼此相同的元素，数据位d112至d127被存储在子阵列块SCB9中。
在图14A至图14C中，包括与数据位对应的列向量的码组CG11、CG12、CG13、CG15、CG17和CG18被称为第一组码组，包括与数据位和奇偶校验位对应的列向量的码组CG14'、PCG'和CG16'被称为第二组码组。第一组码组的每个码组中的列向量具有相同的元素。因此，因为对第一组码组的一个码组中的两个列向量进行或运算的结果与第一组码组的一个码组中的列向量相同，所以当多个错误位出现在与第一组码组对应的多个子数据单元之中的第一子数据单元中时，由多个错误位生成的误纠正位也出现在第一子数据单元中。
另外，第二组码组的码组CG14'和PCG'中的每个列向量的第七元素具有“0”，第二组码组的码组CG16'中的每个列向量的第七元素具有“1”。因此，与对第二组码组的一个码组中的两个列向量进行异或运算的结果对应的列向量包括具有“0”的第七元素，表示误纠正位的列向量与码组CG14'和PCG'中的列向量中的一个类似。因此，存储器控制器100可纠正误纠正位。
也就是说，第一ECC 415中的列向量具有限制子数据单元的出现误纠正位的位置的元素，误纠正位由主数据MD的多个错误位生成，多个错误位通过第一ECC 415不可纠正。
图15A和15B示出根据本公开的示例实施例的存储主数据和奇偶校验数据。参照图15A和图15B，图5中的控制逻辑电路210控制纠错电路400将主数据MD和奇偶校验数据PRT存储在由行地址ROW_ADDR指定的存储器单元阵列的目标页的目标区域中，以交织主数据MD和奇偶校验数据PRT，使得奇偶校验数据PRT的奇偶校验位PB相对于目标区域中的虚拟中心线CL对称地被存储，并且基于指定目标页的行地址ROW_ADDR的最低有效位(LSB)来改变子数据模式EP11、EP12和EP13以及EP21、EP22和EP23。存储在目标区域中的主数据MD和奇偶校验数据PRT可构成子数据模式EP11、EP12和EP13以及EP21、EP22和EP23。
参照图15A，当行地址ROW_ADDR的LSB指定偶数目标页时(例如，当行地址ROW_ADDR的LSB指定第s目标页并且s为偶数时)，子数据模式EP11包括存储在由单元索引0至3标识的存储器单元中的数据位DB和奇偶校验位PB，子数据模式EP12包括存储在由单元索引4至7标识的存储器单元中的数据位DB和奇偶校验位PB，子数据模式EP13包括存储在由单元索引8和9标识的存储器单元中的数据位DB和奇偶校验位PB。参照图15B，当行地址ROW_ADDR的LSB指定奇数目标页时(例如，当行地址ROW_ADDR的LSB指定第s目标页并且s为奇数时)，子数据模式EP21包括存储在由单元索引0和1标识的存储器单元中的数据位DB和奇偶校验位PB，子数据模式EP22包括存储在由单元索引2至5标识的存储器单元中的数据位DB和奇偶校验位PB，子数据模式EP23包括存储在由单元索引6至9标识的存储器单元中的数据位DB和奇偶校验位PB。
图16是示出根据本公开的示例实施例的图5的半导体存储器装置中的纠错电路的另一示例的框图。参照图16，纠错电路400b包括(ECC)存储器410a、ECC编码器430a、ECC解码器450a、数据交织器460、奇偶校验交织器465、数据解交织器470、奇偶校验解交织器475以及数据解交织器480。
ECC存储器410a存储第一ECC(ECC11)415a，ECC编码器430a连接到ECC存储器410a，ECC解码器450a连接到ECC存储器410a。ECC编码器430a和ECC解码器450a可实现ECC引擎(例如，图9的420)。数据交织器460可基于行地址的LSB LSB_RA选择性地交织主数据MD，以将中间主数据IRMD提供给ECC编码器430a。ECC编码器430a使用第一ECC 415a对中间主数据IRMD执行ECC编码以生成奇偶校验数据PRT2，并且将奇偶校验数据PRT2提供给奇偶校验交织器465。
奇偶校验交织器465可基于行地址的LSB LSB_RA选择性地交织奇偶校验数据PRT2，以输出奇偶校验数据IRPRT2。作为码字CW1的主数据MD和奇偶校验数据IRPRT2通过图5中的I/O门控电路290被存储在目标页的目标区域中，奇偶校验数据IRPRT2的奇偶校验位相对于目标区域中的虚拟中心线对称地被存储。
数据解交织器470可对从目标区域读取的主数据MD进行解交织，以将中间数据DRMD提供给ECC解码器450a。奇偶校验解交织器475可基于行地址的LSB LSB_RA选择性地交织从目标区域读取的奇偶校验数据IRPRT2，以输出奇偶校验数据DRPRT2。ECC解码器450a使用奇偶校验数据DRPRT2对中间数据DRMD执行ECC解码以纠正错误位，并且将纠正的中间数据C_DRMD提供给数据解交织器480。数据解交织器480可基于行地址的LSB LSB_RA选择性地交织纠正的中间数据C_DRMD，以输出纠正的数据C_MD。
在示例实施例中，当行地址的LSB LSB_RA指定偶数目标页时，主数据MD和奇偶校验数据PRT2的位的顺序(次序)可被保持。在示例实施例中，当行地址的LSB LSB_RA指定奇数目标页时，主数据MD的位的顺序(次序)可被保持，奇偶校验数据PRT2的位的顺序可被反转。
图17示出根据本公开的示例实施例的图16的纠错电路中的ECC编码器的示例操作。参照图17，当主数据包括数据位d0至d5时，ECC编码器430a使用第一ECC 415a对数据位d0至d5执行ECC编码，以生成包括奇偶校验位P0至P3的奇偶校验数据PRT2。
图18示出根据本公开的示例实施例的图16的纠错电路中的第一ECC的示例。参照图18，第一ECC ECC11a可包括与数据位d0至d5和奇偶校验位P0至P3对应的列向量CV0至CV9。列向量CV0至CV9中的每个列向量可对应于位d0、p0、d1、d2、p1、p2、d3、d4、p3和d5中的相应一个。返回参照图15A，子数据模式EP11对应于列向量CV0至CV3，子数据模式EP12对应于列向量CV4至CV7，子数据模式EP13对应于列向量CV8和CV9。
因此，如果多个错误位出现在子数据模式EP11中，则由多个错误位生成的误纠正位出现在子数据模式EP11或子数据模式EP12中。如果多个错误位出现在子数据模式EP12中，则由多个错误位生成的误纠正位出现在子数据模式EP11或子数据模式EP12中。如果多个错误位出现在子数据模式EP13中，则由多个错误位生成的误纠正位出现在子数据模式EP12或子数据模式EP13中。
也就是说，当多个错误位出现在子数据模式EP11、EP12和EP13之一中时，第一ECCECC11a中的列向量具有限制至多两种子数据模式的出现误纠正位的位置的元素，误纠正位通过多个错误位生成。存储器控制器100中的第二纠错电路130具有用于纠正两种子数据模式中的错误位的纠错能力，因此第二纠错电路130可纠正多个错误位和误纠正位。
以上参照图18的描述可应用于图15B的示例。第一ECC ECC11a中的列向量具有限制子数据模式的出现误纠正位的位置的元素，使得误纠正位出现在出现多个错误位的子数据模式中或另一个子数据模式中，误纠正位由多个错误位生成。
图19示出根据本公开的示例实施例的当行地址的LSB指定偶数目标页时图16的纠错电路的示例操作。参照图19，当行地址的LSB LSB_RA指定偶数目标页时，数据交织器460保持主数据MD的数据位ed0至ed5的顺序以输出中间数据IRMD1，ECC编码器430a对中间数据IRMD1执行ECC编码以生成奇偶校验数据PRT2，奇偶校验交织器465基于行地址的LSB LSB_RA来保持奇偶校验数据PRT2的奇偶校验位p0至p3的顺序以输出奇偶校验数据IPRT21，数据位ed0至ed5和奇偶校验数据IPRT21的奇偶校验位P0至P3被存储在目标区域395中。
图20示出根据本公开的示例实施例的当行地址的LSB指定奇数目标页时图16的纠错电路的示例操作。
参照图20，当行地址的LSB LSB_RA指定奇数目标页时，数据交织器460反转主数据MD的数据位od0至od5的顺序以输出中间数据IRMD2，ECC编码器430a对中间数据IRMD2执行ECC编码以生成奇偶校验数据PRT2，奇偶校验交织器465基于行地址的LSB LSB_RA反转奇偶校验数据PRT2的奇偶校验位p0至p3的顺序以输出奇偶校验数据IPRT22，数据位od0至od5和奇偶校验数据IPRT22的奇偶校验位P3至P0被存储在目标区域395中。
纠错电路400b响应于指定偶数目标页的行地址的LSB LSB_RA来交织奇偶校验数据PRT2，使得奇偶校验数据PRT2的奇偶校验位的顺序被保持，并且响应于指定奇数目标页的行地址的LSB LSB_RA来交织奇偶校验数据PRT2，使得奇偶校验数据PRT2的奇偶校验位的顺序被反转。
图21是示出根据本公开的示例实施例的操作半导体存储器装置的方法的流程图。参照图5至图21，在操作包括存储器单元阵列300的半导体存储器装置200的方法中，纠错电路400通过使用第一ECC 415基于主数据MD生成奇偶校验数据PRT(S110)。
第一ECC 415可由生成矩阵表示，可包括多个列向量，列向量可被划分为与主数据的子数据单元和奇偶校验数据对应的多个码组。列向量可具有限制子数据单元的出现误纠正位的位置的元素，误纠正位由主数据的多个错误位生成。该多个错误位通过第一ECC 415不可纠正。
纠错电路400经由I/O门控电路290将主数据MD和奇偶校验数据PRT存储在存储器单元阵列300中(S120)。纠错电路400经由I/O门控电路290从存储器单元阵列300读取主数据MD和奇偶校验数据PRT(S130)。纠错电路400通过使用第一ECC 415基于主数据MD生成校验位CHB(S140)。纠错电路400基于奇偶校验数据PRT和校验位CHB的比较来纠正主数据MD中的错误位(S150)。
尽管主数据MD包括纠错电路400不可纠正和/或检测的多个错误位，但是第一ECC415具有用于将误纠正位放置于一个符号中的列向量，存储器控制器100可以以符号为基础纠正多个错误位和误纠正位。一个符号可包括数据单元或两个相邻的数据单元。
图22是示出根据本公开的示例实施例的操作存储器系统的方法的流程图。参照图1至图20和图22，在操作包括半导体存储器装置200和控制半导体存储器装置200的存储器控制器100的存储器系统20的方法中，存储器控制器100中的纠错电路130通过使用第二ECC155基于将被发送到半导体存储器装置200的写入数据生成奇偶校验数据PRTc(S210)，并且将奇偶校验数据PRTc存储在缓冲器145中。存储器控制器100将写入数据发送到半导体存储器装置200(S220)。
半导体存储器装置200中的纠错电路400使用第一ECC 415对写入数据执行ECC编码以生成奇偶校验数据，并且将写入数据和奇偶校验数据存储在存储器单元阵列300中。半导体存储器装置200中的纠错电路400响应于读取命令从存储器单元阵列300读取数据和奇偶校验数据，使用第一ECC 415对读取数据执行ECC解码，并且将读取数据发送到存储器控制器100。
存储器控制器100从半导体存储器装置200接收响应于写入数据的读取数据(S230)。存储器控制器100中的ECC解码器160通过使用第二ECC 155基于读取数据生成校验位CHBc(S240)。ECC解码器160基于系统奇偶校验数据PRTc和校验位CHBc的比较来纠正读取数据中的多个错误位(S250)。
图23是示出根据本公开的示例实施例的半导体存储器装置的框图。参照图23，半导体存储器装置600可包括以堆叠式芯片结构提供软错误分析和纠正功能的第一组裸片610和第二组裸片620。第二组裸片620可以是高带宽存储器(HBM)。
第一组裸片610可包括至少一个缓冲器裸片611。第二组裸片620可包括多个存储器裸片620-1至620-u(u是大于二的自然数)，多个存储器裸片620-1至620-u堆叠在缓冲器裸片611上并且通过多条贯穿硅过孔(TSV，也称为，硅通孔)线传送数据。存储器裸片620-1至620-u中的每个存储器裸片可包括单元核622和纠错电路624，单元核622可包括存储器单元阵列，存储器单元阵列包括在第一方向和第二方向上布置的多个子阵列块。纠错电路624可被称为ECC电路，并且可采用图9的纠错电路400a或图16的纠错电路400b。因此，纠错电路624可包括第一ECC，第一ECC可包括具有限制子数据单元的出现误纠正位的位置的元素的多个列向量，误纠正位由多个错误位生成。
缓冲器裸片611可包括纠错电路612，纠错电路612在从通过TSV线接收的传输数据检测到传输错误时使用传输奇偶校验位纠正传输错误，并且生成纠错的数据。纠错电路612可被称为过孔(via)纠错电路。
半导体存储器装置600可以是堆叠芯片型存储器装置或通过TSV线传送数据和控制信号的堆叠式存储器装置。TSV线也可被称为贯穿电极(through electrode)。在传输数据发生的传输错误可能是由于在TSV线发生的噪声。因为由于在TSV线发生的噪声而导致的数据故障可与由于存储器裸片的错误操作而导致的数据故障能够区分，所以在TSV线发生的噪声而导致的数据故障可被认为是软数据故障(或软错误)。软数据故障可以是由于传输路径上的传输故障而生成，并且可通过ECC操作来检测和纠正。例如，当传输数据是128位数据时，传输奇偶校验位可被设置为8位。然而，本公开的范围和精神不限于此。传输奇偶校验位的数量可增加或减少。
通过以上描述，形成在一个存储器裸片620-u的TSV线组632可包括128条TSV线L1至Lu，奇偶校验TSV线组634可包括8条TSV线L10至Lv。数据TSV线组632的TSV线L1至Lu和奇偶校验TSV线组634的奇偶校验TSV线L10至Lv可连接到对应地形成在存储器裸片620-1至620-u之中的微凸块MCB。
存储器裸片620-1至620-u中的每个存储器裸片可包括DRAM单元，每个DRAM单元包括至少一个存取晶体管和一个存储电容器。半导体存储器装置600可具有三维(3D)芯片结构或2.5D芯片结构，以通过数据总线B10与存储器控制器通信。第一组裸片610可通过数据总线B10与存储器控制器连接。
纠错电路612可基于通过奇偶校验TSV线组634接收的传输奇偶校验位，确定在通过数据TSV线组632接收的传输数据是否发生传输错误。当传输错误被检测到时，纠错电路612可使用传输奇偶校验位来纠正传输数据上的传输错误。当传输错误不可纠正时，纠错电路612可输出指示不可纠正的数据错误的发生的信息。
图24是根据本公开的示例实施例的采用图23的半导体存储器装置的3D芯片结构的剖视图。图24示出3D芯片结构700，在3D芯片结构700中，主机和HBM在没有中介层的情况下直接连接。参照图24，主机裸片710(诸如，片上系统(SoC)、中央处理器(CPU)或图形处理器(GPU))可使用倒装芯片凸块(flip chip bump)FB设置在印刷电路板(PCB)720上。存储器裸片D11至D14可堆叠在主机裸片720上，以实现如图23中的存储器裸片那样的HBM结构620。在图24中，图23的缓冲器裸片611或逻辑裸片被省略。然而，缓冲器裸片611或逻辑裸片可设置在存储器裸片D11与主机裸片720之间。
为了实现HBM(620)结构，可在存储器裸片D11和D14形成TSV线。TSV线可与放置于存储器裸片之间的微凸块MCB电连接。另外，存储器裸片D11至D14中的每个存储器裸片可包括纠错电路(诸如，图9的纠错电路400a或图16的纠错电路400b)。
图25是示出根据本公开的示例实施例的包括堆叠式存储器装置的半导体封装件的示图。参照图25，半导体封装件900可包括一个或多个堆叠式存储器装置910和图形处理器(GPU)920，GPU 920包括存储器控制器(CONT)925。堆叠式存储器装置910和GPU 920可安装在中介层930上，其上安装有堆叠式存储器装置910和GPU 920的中介层930可安装在封装基底940上。导电装置(例如，焊球950)可安装在封装基底940下方。存储器控制器925可采用图1中的存储器控制器100。
堆叠式存储器装置910中的每个可以以各种形式实现，并且可以是其中堆叠有多个层的高带宽存储器(HBM)形式的存储器装置。因此，堆叠式存储器装置910中的每个可包括缓冲器裸片和多个存储器裸片，多个存储器裸片中的每个存储器裸片可包括存储器单元阵列和纠错电路。
多个堆叠式存储器装置910可安装在中介层930上，GPU 920可与多个堆叠式存储器装置910通信。例如，堆叠式存储器装置910和GPU 920中的每个可包括物理区，并且通信可通过物理区在堆叠式存储器装置910与GPU920之间被执行。
如上所述，根据示例实施例，ECC包括与数据位和奇偶校验数据对应的多个列向量，列向量被划分为多个码组，列向量具有限制子数据单元的出现误纠正位的位置的元素，误纠正位由多个错误位生成。因此，尽管主数据包括纠错电路不能纠正和/或检测的多个错误位，但是存储器控制器中的纠错电路可纠正子数据单元中的多个错误位和误纠正位。因此，半导体存储器装置和存储器系统可增强纠错的性能和可信度。
本公开的示例实施例可应用于采用在此描述的ECC的半导体存储器装置和存储器系统。虽然已经参照本公开的示例实施例具体地示出和描述了本公开，但是本领域普通技术人员将理解，在不脱离由权利要求限定的本公开的精神和范围的情况下，可在其中进行形式和细节上的各种改变。

Claims (20)

1.一种半导体存储器装置，包括：
存储器单元阵列，在存储器单元阵列中具有多个易失性存储器单元，所述多个易失性存储器单元连接到字线和位线并且被划分为多个子阵列块；
纠错电路，被配置为使用由生成矩阵表示的纠错码从主数据生成奇偶校验数据；
输入/输出门控电路，连接在存储器单元阵列与纠错电路之间；和
控制逻辑电路，被配置为响应于从外部存储器控制器接收的命令和地址来控制纠错电路和输入/输出门控电路，控制逻辑电路被配置为：(i)将主数据和奇偶校验数据存储在所述多个子阵列块之中的k+1个目标子阵列块中，和(ii)控制输入/输出门控电路，使得所述k+1个目标子阵列块中的部分存储主数据的部分和奇偶校验数据的部分，其中，k是大于2的偶数。
2.根据权利要求1所述的半导体存储器装置，其中，主数据包括被布置到为多个子数据单元的多个数据位；其中，纠错码包括被划分为与所述多个子数据单元和奇偶校验数据对应的多个码组的多个列向量；并且其中，所述多个列向量具有限制子数据单元的响应于主数据的多个错误位生成而出现误纠正位的位置的元素，所述多个错误位通过纠错码不可纠正。
3.根据权利要求2所述的半导体存储器装置，
其中，所述k+1个目标子阵列块包括第一组子阵列块和第二组子阵列块，第一组子阵列块被配置为存储主数据的所述多个数据位中的一些数据位，第二组子阵列块被配置为存储主数据的所述多个数据位的剩余部分和奇偶校验数据两者；并且
其中，所述多个码组包括第一组码组和第二组码组，第一组码组与第一组子阵列块对应，第二组码组与第二组子阵列块对应。
4.根据权利要求3所述的半导体存储器装置，其中，第一组码组中的每个码组包括多个第一列向量；并且其中，所述多个第一列向量中的每个列向量包括相对于彼此相同的元素。
5.根据权利要求3所述的半导体存储器装置，
其中，所述多个错误位包括第一错误位和第二错误位；
其中，当所述多个子数据单元之中的第一子数据单元被存储在第一组子阵列块之中的第一子阵列块中并且第一错误位和第二错误位被包括在第一子数据单元中时，第一组码组之中的与第一子阵列块对应的码组的列向量被配置为将误纠正位放置于第一子数据单元中；并且
其中，外部存储器控制器被配置为纠正第一子数据单元中的第一错误位、第二错误位和误纠正位。
6.根据权利要求3所述的半导体存储器装置，其中，所述多个错误位包括第一错误位和第二错误位；其中，当所述多个子数据单元之中的子数据单元被存储在第二组子阵列块之中的子阵列块中并且第一错误位和第二错误位被包括在所述子数据单元中时，所述多个列向量具有用于限制所述子数据单元的出现误纠正位的位置的元素，使得误纠正位通过外部存储器控制器能够纠正，误纠正位由第一错误位和第二错误位生成。
7.根据权利要求1至6中的任意一项所述的半导体存储器装置，其中，控制逻辑电路被配置为：控制输入/输出门控电路，使得输入/输出门控电路将奇偶校验数据的奇偶校验位存储在所述k+1个子阵列块之中的第k/2子阵列块、第k/2+1子阵列块和第k/2+3子阵列块中。
8.根据权利要求1至6中的任意一项所述的半导体存储器装置，其中，纠错电路包括：
存储器，被配置为存储纠错码；
纠错码编码器，连接到存储器，纠错码编码器被配置为在所述半导体存储器装置的写入操作中使用纠错码对主数据执行纠错码编码操作以生成奇偶校验数据；和
纠错码解码器，连接到存储器，纠错码解码器被配置为在所述半导体存储器装置的读取操作中使用纠错码基于奇偶校验数据对主数据执行纠错码解码操作。
9.根据权利要求1至6中的任意一项所述的半导体存储器装置，还包括：
至少一个缓冲器裸片；和
多个存储器裸片，堆叠在所述至少一个缓冲器裸片上并且通过多条贯穿硅过孔线传送数据；
其中，所述多个存储器裸片中的至少一个存储器裸片包括存储器单元阵列和纠错电路。
10.根据权利要求9所述的半导体存储器装置，其中，所述至少一个缓冲器裸片包括：过孔纠错电路，被配置为纠正包括在通过所述多条贯穿硅过孔线传输的数据中的传输错误。
11.一种半导体存储器装置，包括：
存储器单元阵列，在存储器单元阵列中具有多个易失性存储器存储体阵列，所述多个易失性存储器存储体阵列连接到多条字线和多条位线；
纠错电路，被配置为使用由生成矩阵表示的纠错码基于主数据生成奇偶校验数据，纠错电路被配置为：(i)将主数据和奇偶校验数据存储在由地址指定的存储器单元阵列中的目标页的目标区域中，(ii)交织主数据和奇偶校验数据，使得奇偶校验数据的奇偶校验位相对于目标区域中的虚拟中心线对称地被存储，和(iii)基于指定目标页的所述地址的最低有效位来改变多个子数据模式，存储在目标区域中的主数据和奇偶校验数据构成所述多个子数据模式；
输入/输出门控电路，连接在存储器单元阵列与纠错电路之间；和
控制逻辑电路，被配置为基于从外部存储器控制器接收的命令和地址来控制纠错电路。
12.根据权利要求11所述的半导体存储器装置，其中，主数据包括多个数据位，奇偶校验数据包括多个奇偶校验位；其中，纠错码包括与所述多个数据位和所述多个奇偶校验位对应的多个列向量；并且其中，所述多个列向量具有限制子数据模式的出现误纠正位的位置的元素，误纠正位由主数据的错误位生成，并且所述错误位通过纠错码不可纠正。
13.根据权利要求12所述的半导体存储器装置，其中，当所述多个子数据模式之中的第一子数据模式包括所述错误位时，所述多个列向量具有将误纠正位放置于第一子数据模式或所述多个子数据模式之中的除第一子数据模式之外的其他子数据模式之一中的元素。
14.根据权利要求12所述的半导体存储器装置，其中，所述多个数据位被划分为多个子数据单元，当所述多个子数据模式之中的第一子数据模式包括所述错误位时，所述多个列向量具有限制子数据单元的出现误纠正位的位置的元素，使得误纠正位通过外部存储器控制器能够纠正，误纠正位由所述错误位生成。
15.根据权利要求11至14中的任意一项所述的半导体存储器装置，其中，当所述地址的最低有效位指示目标页对应于偶数页时，纠错电路被配置为：交织奇偶校验数据，使得奇偶校验数据的奇偶校验位的顺序被保持。
16.根据权利要求11至14中的任意一项所述的半导体存储器装置，其中，当所述地址的最低有效位指示目标页对应于奇数页时，纠错电路被配置为：交织奇偶校验数据，使得奇偶校验数据的奇偶校验位的顺序被反转。
17.一种存储器系统，包括：
半导体存储器装置；和
存储器控制器，被配置为控制半导体存储器装置；
其中，半导体存储器装置包括：
存储器单元阵列，包括多个易失性存储器单元，所述多个易失性存储器单元连接到字线和位线并且被划分为在第一方向和与第一方向交叉的第二方向上布置的多个子阵列块；
第一纠错电路，被配置为使用由第一生成矩阵表示的第一纠错码基于主数据生成奇偶校验数据；
输入/输出门控电路，连接在存储器单元阵列与第一纠错电路之间；和
控制逻辑电路，被配置为基于来自存储器控制器的命令和地址来控制第一纠错电路和输入/输出门控电路；并且
其中，控制逻辑电路被配置为：(i)将主数据和奇偶校验数据存储在所述多个子阵列块之中的第二方向上的k+1个目标子阵列块中，和(ii)控制输入/输出门控电路，使得所述k+1个目标子阵列块中的部分存储主数据的部分和奇偶校验数据的部分，并且其中，k是大于2的偶数。
18.根据权利要求17所述的存储器系统，
其中，主数据包括被划分为多个子数据单元的多个数据位；
其中，第一纠错码包括被划分为与所述多个子数据单元和奇偶校验数据对应的多个码组的多个列向量，并且
其中，所述多个列向量具有限制子数据单元的出现误纠正位的位置的元素，误纠正位由主数据的多个错误位生成，并且所述多个错误位通过第一纠错码不可纠正。
19.根据权利要求18所述的存储器系统，
其中，存储器控制器包括：第二纠错电路，被配置为使用由第二生成矩阵表示的第二纠错码来纠正从半导体存储器装置接收的主数据中的错误位；
其中，所述k+1个子阵列块包括：
第一组子阵列块，被配置为存储主数据的所述多个数据位中的一些数据位；
第二组子阵列块，被配置为存储主数据的所述多个数据位的剩余部分和奇偶校验数据两者；
其中，所述多个码组包括第一组码组和第二组码组，第一组码组与第一组子阵列块对应，第二组码组与第二组子阵列块对应；
其中，所述多个错误位包括第一错误位和第二错误位；
其中，当所述多个子数据单元之中的第一子数据单元被存储在第一组子阵列块之中的第一子阵列块中并且第一错误位和第二错误位被包括在第一子数据单元中时，第一组码组之中的与第一子阵列块对应的码组的列向量具有被配置为将误纠正位放置于第一子数据单元中的元素；并且
其中，第二纠错电路被配置为使用第二纠错码来纠正所述多个错误位和误纠正位。
20.根据权利要求18所述的存储器系统，
其中，存储器控制器包括：第二纠错电路，被配置为使用由第二生成矩阵表示的第二纠错码来纠正从半导体存储器装置接收的主数据中的错误位；
其中，所述k+1个子阵列块包括：
第一组子阵列块，被配置为存储主数据的所述多个数据位中的一些数据位；
第二组子阵列块，被配置为存储主数据的所述多个数据位的剩余部分和奇偶校验数据两者；
其中，所述多个码组包括：
第一组码组，与第一组子阵列块对应；和
第二组码组，与第二组子阵列块对应；
其中，所述多个错误位包括第一错误位和第二错误位；
其中，当所述多个子数据单元之中的子数据单元被存储在第二组子阵列块之中的子阵列块中并且第一错误位和第二错误位被包括在所述子数据单元中时，所述多个列向量具有限制所述子数据单元的出现误纠正位的位置的元素，使得误纠正位通过存储器控制器能够纠正，误纠正位由第一错误位和第二错误位生成；并且
其中，第二纠错电路被配置为使用第二纠错码来纠正所述多个错误位和误纠正位。
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