KR960000681B1 - 반도체메모리장치 및 그 메모리쎌 어레이 배열방법 - Google Patents

반도체메모리장치 및 그 메모리쎌 어레이 배열방법 Download PDF

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Abstract

내용 없음.

Description

반도체메모리장치 및 그 메모리쎌 어레이 배열방법
제1도는 종래의 기술에 의한 반도체메도리장치의 블럭다이아그램.
제2도는 제1도의 서브어레이의 연결관계를 보여주는 블럭다이아그램.
제3도는 제2도의 상세회로도.
제4도는 본 밭명의 일실시예에 따른 반도체메모리장치의 블럭다이아그램.
제5도는 제4도의 서브어레이의 상세회로도.
제6도는 제3도 및 제4도의 로우디코더의 실시예.
제7도는 본 발명의 다른 실시예에 따른 반도체메모리장치의 블럭다이아그램.
본 발명은 반도체메모리장치에 관한 것으로, 특히 싱글(single)비트성 결함, 비트라인성 결함 및 워드라인성 결함의 구제(repair)가 가능하도록 하는 ECC(Error Checking and Correcting)회로를 내장한 반도체 메모리장치에 관한 것이다.
통상적으로 고집적 반도체메모리장치의 수율을 향상시키기 위하여 리던던시 (Redundancy)회로 또는 ECC 회로를 내장하여 결함을 구제하는 방법을 사용하고 있음은 공지된 사실이다. 리던던시회로를 사용할 경우, 비트라인(bit line)성 결함 및 워드라인(word line)성 결함을 모두 구제할 수 있으나 웨이퍼가 팹-아웃(fab-out)된 후 부수적인 공정이 추가되어야 할 뿐만 아니라 리드온리메모리(ROM)등과 같은 메모리소자에서는 사용이 어렵다. 한편 ECC회로는 입력시, 입력데이타에 의해 패리티(parity)를 발생시켜 입력데이타및 패리티를 모두 저장하며, 출력시, 저장된 입력데이타와 그 입력데이타에 의해 발생된 패리티를 비교하여 에러를 검출하고 정정하는 것이다. ECC회로의 n비트 에러점검 및 n비트 에러정정의 경우, ECC회로는 동시에 감지되어 하나의 에러정정동작을 구성하는 데이타중, n비트 이하의 결함이 검출되면 그 검출된 결함비트를 구제한다. 또한, 동시에 감지되는 데이타중 n+1 bit 이상의 결함이 검출되면 결함의 구제는 불가능하다. 이때 n=1인 경우, 데이타비트수에 따라 필요한 패리티비트의 수는 이 분야에 잘 알려져 있는 바와 같이, 해밍코드(Hamming code)에 따라 결정되며 이는 다음 식에 의해 이루어진다.
[수학식 1]
여기서 m은 데이타비트수이고 k는 패리티비트수이다. 식 (1)에 의하면 데이타비트수가 8개일 경우는 패리티비트수가 4개이고, 데이타비트수가 16개일 경우, 패리티비트수는 5개가 된다. 그러나 이러한 ECC회로의 적용은 패리티쎌의 추가로 인한 칩 사이즈의 증가, 정정회로에 의한 스피드 지연등의 손실이 있지만 소자의 집적도가 증가될수록 신뢰성 및 수율 향상의 폭은 이를 상쇄하기에 충분하다.
제1도는 종래의 제시된 ECC회로를 사용한 반도체메모리장치를 보여준다. 그리고 제2도는 제1도에 도시된 서브(sub)어레이들간의 연결관계를 보여주는 구성도이고, 제3도는 제2도의 상세회로도이다. 제1도는 알란 디 푀펠맨(Alan D Poeppelman)에 의해 ″폴트 톨러런트 메모리(FAULT TOLERANTMEMORY)″라는 제목으로 특허출원되어 1987년 9월 8일자로 특허발행된 미국 특허번호 4,692,923호에 상세하게 개시된 기술이다. 제1도의 구성에서 서브어레이(sub array) D0~Dn의 구성은 각각 다수개의 메모리쎌이 모여 스택셋(stack set) n(n=0~n)이 형성되고 다수개의 스택셋이 모여 하나의 서브어레이가 구성된다. 이때 스택셋은 2개의 스트링조합으로 이루어진다. 제1도 및 제3도를 참조하여 뱅크선택선 N에서 뱅크선택선 N+3의 동작은 다음과 같다. 여기서 뱅크선택선은 통상의 스트링선택선과 같은 의미이다. 뱅크선택선 N은 서브어레이 D0에서는 스택셋 0을, 서브어레이 D1에서는 스택셋 1을, 서브어레이 Dn에서는 스택셋 N을 각각 선택한다. 이와 같이 서브어레이 D1의 스택셋 0을 선택하는 뱅크선택선은 서브어레이를 교차하여 서브어레이블럭 DN-1의 스택셋 n에 연결된다. 이와 같은 구성에 따라 워드라인성 결함이 발생하게 되면 ECC회로에 의하여 그 결함이 구제될 수 있다. 미국특허 4,692,923의 상세한 설명에 언급되어 있는 바와 같이, 제1도 내지 제3도의 구성에서는 제조상의 결함의 영향을 제어할 수 있는 메모리소자로서, 칩내에서 적은 면적을 차지하며 성능이 향상된 ECC회로가 가능해진다.
그러나 제1도 내지 제3도에 도시된 구성은 다음과 같은 문제가 발생된다. 즉, 워드라인성 결함은 구제를 할 수 있는데 반하여, 뱅크선택선의 결함, 즉 예를 들어 뱅크선택선 N과 뱅크선택선 N+1이 서로 쇼트되거나, 아니면 다른 이유에 의해 결함이 발생하게 되면, 이 뱅크선택선이 연결된 모든 서브어레이에서 결함이 발생하게 되어 결함이 구제되지 못하는 문제점이 발생된다. 또한 하나의 뱅크선택선이 모든 서브어레이의 선택트랜지스터와 서로 연결되어 있으므로 뱅크선택선의 로딩이 커지게 된다. 그래서 제1도 내지 제3도에 도시된 방식을 고집적 반도체메모리장치에 적용하는 경우 로딩문제가 심각하게 발생된다. 또한 상기에서 언급한 바와 같이 임의의 뱅크선택선은 서브어레이를 교차하여 다른 서브어레이 스택셋에 연결되기 때문에, 이에 따른 레이-아웃의 어려움이 발생되고, 이에 따른 마스크공정이 증가되는 문제가 있었다. 제3도의 구성에 도시된 바와 같이 EVEN 로우버스(ROW BUS)선의 버스로우신호 0이, 게이트가 전원전압단 VCC에 연결된 공핍헝(Depletion)트랜지스터를 통하여 워드라인 WL31, WL32에 연결되며, ODD로우버스선의 버스로우신호 1은 워드라인 WL41, WL42에 연결된다. 반도체메모리장치의 집적도가 증가할수록 버스로우신호 0 및 버스로우신호 1에 각각 연결되는 워드라인의 수는 증가하게 된다. 이는 버스로우신호 0 및 버스로우신호 1의 전위가 전원전압 VCC 또는 접지전압 VSS로 변화하는 경우, 버스로우신호 0 및 버스로우신호 1에 연결된 모든 워드라인의 전위가 전원전압 VCC 또는 접지전압 VSS로 변화함을 의미한다. 또는 접지전압 VSS로 변하는 경우, 매우 큰 전력소모가 발생할 뿐만 아니라 동작속도가 지연되는 문제점이 있었다.
따라서 본 발명의 목적은 반도체메모리장치의 집적도가 증가할수록 ECC회로의 동작효과가 증대하는 반도체메모리장치를 제공함에 있다.
본 발명의 다른 목적은 메모리칩의 수율이 크게 증대되고, 신뢰성이 향상되는 반도체메모리장치를 제공함에 있다.
본 발명의 또다른 목적은 칩의 수율이 최대한 중대되고 신뢰성이 확보되는 ECC회로 내장 반도체메모리 장치를 제공함에 있다.
본 발명의 또다른 목적은 ECC회로를 내장하는 반도체메모리장치에 있어서, 워드라인성 결함을 용이하게 리페어하는 반도체메모리장치를 제공함에 있다.
본 발명의 또다른 목적은 반도체메모리장치에 있어서 ECC회로만을 사용하여 싱글비트성 결함, 비트라인성 결함 및 워드라인성 결함의 리페어 효율을 극대화하는 반도체메모리장치를 제공함에 있다.
본 발명의 또다른 목적은 ECC회로만을 사용하여 싱글비트성 결함, 비트라인성 결함 및 워드라인성 결함의 리페어 효율을 극대화하는 반도체메모리장치의 메모리쎌어레이 배열방법을 제공함에 있다.
이러한 본 발명의 목적들을 달성하기 위하여 본 발명은, 각각 다수개의 노멀비트를 포함하는 복수개의 노멀비트 어레이와, 각각 다수개의 패리티비트를 포함하는 다수개의 패리티비트 어레이와, 다수개의 로우디코더를 가지는 반도체메모리장치에 있어서, 하나의 어드레스신호에 의해서 동시에 센싱되어 하나의 에러정정 동작을 구성하는 각각의 데이타비트 및 패리티비트가 서로 전기적으로 분리된 스트링선택라인 및 워드라인에 접속되는 반도체메모리장치임을 특징으로 한다. 또한 이와 같은 메모리어레이 구성에서는 하나의 로우어드레스신호에 의하여 동시에 모든 로우디코더가 선택되며, 선택된 각각의 로우디코더의 전기적으로 분리된 스트링선택라인 및 워드라인에서 1개의 데이타비트 또는 패리티비트만이 선택되어지는 구성을 갖는 반도체 메모리장치의 메모리쎌 어레이 배열방법임을 특징으로 한다. 여기에서 전기적으로 스트링선택라인 및 워드라인을 분리시키는 방법은 보다 바람직한 실시를 고려하여 로우디코더 뿐만 아니라 예를 들어 리피터(Repeter)로도 수행할 수 있음은 이 분야의 통상의 지식을 가진자에게는 충분히 예측되어지는 사실이다.
이하 본 발명의 바람직한 실시예가 첨부된 도면과 함께 상세히 설명될 것이다.
제4도는 본 발명의 일 실시예에 따른 반도체메모리장치의 블럭다이아그램이다. 도시된 바와 같이 본 발명의 일 실시예에서는 8비트의 데이타비트와 4비트의 패리티비트로 구성된 ECC회로를 보이고 있다. 이에 따라 메모리쎌 어레이를 노멀비트로 구성된 D0-D7와, 패리티비트로 구성된 P0-P3로 나누어 모두 12블럭으로 구성하였다. 제4도의 구성에서 노멀비트와 패리티비트의 배열위치는 랜덤(random)하게 구성한 것으로 이는 제4도의 구성과 다르게 구성하여도 본 발명의 목적을 충분히 달성할 수 있음은 당해 분야에 통상적인 지식을 가진자에게는 명백하다. 본 발명은 서로 이웃하는 노멀비트 어레이 사이에 또는 패리티비트 어레이 사이에(또는 노멀비트 어레이와 패리티비트 어레이 사이에) 로우디코더를 배열하는 것이며, 동시에 감지되어 하나의 에러정정동작을 구성하는 각각의 데이타비트 및 패리티비트에 전기적으로 분리된(독립된) 스트링선택라인 및 워드라인이 제공된 반도체메모리장치임을 특징으로 한다.
제4도에서 외부에서 인가되는 로우어드레스신호 및 컬럼어드레스신호를 증폭하여 칩의 내부로 전달하는 로우어드레스버퍼 및 컬럼어드레스버퍼(42, 45)와, 다수개의 워드라인중 하나의 워드라인을 선택하며 다수개의 스트링선택라인중 하나의 스트링선택라인을 선택하기 위한 로우프리디코더(43)와, 다수개의 비트라인중 하나의 비트라인을 선택하기 위한 컬럼프리디코더(46) 및 컬럼선택기(47)와, 선택된 쎌의 상태를 판단하기 위한 12개의 센스엠프 및 센싱된 12개의 데이타중 1비트 이하의 에러를 검출하여 정정하는 ECC회로(48)와, 정정된 8개의 출력신호를 증폭시켜 칩 외부로 전달하는 데이타출력버퍼(49) 및 출력패드(50)로 구성되어 있다. 제4도에 도시된 바와 같이 본 발명의 일 실시예에서는 8개의 데이타 비트당 4개의 패리티비트를 필요로 하는 8비트 ECC회로를 사용하였으나, 본 발명의 다른 실시예에서는 16비트 ECC회로 또는 32비트 ECC회로 또는 그 이상으로 사용할 수도 있다.
제5도는 제4도에 도시된 서브어레이 D0 및 D1의 상세회로이다. 칩 외부에서 어드레스신호가 입력되면, 이 입력된 어드레스신호에 의하여 비트라인과 로우디코더가 선택된다. 로우디코더에 의하여 각 서브어레이 중 임의의 하나의 메모리쎌이 선택되어진다. 쎌 어레이 내부의 동작을 살펴보면, 로우디코더에 제공된 각 드라이버에 의하여 하나의 스트링선택라인 SSLn(n=0∼n)이 선택되며, 하나의 스트링에서 또 하나의 워드라인 WLn(n=0~n)이 선택된다. 이때 하나의 로우디코더와 드라이버는 전기적으로 다른 드라이버와 서로 분리되어 있으며, 서브어레이 D0 및 D1은 서로 다른 드라이버에 연결되어 있다. 따라서 서브어레이 D0에서는 하나의 쎌이 선택된다. 또한 동일한 방법으로 각 서브어레이에서 하나의 메모리쎌만이 선택된다. 그러므로 스트링선택라인 SSL0과 SSL1, 또는 워드라인 WL0과 WL1이 서로 쇼트되는 현상이 발생하여도 이는 에러정정 동작을 구성하는 데이타비트 및 패리티비트중 어느 하나에만 결함이 발생되므로 ECC회로에 의하여 스트링선택라인 SSL0과 SSL1, 또는 워드라인 WL0과 WL1의 쇼트에 의한 결함을 해결하게 된다. 또한 하나의 스트링선택라인 및 워드라인신호가 하나의 서브어레이중 하나의 메모리쎌만 선택하기 때문에, 로딩이 작아 고속화에 유리하며, 반도체메모리장치의 집적도의 증가에 상관없이 로딩이 증가되지 않게 된다.
제5도의 구성을 참조하여 제4도에 따른 동작을 설명하면 다음과 같다. 어드레스신호에 의해 노멀비트 어레이 D0-D7, 패리티비트 어레이 P0-P3으로부터 각각의 워드라인에 의해 선택된 12개의 데이타중 1비트 이하의 결함이 발생하였을 경우, 스트링선택라인 및 워드라인이 전기적으로 서로 분리되어 있으므로 ECC회로에 의한 구제가 가능하다. 즉, 도시된 구성에서 알 수 있는 바와 같이, 로우디코더에 의하여 서브어레이 D0에서 스트링선택라인 SSL1 및 워드라인 WL1에 의하여 하나의 메모리쎌만 선택되고 서브어레이 D1에서도 스트링선택라인 SSL1 및 워드라인 WL1에 의하여 하나의 메모리쎌만 선택된다. 따라서 각각의 서브어레이에서 하나의 메모리쎌만 선택되기 때문에 ECC회로에 의해서 스트링선택라인이나 워드라인의 쇼트가 발생하여도 리페어가 가능하게 된다. 또한 이러한 결함은 서로 이웃하고 있는 하나의 로우디코더(51)에 의해 선택되는 노멀비트 또는 패리티비트는 로우어드레스신호가 동일하지 않는 한, 완전하게 리페어될 수 있다. 즉, 메모리 어레이내의 다수개의 워드라인에서 결함이 발생하더라도 로우어드레스가 동일한 경우가 아니면 상기 ECC회로에 의해 구제가 가능한 것이다.
제6도는 제5도에서 노멀비트 및 패리티비트와 로우디코더와 접속관계를 보여주는 실시예이다. 제6도에 도시된 구성에서 비트라인과 워드라인에 의해서 선택되는 메모리쎌을 제외한 구성이 워드라인 디코더로서, 이는 본 출원인이 1989년 11월 13일자로 ″반도체메모리장치의 워드라인 디코더″라는 제목으로 기 출원한 한국특허 출원번호 '1989-16428'호에 상세하게 개시되어 있는 구성이다. 본 발명에서는 상기의 한국특허 출원번호 '1989-16428'호에 개시된 워드라인 디코더를 예로 들었지만, 이는 다른 개량된 워드라인 디코더로서도 용이하게 적용할 수 있음은 이 분야의 통상의 지식을 가진자에게는 명백한 사항이다.
제7도는 본 발명의 다른 실시예에 따른 반도체메모리장치의 블럭다이아그램으로서, 16비트 ECC회로를 예로 들은 것이다. 상기 제7도의 구성에서도 노멀비트와 패리티비트의 배열은 랜덤하게 할 수 있으며, 단지 감지되는 각각의 스트링선택라인 및 워드라인에 의해 선택되는 비트의 수 1개이다. 이때 노멀비트의 수가 16개이므로, 그에 따른 패리티비트의 수는 5개이며, 본 발명에서는 본 발명의 목적을 용이하게 달성하기 위하여 로우디코더의 수를 12개로 실시하였다.
제4도 및 제7도의 구성은 본 발명의 사상에 입각하여 실현한 최적의 실시예로서, 본 발명에 적용될 수 있는 로우디코더는 다양하게 실시될 수 있으며, 또한 ECC회로를 내장하는 반도체메모리장치에 모두 사용이 가능하게 된다. 또한 본 발명에서는 반도체메모리장치가 로우디코더에 의해서 전기적으로 분리된 스트링 선택라인 및 워드라인을 가지도록 구성된 것을 보여주었으나, 이는 예를 들어 리피터를 사용하여 본 발명의 목적을 달성할 수 있음을 이 분야의 통상의 지식을 가진자에게는 명백한 사실이다.
상술한 바와 같이, 본 발명은 12개의 데이타블럭으로 이루어진 메모리쎌 어레이의 경우, 6개의 로우디코더를 사용하여 상기 데이타블럭의 12개의 스트링선택라인 및 워드라인이 서로 독립적으로 동작하도록 하므로서 싱글비트성 결함, 비트라인성 결함 및 워드라인성 결함까지 구제가 가능하다. 이와 같이 ECC회로만을 사용하여 모든 결함을 구제하므로 종래의 리던던시회로를 사용에 따른 칩 크기의 증가를 없앨 수 있는 효과가 있다. 또한 리던던시로 사용할 경우 웨이퍼 팹-아웃 후에 불량쎌을 리던던시 쎌로 리페어하는데 따른 T.A.T.(Turn Around Time) 중가를 없앨 수 있는 효과도 있다. 또한 향후 64M, 256M급 이상의 초고집적 반도체메모리장치의 신뢰성 및 수율향상을 보장할 수 있을 뿐만 아니라 동작특성을 향상시킬 수 있게 된다.

Claims (12)

  1. 이씨씨(ECC)회로를 내장하고 메모리쎌 어레이에 다수개의 데이타비트와 패리티비트가 내장되어 에러정정동작을 수행하는 반도체메모리장치에 있어서, 한번의 액티브사이클시에 동시에 센싱되는 각각의 데이타비트와 패리티비트가 서로 전기적으로 분리된 제1 및 제2메모리쎌 어레이내에 각각 포함되도록 구성됨을 특징으로 하는 반도체메모리장치.
  2. 제1항에 있어서, 상기 제1 및 제2메모리쎌 어레이는 전기적으로 분리된 스트링선택라인과 워드라인을 가지는 로우디코더에 의해 분리됨을 특징으로 하는 반도체메모리장치.
  3. 제1항 내지 제2항중 어느 한 항에 있어서, 상기 동시에 감지되는 데이타비트 수는 2n(n=2, 3, 4, 5, ‥‥)에 따라 결정되고, 상기 동시에 센싱되는 패리티비트 수는 상기 동시에 감지되는 데이타비트수보다 더 적음을 특징으로 하는 반도체메모리장치.
  4. 이씨씨(ECC)회로를 내장하고 메모리쎌 어레이에 다수개의 데이타비트와 패리티비트를 내장하여 에러정정동작을 수행하는 반도체메모리장치에 있어서, 한번의 액티브사이클시에 동시에 감지되는 각각의 데이타비트와 패리티비트가 서로 전기적으로 분리된 스트링선택라인과 워드라인을 가지는 로우디코더에 각각 연결됨을 특징으로 하는 반도체메모리장치.
  5. 제4항에 있어서, 상기 동시에 감지되는 각각의 데이타비트와 패리티비트는 서로 다른 메모리쎌 어레이에 존재함을 륵징으로 하는 반도체메모리장치.
  6. 노멀비트 어레이와 패리티비트 어레이를 가지는 반도체메모리장치에 있어서, 서로 인접하는 어레이 사이에 형성된 로우디코더를 적어도 구비하며, 데이타 액세스동작시 상기 로우디코더에 의해 선택되어 동시에 센싱되는 각각의 데이타비트 및 패리티비트는 서로 다른 메모리쎌 어레이에 존재함을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 동시에 센싱되는 각각의 데이타비트 및 패리티비트는 서로 전기적으로 분리된 스트링선택라인 및 워드라인들에 각각 접속됨을 특징으로 하는 반도체메모리장치.
  8. 이씨씨(ECC)회로를 내장하는 반도체메모리장치의 메모리쎌 어레이 배열방법에 있어서, 다수개의 데이타를 저장하는 제1메모리쎌 어레이와, 다수개의 데이타를 저장하고 상기 제1메모리쎌 어레이에 인접하는 제2메모리쎌 어레이와, 상기 제1메모리쎌 어레이와 제2메모리쎌 어레이 사이에 형성되고 서로 분리된 적어도 하나의 스트링선택라인과 적어도 하나의 워드라인을 각각 가지는 로우디코더를 적어도 구비하고, 한번의 액티브사이클시에 동시에 센싱되는 다수개의 데이타는 상기 로우디코더에 의해 서로 전기적으로 분리된 스트링선택라인과 워드라인에 각각 접속되도록 배열됨을 특징으로 하는 반도체메모리장치의 쎌어레이 배열 방법.
  9. 제8항에 있어서, 상기 로우디코더가 선택할 수 있는 메모리쎌 어레이의 수는 많아야 2개임을 특징으로 하는 반도체메모리장치의 메모리쎌 어레이 배열방법.
  10. 제8항에 있어서, 상기 제 1메모리쎌 어레이와 제2메모리쎌 어레이는 각각 노멀비트를 저장하는 데이타비트 어레이임을 특징으로 하는 반도체메모리장치의 메모리쎌 어레이 배열방법.
  11. 제8항에 있어서, 상기 제1메모리쎌 어레이와 제2메모리쎌 어레이가 각각 패리티비트를 저장하는 패리티비트 어레이임을 특징으로 하는 반도체메모리장치의 메모리쎌 어레이 배열방법.
  12. 제8항에 있어서, 상기 제1메모리쎌 어레이가 노멀비트를 저장하는 데이타비트 어레이임과, 상기 제2메모리쎌 어레이가 패리티비트를 저장하는 패리티비트 어레이임을 특징으로 하는 반도체메모리장치의 메모리쎌 어레이 배열방법.
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