KR20190030923A - 에러 정정 회로, 그것의 동작 방법 및 그것을 포함하는 데이터 저장 장치 - Google Patents

에러 정정 회로, 그것의 동작 방법 및 그것을 포함하는 데이터 저장 장치 Download PDF

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KR20190030923A
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Abstract

에러 정정 회로는 복수의 데이터 블록들을 포함하는 데이터 청크를 수신하도록 구성되되, 상기 데이터 블록들 각각은 제1 방향의 대응하는 코드워드 및 제2 방향의 대응하는 코드워드에 포함되는, 제어부; 및 상기 데이터 청크에서 상기 제어부에 의해 선택되는 코드워드에 대해 디코딩 동작을 수행하도록 구성된 디코더를 포함하되, 상기 제어부는, 상기 제1 방향의 플래그에 상기 제1 방향의 정정 능력치를 적용하여 제1 참조 값을 산출하고, 상기 제2 방향의 플래그에 상기 제2 방향의 정정 능력치를 적용하여 제2 참조 값을 산출하고, 상기 제1 방향 및 제2 방향 중에서 상기 제1 참조 값 및 상기 제2 참조 값에 근거하여 우선 방향을 선택하고, 상기 우선 방향의 코드워드를 상기 디코딩 동작을 위해 우선적으로 선택한다.

Description

에러 정정 회로, 그것의 동작 방법 및 그것을 포함하는 데이터 저장 장치{ERROR CORRECTION CIRCUIT, OPERATING METHOD THEREOF AND DATA STORAGE DEVICE INCUDING THE SAME}
본 발명은 에러 정정 회로에 관한 것으로, 더욱 상세하게는 데이터 저장 장치에 적용되는 에러 정정 회로에 관한 것이다.
데이터 저장 장치는 외부 장치의 라이트 요청에 응답하여, 외부 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 데이터 저장 장치는 외부 장치의 리드 요청에 응답하여, 저장된 데이터를 외부 장치로 제공하도록 구성될 수 있다. 외부 장치는 데이터를 처리할 수 있는 전자 장치로서, 컴퓨터, 디지털 카메라 또는 휴대폰 등을 포함할 수 있다. 데이터 저장 장치는 외부 장치에 내장되어 동작하거나, 분리 가능한 형태로 제작되어 외부 장치에 연결됨으로써 동작할 수 있다.
데이터 저장 장치는 에러 정정 회로를 포함할 수 있다. 에러 정정 회로는 외부 장치로부터 전송된 데이터에 대해 인코딩 동작을 수행하고, 데이터 저장 장치는 인코딩 동작을 통해 패리티 데이터가 부가된 데이터를 저장할 수 있다. 또한, 외부 장치가 저장된 데이터를 요구할 때, 에러 정정 회로는 저장된 데이터에 대해 디코딩 동작을 수행하고, 데이터 저장 장치는 디코딩 동작을 통해 에러 정정된 데이터를 외부 장치로 전송할 수 있다.
에러 정정 회로의 에러 정정 능력 및 에러 정정 동작의 신속한 완료는 데이터 저장 장치의 데이터 신뢰성 및 동작 성능과 직결될 수 있다.
본 발명의 실시 예는 에러 정정 동작을 신속하게 수행할 수 있는 에러 정정 회로, 그것의 동작 방법 및 그것을 포함하는 데이터 저장 장치를 제공하는 데 있다.
본 발명의 실시 예에 따른 에러 정정 회로는 복수의 데이터 블록들을 포함하는 데이터 청크를 수신하도록 구성되되, 상기 데이터 블록들 각각은 제1 방향의 대응하는 코드워드 및 제2 방향의 대응하는 코드워드에 포함되는, 제어부; 및 상기 데이터 청크에서 상기 제어부에 의해 선택되는 코드워드에 대해 디코딩 동작을 수행하도록 구성된 디코더를 포함하되, 상기 제어부는, 상기 제1 방향의 플래그에 상기 제1 방향의 정정 능력치를 적용하여 제1 참조 값을 산출하고, 상기 제2 방향의 플래그에 상기 제2 방향의 정정 능력치를 적용하여 제2 참조 값을 산출하고, 상기 제1 방향 및 제2 방향 중에서 상기 제1 참조 값 및 상기 제2 참조 값에 근거하여 우선 방향을 선택하고, 상기 우선 방향의 코드워드를 상기 디코딩 동작을 위해 우선적으로 선택할 수 있다.
본 발명의 실시 예에 따른 에러 정정 회로의 동작 방법은 복수의 데이터 블록들을 포함한 데이터 청크를 수신하되, 상기 데이터 블록들 각각은 제1 방향의 대응하는 코드워드 및 제2 방향의 대응하는 코드워드에 포함되는, 단계; 상기 제1 방향의 플래그에 상기 제1 방향의 정정 능력치를 적용하여 제1 참조 값을 산출하는 단계; 상기 제2 방향의 플래그에 상기 제2 방향의 정정 능력치를 적용하여 제2 참조 값을 산출하는 단계; 상기 제1 방향 및 제2 방향 중에서 상기 제1 참조 값 및 상기 제2 참조 값에 근거하여 우선 방향을 선택하는 단계; 및 상기 우선 방향의 코드워드에 대해 디코딩 동작을 우선적으로 수행하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치는 복수의 데이터 블록들을 포함하는 데이터 청크를 리드하고 출력하도록 구성되되, 상기 데이터 블록들 각각은 제1 방향의 대응하는 코드워드 및 제2 방향의 대응하는 코드워드에 포함되는, 비휘발성 메모리 장치; 및 상기 데이터 청크에 대해 에러 정정 동작을 수행하도록 구성된 에러 정정부를 포함하되, 상기 에러 정정부는, 상기 제1 방향의 플래그에 상기 제1 방향의 정정 능력치를 적용하여 제1 참조 값을 산출하고, 상기 제2 방향의 플래그에 상기 제2 방향의 정정 능력치를 적용하여 제2 참조 값을 산출하고, 상기 제1 방향 및 제2 방향 중에서 상기 제1 참조 값 및 상기 제2 참조 값에 근거하여 우선 방향을 선택하고, 상기 우선 방향의 코드워드를 우선적으로 선택하도록 구성된 제어부; 및 상기 제어부에 의해 선택되는 코드워드에 대해 디코딩 동작을 수행하도록 구성된 디코더를 포함할 수 있다.
본 발명의 실시 예에 따른 에러 정정 회로, 그것의 동작 방법 및 그것을 포함하는 데이터 저장 장치는 에러 정정 동작을 신속하게 수행할 수 있다.
도1은 본 발명의 실시 예에 따른 에러 정정 회로를 도시한 블록도,
도2는 TPC 알고리즘에 근거한 데이터 청크를 예시적으로 도시하는 도면,
도3은 도1의 디코더가 로우 방향의 플래그 및 컬럼 방향의 플래그를 계산하고, 우선 방향을 결정하는 방법을 예시적으로 도시하는 도면,
도4는 본 발명의 실시 예에 따른 에러 정정 회로의 동작 방법을 예시적으로 도시하는 순서도,
도5는 본 발명의 실시 예에 따른 데이터 저장 장치를 도시한 블록도,
도6은 본 발명의 실시 예에 따른 SSD를 도시하는 블록도,
도7은 본 발명의 실시 예에 따른 데이터 처리 시스템을 도시하는 블록도이다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 에러 정정 회로(10)를 도시한 블록도이다.
에러 정정 회로(10)는 데이터 청크(DCH)를 수신하고, 데이터 청크(DCH)에 대한 에러 정정 동작을 수행하고, 정정된 데이터 청크(DCH)를 출력할 수 있다.
데이터 청크(DCH)는 TPC(Turbo Product Code) 알고리즘에 근거하여 생성된 데이터일 수 있다. 데이터 청크(DCH)는 복수의 데이터 블록들을 포함하고, 데이터 블록들 각각은 제1 방향의 대응하는 코드워드 및 제2 방향의 대응하는 코드워드에 포함될 수 있다. 제1 방향 및 제2 방향은 로우 방향 및 컬럼 방향이거나 또는 그 반대일 수 있다. 따라서, 데이터 청크(DCH)는 로우 방향의 코드워드들, 즉, 로우 코드워드들 및 컬럼 방향의 코드워드들, 즉, 컬럼 코드워드들을 포함할 수 있다. 데이터 청크(DCH)의 구조는 도2를 참조하여 상세하게 설명될 것이다.
에러 정정 회로(10)는 제어부(11) 및 디코더(12)를 포함할 수 있다.
제어부(11)는 데이터 청크(DCH)에서 디코딩 동작이 수행될 코드워드를 선택하고 디코더(12)로 제공할 수 있다. 제어부(11)는 디코딩 동작의 성공 가능성이 보다 높은 코드워드에 대해 디코딩 동작을 수행하도록 디코더(12)를 제어할 수 있다.
구체적으로, 제어부(11)는 데이터 청크(DCH)에 대해 제1 방향의 플래그를 산출하고, 제1 방향의 플래그에 디코더(12)의 제1 방향의 정정 능력치를 적용하여 제1 참조 값을 산출할 수 있다. 제어부는 제1 방향의 코드워드들의 신드롬 값들의 합을 제1 방향의 플래그로서 산출할 수 있다. 제어부는 제1 방향의 플래그를 제1 방향의 정정 능력치로 나눈 값을 제1 참조 값으로서 산출할 수 있다.
또한, 제어부(11)는 데이터 청크(DCH)에 대해 제2 방향의 플래그를 산출하고, 제2 방향의 플래그에 디코더(12)의 제2 방향의 정정 능력치를 적용하여 제2 참조 값을 산출할 수 있다. 제어부는 제2 방향의 코드워드들의 신드롬 값들의 합을 제2 방향의 플래그로서 산출할 수 있다. 제어부는 제2 방향의 플래그를 제2 방향의 정정 능력치로 나눈 값을 제2 참조 값으로서 산출할 수 있다.
그리고, 제어부(11)는 제1 참조 값과 제2 참조 값에 근거하여 제1 방향 및 제2 방향 중에서 우선 방향을 선택할 수 있다. 제어부(11)는 제1 참조 값이 제2 참조 값보다 작을 때, 제1 방향을 우선 방향으로 선택할 수 있다. 제어부(11)는 제1 참조 값이 제2 참조 값보다 작지 않을 때, 제2 방향을 우선 방향으로 선택할 수 있다.
그리고, 제어부(11)는 우선 방향의 코드워드들을 디코딩 동작을 위해 우선적으로 선택할 수 있다. 따라서, 제어부(11)의 선택에 따라 디코더(12)는 우선 방향의 코드워드들 각각에 대해 디코딩 동작을 우선적으로 수행할 수 있다.
제어부(11)는 우선 방향의 코드워드들을 선택한 뒤, 우선 방향이 아닌 다른 방향의 코드워드들을 디코딩 동작을 위해 선택할 수 있다. 따라서, 디코더(12)는 우선 방향의 코드워드들 각각에 대해 디코딩 동작을 수행한 뒤, 다른 방향의 코드워드들 각각에 대해 디코딩 동작을 수행할 수 있다.
한편, 데이터 청크(DCH)에 대한 디코딩 동작은 반복적으로 수행될 수 있다. 즉, 데이터 청크(DCH)에 포함된 모든 코드워드들 각각에 대한 디코딩 동작이 성공하지 않았을 때, 디코더(12)는 디코딩 동작이 실패한 코드워드들에 대해 디코딩 동작을 다시 수행할 수 있다. 제어부(11)는 데이터 청크(DCH)에 포함된 모든 코드워드들 각각에 대한 디코딩 동작을 수행하면 반복 횟수를 1만큼 증가시킬 수 있다. 제어부(11)는 반복 횟수가 임계 횟수에 도달할 때까지, 디코딩 동작을 반복하면서 반복 횟수를 증가시킬 수 있다. 제어부(11)는 반복 횟수가 임계 횟수에 도달할 때, 데이터 청크(DCH)에 대한 에러 정정 동작을 종료하고 정정 실패의 결과를 출력할 수 있다.
제어부(11)는, 데이터 청크(DCH)에 대한 디코딩 동작이 반복될 때마다, 제1 방향의 새로운 플래그 및 제2 방향의 새로운 플래그를 산출함으로써 새로운 우선 방향을 선택하고 새로운 우선 방향에서 디코딩 동작을 시작할 수 있다.
디코더(12)는 제어부(11)에 의해 선택되는 코드워드에 대한 디코딩 동작을 수행할 수 있다. 디코더(12)는 디코딩 동작이 성공인지 또는 실패인지 여부를 제어부(11)에게 알릴 수 있다. 디코더(12)는, 예를 들어, BCH 알고리즘에 근거하여 코드워드에 대한 디코딩 동작을 수행할 수 있지만 본 발명의 실시 예는 이에 제한되지 않는다.
디코더(12)는 설계 시 확정된 정정 능력치까지 에러들을 정정할 수 있다. 즉, 디코더(12)는 코드워드가 정정 능력치까지의 에러들을 포함할 때 디코딩 동작에 성공할 수 있고, 정정 능력치를 초과하는 에러들을 포함할 때 디코딩 동작에 실패할 수 있다. 디코더(12)는 제1 방향의 코드워드 및 제2 방향의 코드워드에 대해 서로 다른 정정 능력치들에 따라 디코딩 동작을 수행할 수 있다.
정리하면, 본 발명의 에러 정정 회로(10)는 데이터 청크(DCH)에서 디코딩 동작을 시작할 방향을 디코딩 동작의 성공 가능성을 고려하여 선택할 수 있다. 즉, 에러 정정 회로(10)는 신드롬 값 및 정정 능력치에 근거하여, 에러들이 데이터 청크(DCH)에 분포한 밀도를 추정하고, 에러들이 더 드물게 분포한 방향부터 디코딩 동작을 시작할 수 있다. 따라서, 에러 정정 회로(10)는 데이터 청크(DCH)에 대한 에러 정정 동작을 더욱 신속하게 종료할 수 있다.
도2는 TPC 알고리즘에 근거한 데이터 청크(DCH)를 예시적으로 도시하는 도면이다.
도2를 참조하면, TPC 알고리즘에 근거하여 생성된 데이터 청크(DCH)는 복수의 데이터 블록들을 포함할 수 있다. 미도시되었지만 데이터 블록들 각각은 복수의 데이터 비트들을 포함할 수 있다. 데이터 블록들은 로우 코드워드들(RC1~RC4)과 컬럼 코드워드들(CC1~CC4)을 구성하기 위해 조합될 수 있다. 어떤 하나의 데이터 블록은 어떤 하나의 로우 코드워드에 포함되는 동시에 어떤 하나의 컬럼 코드워드에 포함될 수 있다. 로우 방향의 코드워드들이란 로우 코드워드들(RC1~RC4)을 의미하고, 컬럼 방향의 코드워드들이란 컬럼 코드워드들(CC1~CC4)을 의미할 수 있다. 한편, 도2는 4개의 로우 코드워드들(RC1~RC4)과 4개의 컬럼 코드워드들(CC1~CC4)로 구성되는 데이터 청크(DCH)를 도시하지만, 데이터 청크(DCH)에 포함되는 로우 코드워드들과 컬럼 코드워드들의 개수는 이에 제한되지 않는다.
로우 코드워드들(RC1~RC4)은 로우 패리티 데이터 블록들(RP1~RP4)을 포함할 수 있다. 로우 코드워드들(RC1~RC4) 각각은, 대응하는 데이터 블록들이 인코딩됨으로써 생성된 로우 패리티 데이터 블록을 포함할 수 있다. 예를 들어, 로우 코드워드(RC2)는 데이터 블록들(D21~D24)이 인코딩됨으로써 생성된 로우 패리티 데이터 블록(RP2)을 포함할 수 있다. 로우 패리티 데이터 블록들(RP1~RP4) 각각을 생성하기 위해, 인코딩 동작은, 예를 들어, BCH 코드에 근거하여 수행될 수 있지만, 본 발명에서 인코딩 동작은 이에 제한되지 않고 다양한 ECC 알고리즘에 근거하여 수행될 수 있다.
컬럼 코드워드들(CC1~CC4)은 컬럼 패리티 데이터 블록들(CP1~CP4)을 포함할 수 있다. 컬럼 코드워드들(CC1~CC4) 각각은, 대응하는 데이터 블록들이 인코딩됨으로써 생성된 컬럼 패리티 데이터 블록을 포함할 수 있다. 예를 들어, 컬럼 코드워드(CC1)는 데이터 블록들(D11~D41)이 인코딩됨으로써 생성된 컬럼 패리티 데이터 블록(CP1)을 포함할 수 있다. 컬럼 패리티 데이터 블록들(CP1~CP4) 각각을 생성하기 위해, 인코딩 동작은, 예를 들어, BCH 코드에 근거하여 수행될 수 있지만, 본 발명에서 인코딩 동작은 이에 제한되지 않고 다양한 ECC 알고리즘에 근거하여 수행될 수 있다.
한편, 데이터 청크(DCH)는 추가 패리티 데이터 블록(PP)을 더 포함할 수 있다. 추가 패리티 데이터 블록(PP)은 로우 패리티 데이터 블록들(RP1~RP4) 및 컬럼 패리티 데이터 블록들(CP1~CP4)이 인코딩됨으로써 생성될 수 있다. 추가 패리티 데이터 블록(PP)은 로우 패리티 데이터 블록들(RP1~RP4) 및 컬럼 패리티 데이터 블록들(CP1~CP4)에 발생한 에러를 정정하기 위해 사용될 수 있다.
디코더(12)는 로우 코드워드들(RC1~RC4)에 대한 디코딩 동작들을 로우 패리티 데이터 블록들(RP1~RP4)에 근거하여 수행할 수 있다. 구체적으로, 로우 코드워드들(RC1~RC4) 각각에 대한 디코딩 동작은 대응하는 로우 패리티 데이터 블록에 근거하여 대응하는 데이터 블록들에 포함된 에러들을 정정함으로써 수행될 수 있다. 예를 들어, 로우 코드워드(RC2)에 대한 디코딩 동작은 로우 패리티 데이터 블록(RP2)에 근거하여 데이터 블록들(D21~D24)에 포함된 에러들을 정정함으로써 수행될 수 있다.
마찬가지로, 디코더(12)는 컬럼 코드워드들(CC1~CC4)에 대한 디코딩 동작들을 컬럼 패리티 데이터 블록들(CP1~CP4)에 근거하여 수행할 수 있다. 구체적으로, 컬럼 코드워드들(CC1~CC4) 각각에 대한 디코딩 동작은 대응하는 컬럼 패리티 데이터 블록에 근거하여 대응하는 데이터 블록들에 포함된 에러들을 정정함으로써 수행될 수 있다. 예를 들어, 컬럼 코드워드(CC1)에 대한 디코딩 동작은 컬럼 패리티 데이터 블록(CP1)에 근거하여 데이터 블록들(D11~D41)에 포함된 에러들을 정정함으로써 수행될 수 있다.
데이터 청크(DCH)에서, 동일한 데이터 블록에 포함된 에러들은 대응하는 로우 코드워드에 대한 디코딩 동작 또는 대응하는 컬럼 코드워드에 대한 디코딩 동작을 통해 정정될 수 있다. 따라서, 동일한 데이터 블록에 포함된 에러들은 대응하는 로우 코드워드에 대한 디코딩 동작에서 정정되지 못하더라도 대응하는 컬럼 코드워드에 대한 디코딩 동작을 통해 정정될 수 있거나, 또는 그 반대일 수 있다.
도3은 도1의 디코더(120)가 로우 방향의 플래그(SRS) 및 컬럼 방향의 플래그(SCS)를 계산하고, 우선 방향을 결정하는 방법을 예시적으로 도시하는 도면이다.
도3을 참조하면, 디코더(120)는 로우 코드워드들(RC1~RC4)의 로우 신드롬들(RS1~RS4)을 계산하고, 컬럼 코드워드들(CC1~CC4)의 컬럼 신드롬 값들을 계산할 수 있다.
로우 신드롬들(RS1~RS4) 각각은 대응하는 로우 코드워드가 적어도 하나의 에러 비트를 포함하는지 여부를 나타낼 수 있다. 예를 들어, 로우 신드롬들(RS1~RS4) 각각은, 대응하는 로우 코드워드가 적어도 하나의 에러 비트를 포함할 때 "1"로 생성되고, 에러 비트를 포함하지 않을 때 "0"으로 생성될 수 있다.
마찬가지로, 컬럼 신드롬들 각각은 대응하는 컬럼 코드워드가 적어도 하나의 에러 비트를 포함하는지 여부를 나타낼 수 있다. 예를 들어, 컬럼 신드롬들 각각은, 대응하는 컬럼 코드워드가 적어도 하나의 에러 비트를 포함할 때 "1"로 생성되고, 에러 비트를 포함하지 않을 때 "0"으로 생성될 수 있다.
로우 신드롬들(RS1~RS4) 및 컬럼 신드롬들(CS1~CS4)을 생성하는 방법은 로우 코드워드들(RC1~RC4) 및 컬럼 코드워드들(CC1~CC4)의 인코딩 동작에서 사용된 ECC 알고리즘에 따라 결정될 수 있고, 통상의 기술자에게 자명하므로, 그것에 관한 상세한 설명은 생략될 것이다.
제어부(11)는 로우 신드롬들(RS1~RS4)의 합을 로우 방향의 플래그(SRS)로서 산출할 수 있다. 그리고, 제어부(11)는 컬럼 신드롬들(CS1~CS4)의 합을 컬럼 방향의 플래그(SCS)로서 산출할 수 있다.
그리고, 제어부(11)는 로우 방향의 플래그(SRS)와 컬럼 방향의 플래그(SCS)를 비교하여, 우선 방향을 선택할 수 있다. 예를 들어, 로우 방향의 플래그(SRS)가 컬럼 방향의 플래그(SCS)보다 작을 때, 제어부(11)는 로우 방향을 우선 방향으로 선택할 수 있다. 그리고, 제어부(11)는 디코딩 동작을 위해 로우 코드워드들(RC1~RC4)을 우선적으로 선택할 수 있다. 따라서, 디코더(12)는 로우 코드워드들(RC1~RC4) 각각에 대해 디코딩 동작을 우선적으로 수행한 뒤, 컬럼 코드워드들(CC1~CC4) 각각에 대해 디코딩 동작을 수행할 수 있다.
도4는 본 발명의 실시 예에 따른 에러 정정 회로(10)의 동작 방법을 예시적으로 도시하는 순서도이다.
도4를 참조하면, 단계(S110)에서, 에러 정정 회로(10)는 데이터 청크(DCH)를 수신할 수 있다. 데이터 청크(DCH)는 TPC 알고리즘에 근거하여 생성된 데이터일 수 있다.
단계(S120)에서, 제어부(11)는 데이터 청크(DCH)에 대해 제1 방향의 플래그를 산출할 수 있다. 구체적으로, 제어부(11)는 제1 방향의 코드워드들의 신드롬 값들의 합을 제1 방향의 플래그로서 산출할 수 있다.
단계(S130)에서, 제어부(11)는 제1 방향의 플래그에 제1 방향의 정정 능력치를 적용하여 제1 참조 값을 산출할 수 있다. 구체적으로, 제어부(11)는 제1 방향의 플래그를 제1 방향의 정정 능력치로 나눈 값을 제1 참조 값으로서 산출할 수 있다.
단계(S140)에서, 제어부(11)는 데이터 청크(DCH)에 대해 제2 방향의 플래그를 산출할 수 있다. 구체적으로, 제어부(11)는 제2 방향의 코드워드들의 신드롬 값들의 합을 제2 방향의 플래그로서 산출할 수 있다.
단계(S150)에서, 제어부(11)는 제2 방향의 플래그에 제2 방향의 정정 능력치를 적용하여 제2 참조 값을 산출할 수 있다. 구체적으로, 제어부(11)는 제2 방향의 플래그를 제2 방향의 정정 능력치로 나눈 값을 제2 참조 값으로서 산출할 수 있다.
단계(S160)에서, 제어부(11)는 제1 참조 값과 제2 참조 값을 비교할 수 있다. 제1 참조 값이 제2 참조 값보다 작을 때, 절차는 단계(S170)로 진행될 수 있다. 제1 참조 값이 제2 참조 값보다 작지 않을 때, 절차는 단계(S180)로 진행될 수 있다.
단계(S170)에서, 제어부(11)는 제1 방향을 우선 방향으로 선택할 수 있다.
단계(S180)에서, 제어부(11)는 제2 방향을 우선 방향으로 선택할 수 있다.
단계(S190)에서, 디코더(12)는 우선 방향의 코드워드들 각각에 대해 디코딩 동작을 수행할 수 있다. 즉, 제어부(11)는 우선 방향의 코드워드들을 디코딩 동작을 위해 우선적으로 선택하고, 우선 방향의 코드워드들 각각에 대해 제어부(11)가 디코딩 동작을 수행하도록 제어할 수 있다.
단계(S200)에서, 디코더(12)는 우선 방향이 아닌 다른 방향의 코드워드들 각각에 대해 디코딩 동작을 수행할 수 있다. 즉, 제어부(11) 다른 방향의 코드워드들을 디코딩 동작을 위해 선택하고, 다른 방향의 코드워드들 각각에 대해 제어부(11)가 디코딩 동작을 수행하도록 제어할 수 있다.
단계(S210)에서, 제어부(11)는 데이터 청크(DCH)의 모든 코드워드들에 대해 디코딩 동작이 성공했는지 여부를 판단할 수 있다. 디코딩 동작이 성공했을 때, 절차는 종료될 수 있다. 그러나, 디코딩 동작이 성공하지 않았을 때, 절차는 단계(S220)로 진행될 수 있다.
단계(S220)에서, 제어부(11)는 반복 횟수를 증가시킬 수 있다.
단계(S230)에서, 제어부(11)는 반복 횟수가 임계 횟수 미만인지 여부를 판단할 수 있다. 반복 횟수가 임계 횟수 미만이 아닐 때, 절차는 종료될 수 있다. 그러나, 반복 횟수가 임계 횟수 미만일 때, 절차는 단계(S120)로 진행될 수 있다. 즉, 제어부(11)는 데이터 청크(DCH)에 대한 디코딩 동작이 반복될 때마다, 제1 방향의 새로운 플래그 및 제2 방향의 새로운 플래그를 산출함으로써 새로운 우선 방향을 선택하고 새로운 우선 방향에서 디코딩 동작을 시작할 수 있다.
한편, 도4의 순서도에서 단계들(S120~S150)의 진행 순서는 고정되는 것이 아니고, 본 발명의 실시 예에 따라 변경될 수 있다.
도5는 본 발명의 실시 예에 따른 데이터 저장 장치(100)를 도시한 블록도이다.
데이터 저장 장치(100)는 외부 장치의 라이트 요청에 응답하여, 외부 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 데이터 저장 장치(100)는 외부 장치의 리드 요청에 응답하여, 저장된 데이터를 외부 장치로 제공하도록 구성될 수 있다.
데이터 저장 장치(100)는 PCMCIA(Personal Computer Memory Card International Association) 카드, CF(Compact Flash) 카드, 스마트 미디어 카드, 메모리 스틱, 다양한 멀티 미디어 카드(MMC, eMMC, RS-MMC, MMC-micro), SD(Secure Digital) 카드(SD, Mini-SD, Micro-SD), UFS(Universal Flash Storage) 또는 SSD(Solid State Drive) 등으로 구성될 수 있다.
데이터 저장 장치(100)는 컨트롤러(110) 및 비휘발성 메모리 장치(120)를 포함할 수 있다.
컨트롤러(110)는 데이터 저장 장치(100)의 제반 동작을 제어할 수 있다. 컨트롤러(110)는 외부 장치로부터 전송된 라이트 요청에 응답하여 비휘발성 메모리 장치(120)에 데이터를 저장하고, 외부 장치로부터 전송된 리드 요청에 응답하여 비휘발성 메모리 장치(120)에 저장된 데이터를 리드하여 외부 장치로 출력할 수 있다.
컨트롤러(110)는 에러 정정부(111)를 포함할 수 있다. 에러 정정부(111)는 도1의 에러 정정 회로(10)와 실질적으로 동일하게 구성될 수 있다. 에러 정정부(111)는 비휘발성 메모리 장치(120)로부터 리드된 데이터 청크에 대해 도1 내지 도4를 참조하여 설명한 바와 같이 에러 정정 동작을 수행할 수 있다.
비휘발성 메모리 장치(120)는 컨트롤러(110)의 제어에 따라, 컨트롤러(110)로부터 전송된 데이터를 저장하고, 저장된 데이터를 리드하여 컨트롤러(110)로 전송할 수 있다.
비휘발성 메모리 장치(120)는 낸드 플래시(NAND Flash) 또는 노어 플래시(NOR Flash)와 같은 플래시 메모리 장치, FeRAM(Ferroelectrics Random Access Memory), PCRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 ReRAM(Resistive Random Access Memory) 등을 포함할 수 있다.
한편, 도5는 데이터 저장 장치(100)가 1개의 비휘발성 메모리 장치(120)를 포함하는 것으로 도시하나, 데이터 저장 장치(100)에 포함되는 비휘발성 메모리 장치들의 개수는 이에 제한되지 않는다.
도6은 본 발명의 실시 예에 따른 SSD(1000)를 도시하는 블록도이다.
SSD(1000)는 컨트롤러(1100)와 저장 매체(1200)를 포함할 수 있다.
컨트롤러(1100)는 호스트 장치(1500)와 저장 매체(1200) 사이의 데이터 교환을 제어할 수 있다. 컨트롤러(1100)는 내부 버스(1170)을 통해 연결된 프로세서(1110), 램(1120), 롬(1130), ECC부(1140), 호스트 인터페이스(1150) 및 저장 매체 인터페이스(1160)를 포함할 수 있다.
프로세서(1110)는 컨트롤러(1100)의 제반 동작을 제어할 수 있다. 프로세서(1110)는 호스트 장치(1500)의 데이터 처리 요청에 따라 저장 매체(1200)에 데이터를 저장하고, 저장 매체(1200)로부터 저장된 데이터를 리드할 수 있다. 프로세서(1110)는 저장 매체(1200)를 효율적으로 관리하기 위해서, 머지 동작 및 웨어 레벨링 동작 등과 같은 SSD(1000)의 내부 동작을 제어할 수 있다.
램(1120)은 프로세서(1110)에 의해 사용되는 프로그램 및 프로그램 데이터를 저장할 수 있다. 램(1120)은 호스트 인터페이스(1150)로부터 전송된 데이터를 저장 매체(1200)에 전달하기 전에 임시 저장할 수 있고. 저장 매체(1200)로부터 전송된 데이터를 호스트 장치(1500)로 전달하기 전에 임시 저장할 수 있다.
롬(1130)은 프로세서(1110)에 의해 리드되는 프로그램 코드를 저장할 수 있다. 프로그램 코드는 프로세서(1110)가 컨트롤러(1100)의 내부 유닛들을 제어하기 위해서 프로세서(1110)에 의해 처리되는 명령들을 포함할 수 있다.
ECC부(1140)는 저장 매체(1200)에 저장될 데이터를 인코딩하고, 저장 매체(1200)로부터 리드된 데이터를 디코딩할 수 있다. ECC부(1140)는 ECC 알고리즘에 따라 데이터에 발생된 에러를 검출하고 정정할 수 있다. ECC부(1140)는 비휘발성 메모리 장치(120)로부터 리드된 데이터 청크에 대해 도1 내지 도4를 참조하여 설명한 바와 같이 에러 정정 동작을 수행할 수 있다.
호스트 인터페이스(1150)는 호스트 장치(1500)와 데이터 처리 요청 및 데이터 등을 교환할 수 있다.
저장 매체 인터페이스(1160)는 저장 매체(1200)로 제어 신호 및 데이터를 전송할 수 있다. 저장 매체 인터페이스(1160)는 저장 매체(1200)로부터 데이터를 전송받을 수 있다. 저장 매체 인터페이스(1160)는 저장 매체(1200)와 복수의 채널들(CH0~CHn)을 통해 연결될 수 있다.
저장 매체(1200)는 복수의 비휘발성 메모리 장치들(NVM0~NVMn)을 포함할 수 있다. 복수의 비휘발성 메모리 장치들(NVM0~NVMn) 각각은 컨트롤러(1100)의 제어에 따라 라이트 동작 및 리드 동작을 수행할 수 있다.
도7은 본 발명의 실시 예에 따른 데이터 저장 장치(10)가 적용된 데이터 처리 시스템(2000)을 도시하는 블록도이다.
데이터 처리 시스템(2000)은 컴퓨터, 랩탑, 넷북, 스마트폰, 디지털 TV, 디지털 카메라, 네비게이션 등을 포함할 수 있다. 데이터 처리 시스템(2000)은 메인 프로세서(2100), 메인 메모리 장치(2200), 데이터 저장 장치(2300) 및 입출력 장치(2400)를 포함할 수 있다. 데이터 처리 시스템(2000)의 내부 유닛들은 시스템 버스(2500)를 통해서 데이터 및 제어 신호 등을 주고받을 수 있다.
메인 프로세서(2100)는 데이터 처리 시스템(2000)의 제반 동작을 제어할 수 있다. 메인 프로세서(2100)는, 예를 들어, 마이크로프로세서와 같은 중앙 처리 장치일 수 있다. 메인 프로세서(2100)는 운영 체제, 애플리케이션 및 장치 드라이버 등의 소프트웨어들을 메인 메모리 장치(2200) 상에서 수행할 수 있다.
메인 메모리 장치(2200)는 메인 프로세서(2100)에 의해 사용되는 프로그램 및 프로그램 데이터를 저장할 수 있다. 메인 메모리 장치(2200)는 데이터 저장 장치(2300) 및 입출력 장치(2400)로 전송될 데이터를 임시 저장할 수 있다.
데이터 저장 장치(2300)는 컨트롤러(2310) 및 저장 매체(2320)를 포함할 수 있다. 데이터 저장 장치(2300)는 도6의 데이터 저장 장치(100)와 실질적으로 유사하게 구성되고 동작할 수 있다.
입출력 장치(2400)는 사용자로부터 데이터 처리 시스템(2000)을 제어하기 위한 명령을 입력받거나 처리된 결과를 사용자에게 제공하는 등 사용자와 정보를 교환할 수 있는 키보드, 스캐너, 터치스크린, 스크린 모니터, 프린터 및 마우스 등을 포함할 수 있다.
실시 예에 따라, 데이터 처리 시스템(2000)은 LAN(Local Area Network), WAN(Wide Area Network) 및 무선 네트워크 등의 네트워크(2600)를 통해 적어도 하나의 서버(2700)와 통신할 수 있다. 데이터 처리 시스템(2000)은 네트워크(2600)에 접속하기 위해서 네트워크 인터페이스(미도시)를 포함할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 에러 정정 회로
11: 제어부
12: 디코더

Claims (18)

  1. 복수의 데이터 블록들을 포함하는 데이터 청크를 수신하도록 구성되되, 상기 데이터 블록들 각각은 제1 방향의 대응하는 코드워드 및 제2 방향의 대응하는 코드워드에 포함되는, 제어부; 및
    상기 데이터 청크에서 상기 제어부에 의해 선택되는 코드워드에 대해 디코딩 동작을 수행하도록 구성된 디코더를 포함하되,
    상기 제어부는, 상기 제1 방향의 플래그에 상기 제1 방향의 정정 능력치를 적용하여 제1 참조 값을 산출하고, 상기 제2 방향의 플래그에 상기 제2 방향의 정정 능력치를 적용하여 제2 참조 값을 산출하고, 상기 제1 방향 및 제2 방향 중에서 상기 제1 참조 값 및 상기 제2 참조 값에 근거하여 우선 방향을 선택하고, 상기 우선 방향의 코드워드를 상기 디코딩 동작을 위해 우선적으로 선택하는 에러 정정 회로.
  2. 제1항에 있어서,
    상기 우선 방향은, 상기 제1 참조 값 및 상기 제2 참조 값 중 작은 값에 대응하는 방향인 에러 정정 회로.
  3. 제1항에 있어서,
    상기 제어부는, 상기 우선 방향의 코드워드들을 상기 디코딩 동작을 위해 선택한 뒤, 상기 우선 방향이 아닌 다른 방향의 코드워드들을 상기 디코딩 동작을 위해 선택하는 에러 정정 회로.
  4. 제1항에 있어서,
    상기 제어부는, 상기 제1 방향의 코드워드들의 신드롬 값들의 합을 상기 제1 방향의 상기 플래그로 산출하고, 상기 제2 방향의 코드워드들의 신드롬 값들의 합을 상기 제2 방향의 상기 플래그로 산출하는 에러 정정 회로.
  5. 제1항에 있어서,
    상기 제어부는, 상기 제1 방향의 상기 플래그를 상기 제1 방향의 상기 정정 능력치로 나눈 값을 상기 제1 참조 값으로서 산출하고, 상기 제2 방향의 상기 플래그를 상기 제2 방향의 상기 정정 능력치로 나눈 값을 상기 제2 참조 값으로서 산출하는 에러 정정 회로.
  6. 제1항에 있어서,
    상기 제어부는, 상기 데이터 청크에 대한 디코딩 동작이 반복될 때마다, 상기 제1 방향의 새로운 플래그 및 상기 제2 방향의 새로운 플래그를 산출함으로써 새로운 우선 방향을 선택하는 에러 정정 회로.
  7. 복수의 데이터 블록들을 포함한 데이터 청크를 수신하되, 상기 데이터 블록들 각각은 제1 방향의 대응하는 코드워드 및 제2 방향의 대응하는 코드워드에 포함되는, 단계;
    상기 제1 방향의 플래그에 상기 제1 방향의 정정 능력치를 적용하여 제1 참조 값을 산출하는 단계;
    상기 제2 방향의 플래그에 상기 제2 방향의 정정 능력치를 적용하여 제2 참조 값을 산출하는 단계;
    상기 제1 방향 및 제2 방향 중에서 상기 제1 참조 값 및 상기 제2 참조 값에 근거하여 우선 방향을 선택하는 단계; 및
    상기 우선 방향의 코드워드에 대해 디코딩 동작을 우선적으로 수행하는 단계를 포함하는 에러 정정 회로의 동작 방법.
  8. 제7항에 있어서,
    상기 우선 방향은 상기 제1 참조 값 및 상기 제2 참조 값 중 작은 값에 대응하는 방향인 에러 정정 회로의 동작 방법.
  9. 제7항에 있어서,
    상기 우선 방향의 코드워드들 각각에 대해 디코딩 동작을 수행한 뒤, 상기 우선 방향이 아닌 다른 방향의 코드워드들 각각에 대해 디코딩 동작을 수행하는 단계를 더 포함하는 에러 정정 회로의 동작 방법.
  10. 제7항에 있어서,
    상기 제1 방향의 코드워드들의 신드롬 값들의 합을 상기 제1 방향의 상기 플래그로 산출하는 단계; 및
    상기 제2 방향의 코드워드들의 신드롬 값들의 합을 상기 제2 방향의 상기 플래그로 산출하는 단계를 더 포함하는 에러 정정 회로의 동작 방법.
  11. 제7항에 있어서,
    상기 제1 참조 값은, 상기 제1 방향의 상기 플래그를 상기 제1 방향의 상기 정정 능력치로 나눈 값이고,
    상기 제2 참조 값은, 상기 제2 방향의 상기 플래그를 상기 제2 방향의 상기 정정 능력치로 나눈 값인 에러 정정 회로의 동작 방법.
  12. 제7항에 있어서,
    상기 데이터 청크에 대한 디코딩 동작을 반복할 때마다, 상기 제1 방향의 새로운 플래그 및 상기 제2 방향의 새로운 플래그를 산출함으로써 새로운 우선 방향을 선택하는 단계를 더 포함하는 에러 정정 회로의 동작 방법.
  13. 복수의 데이터 블록들을 포함하는 데이터 청크를 리드하고 출력하도록 구성되되, 상기 데이터 블록들 각각은 제1 방향의 대응하는 코드워드 및 제2 방향의 대응하는 코드워드에 포함되는, 비휘발성 메모리 장치; 및
    상기 데이터 청크에 대해 에러 정정 동작을 수행하도록 구성된 에러 정정부를 포함하되,
    상기 에러 정정부는,
    상기 제1 방향의 플래그에 상기 제1 방향의 정정 능력치를 적용하여 제1 참조 값을 산출하고, 상기 제2 방향의 플래그에 상기 제2 방향의 정정 능력치를 적용하여 제2 참조 값을 산출하고, 상기 제1 방향 및 제2 방향 중에서 상기 제1 참조 값 및 상기 제2 참조 값에 근거하여 우선 방향을 선택하고, 상기 우선 방향의 코드워드를 우선적으로 선택하도록 구성된 제어부; 및
    상기 제어부에 의해 선택되는 코드워드에 대해 디코딩 동작을 수행하도록 구성된 디코더를 포함하는 데이터 저장 장치.
  14. 제13항에 있어서,
    상기 우선 방향은, 상기 제1 참조 값 및 상기 제2 참조 값 중 작은 값에 대응하는 방향인 데이터 저장 장치.
  15. 제13항에 있어서,
    상기 제어부는, 상기 우선 방향의 코드워드들을 상기 디코딩 동작을 위해 선택한 뒤, 상기 우선 방향이 아닌 다른 방향의 코드워드들을 상기 디코딩 동작을 위해 선택하는 데이터 저장 장치.
  16. 제13항에 있어서,
    상기 제어부는, 상기 제1 방향의 코드워드들의 신드롬 값들의 합을 상기 제1 방향의 상기 플래그로 산출하고, 상기 제2 방향의 코드워드들의 신드롬 값들의 합을 상기 제2 방향의 상기 플래그로 산출하는 데이터 저장 장치.
  17. 제13항에 있어서,
    상기 제어부는, 상기 제1 방향의 상기 플래그를 상기 제1 방향의 상기 정정 능력치로 나눈 값을 상기 제1 참조 값으로서 산출하고, 상기 제2 방향의 상기 플래그를 상기 제2 방향의 상기 정정 능력치로 나눈 값을 상기 제2 참조 값으로서 산출하는 데이터 저장 장치.
  18. 제13항에 있어서,
    상기 제어부는, 상기 데이터 청크에 대한 디코딩 동작이 반복될 때마다, 상기 제1 방향의 새로운 플래그 및 상기 제2 방향의 새로운 플래그를 산출함으로써 새로운 우선 방향을 선택하는 데이터 저장 장치.
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* Cited by examiner, † Cited by third party
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KR20190019728A (ko) * 2017-08-18 2019-02-27 에스케이하이닉스 주식회사 에러 정정 회로, 그것의 동작 방법 및 그것을 포함하는 데이터 저장 장치

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL96808A (en) * 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
KR960000681B1 (ko) * 1992-11-23 1996-01-11 삼성전자주식회사 반도체메모리장치 및 그 메모리쎌 어레이 배열방법
JP3863252B2 (ja) 1996-11-15 2006-12-27 富士通株式会社 誤り訂正方法、誤り訂正装置、データ読み出し装置、及び、データマッピング方法
US7093179B2 (en) * 2001-03-22 2006-08-15 University Of Florida Method and coding means for error-correction utilizing concatenated parity and turbo codes
KR100856399B1 (ko) * 2002-01-23 2008-09-04 삼성전자주식회사 디코딩 방법 및 그 장치
US8929165B2 (en) * 2011-12-21 2015-01-06 Samsung Electronics Co., Ltd. Memory device
US9559727B1 (en) 2014-07-17 2017-01-31 Sk Hynix Memory Solutions Inc. Stopping rules for turbo product codes
JP6605839B2 (ja) * 2015-05-08 2019-11-13 株式会社東芝 復号装置、復号方法及びプログラム
US10318389B2 (en) * 2016-07-15 2019-06-11 Quantum Corporation Joint de-duplication-erasure coded distributed storage

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