KR20190030294A - 에러 정정 회로, 그것의 동작 방법 및 그것을 포함하는 데이터 저장 장치 - Google Patents

에러 정정 회로, 그것의 동작 방법 및 그것을 포함하는 데이터 저장 장치 Download PDF

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KR20190030294A
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Abstract

에러 정정 회로는 복수의 데이터 블록들을 포함하는 데이터 청크를 수신하도록 구성되되, 상기 데이터 블록들 각각은 제1 방향의 대응하는 코드워드 및 제2 방향의 대응하는 코드워드에 포함되는, 제어부; 및 상기 제어부의 제어에 따라 상기 제1 방향의 제1 코드워드에 대한 제1 디코딩 동작을 수행하도록 구성된 디코더를 포함하되, 상기 제어부는 상기 제1 디코딩 동작의 결과에 따라 상기 제2 방향의 제2 코드워드의 플립 개수를 조정하고, 상기 플립 개수에 근거하여 상기 제2 코드워드에 대한 체이스 디코딩 프로세스를 진행한다.

Description

에러 정정 회로, 그것의 동작 방법 및 그것을 포함하는 데이터 저장 장치{ERROR CORRECTION CIRCUIT, OPERATING METHOD THEREOF AND DATA STORAGE DEVICE INCUDING THE SAME}
본 발명은 에러 정정 회로에 관한 것으로, 더욱 상세하게는 데이터 저장 장치에 적용되는 에러 정정 회로에 관한 것이다.
데이터 저장 장치는 외부 장치의 라이트 요청에 응답하여, 외부 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 데이터 저장 장치는 외부 장치의 리드 요청에 응답하여, 저장된 데이터를 외부 장치로 제공하도록 구성될 수 있다. 외부 장치는 데이터를 처리할 수 있는 전자 장치로서, 컴퓨터, 디지털 카메라 또는 휴대폰 등을 포함할 수 있다. 데이터 저장 장치는 외부 장치에 내장되어 동작하거나, 분리 가능한 형태로 제작되어 외부 장치에 연결됨으로써 동작할 수 있다.
데이터 저장 장치는 에러 정정 회로를 포함할 수 있다. 에러 정정 회로는 외부 장치로부터 전송된 데이터에 대해 인코딩 동작을 수행하고, 데이터 저장 장치는 인코딩 동작을 통해 패리티 데이터가 부가된 데이터를 저장할 수 있다. 또한, 외부 장치가 저장된 데이터를 요구할 때, 에러 정정 회로는 저장된 데이터에 대해 디코딩 동작을 수행하고, 데이터 저장 장치는 디코딩 동작을 통해 에러 정정된 데이터를 외부 장치로 전송할 수 있다.
에러 정정 회로의 에러 정정 능력 및 에러 정정 동작의 신속한 완료는 데이터 저장 장치의 데이터 신뢰성 및 동작 성능과 직결될 수 있다.
본 발명의 실시 예는 에러 정정 동작을 신속하게 수행할 수 있는 에러 정정 회로, 그것의 동작 방법 및 그것을 포함하는 데이터 저장 장치를 제공하는 데 있다.
본 발명의 실시 예에 따른 에러 정정 회로는 복수의 데이터 블록들을 포함하는 데이터 청크를 수신하도록 구성되되, 상기 데이터 블록들 각각은 제1 방향의 대응하는 코드워드 및 제2 방향의 대응하는 코드워드에 포함되는, 제어부; 및 상기 제어부의 제어에 따라 상기 제1 방향의 제1 코드워드에 대한 제1 디코딩 동작을 수행하도록 구성된 디코더를 포함하되, 상기 제어부는 상기 제1 디코딩 동작의 결과에 따라 상기 제2 방향의 제2 코드워드의 플립 개수를 조정하고, 상기 플립 개수에 근거하여 상기 제2 코드워드에 대한 체이스 디코딩 프로세스를 진행할 수 있다.
본 발명의 실시 예에 따른 에러 정정 회로의 동작 방법은 복수의 데이터 블록들을 포함하는 데이터 청크를 수신하되, 상기 데이터 블록들 각각은 제1 방향의 대응하는 코드워드 및 제2 방향의 대응하는 코드워드에 포함되는, 단계; 상기 제1 방향의 제1 코드워드에 대한 제1 디코딩 동작을 수행하는 단계; 상기 제1 디코딩 동작의 결과에 따라 상기 제2 방향의 제2 코드워드의 플립 개수를 조정하는 단계; 및 상기 플립 개수에 근거하여 상기 제2 코드워드에 대한 체이스 디코딩 프로세스를 진행하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치는 복수의 데이터 블록들을 포함하는 데이터 청크를 리드하고 출력하도록 구성되되, 상기 데이터 블록들 각각은 제1 방향의 대응하는 코드워드 및 제2 방향의 대응하는 코드워드에 포함되는, 비휘발성 메모리 장치; 및 제어부 및 상기 제어부의 제어에 따라 상기 제1 방향의 제1 코드워드에 대한 제1 디코딩 동작을 수행하도록 구성된 디코더를 포함하는 에러 정정부를 포함하되, 상기 제어부는, 상기 제1 디코딩 동작의 결과에 따라 상기 제2 방향의 제2 코드워드의 플립 개수를 조정하고, 상기 플립 개수에 근거하여 상기 제2 코드워드에 대한 체이스 디코딩 프로세스를 진행할 수 있다.
본 발명의 실시 예에 따른 에러 정정 회로, 그것의 동작 방법 및 그것을 포함하는 데이터 저장 장치는 에러 정정 동작을 신속하게 수행할 수 있다.
도1은 본 발명의 실시 예에 따른 에러 정정 회로를 도시한 블록도,
도2는 TPC 알고리즘에 근거한 데이터 청크를 예시적으로 도시하는 도면,
도3은 도1의 에러 정정 회로가 체이스 디코딩 프로세스를 진행하는 방법을 설명하기 위한 도면,
도4는 도1의 플립 개수 관리부가 디코딩 동작의 결과에 따라 플립 개수를 조정하는 방법을 예시적으로 설명하기 위한 도면,
도5는 도1의 플립 개수 관리부가 디코딩 동작의 결과에 따라 플립 개수를 조정하는 방법을 예시적으로 설명하기 위한 도면,
도6은 도1의 에러 정정 회로의 동작 방법을 도시한 순서도,
도7은 본 발명의 실시 예에 따른 데이터 저장 장치를 도시한 블록도,
도8은 본 발명의 실시 예에 따른 SSD를 도시하는 블록도,
도9는 본 발명의 실시 예에 따른 데이터 저장 장치가 적용된 데이터 처리 시스템을 도시하는 블록도이다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 에러 정정 회로(10)를 도시한 블록도이다.
에러 정정 회로(10)는 데이터 청크(DCH)를 수신하고, 데이터 청크(DCH)에 대한 에러 정정 동작을 수행하고, 정정된 데이터 청크(DCH)를 출력할 수 있다.
데이터 청크(DCH)는 TPC(Turbo Product Code) 알고리즘에 근거하여 생성된 데이터일 수 있다. 데이터 청크(DCH)는 복수의 데이터 블록들을 포함하고, 데이터 블록들 각각은 제1 방향의 대응하는 코드워드 및 제2 방향의 대응하는 코드워드에 포함될 수 있다. 제1 방향 및 제2 방향은 로우 방향 및 컬럼 방향이거나 또는 그 반대일 수 있다. 따라서, 데이터 청크(DCH)는 로우 방향의 코드워드들, 즉, 로우 코드워드들 및 컬럼 방향의 코드워드들, 즉, 컬럼 코드워드들을 포함할 수 있다. 데이터 청크(DCH)의 구조는 도2를 참조하여 상세하게 설명될 것이다.
에러 정정 회로(10)는 제어부(11) 및 디코더(12)를 포함할 수 있다.
제어부(11)는 데이터 청크(DCH)에서 디코딩 동작이 수행될 코드워드를 선택하고 디코더(12)로 제공할 수 있다. 제어부(11)는 디코딩 동작의 성공 가능성이 보다 높은 코드워드에 대해 디코딩 동작을 수행하도록 디코더(12)를 제어할 수 있다.
제어부(11)는 데이터 청크(DCH)에 대해 프리 디코딩 프로세스를 진행할 수 있다. 프리 디코딩 프로세스에서 디코더(12)는 제어부(11)의 제어에 따라 데이터 청크(DCH)에 포함된 코드워드들 각각에 대해 디코딩 동작을 수행할 수 있다. 코드워드들 각각에 대한 디코딩 동작은, 예를 들어, BCH 알고리즘에 근거하여 수행될 수 있지만 본 발명의 실시 예는 이에 제한되지 않는다. 디코더(12)는 프리 디코딩 프로세스을 통해 데이터 청크(DCH)에 대한 에러 정정 동작을 성공적으로 완료하거나, 데이터 청크(DCH)의 일부 코드워드들에 대한 디코딩 동작을 실패할 수도 있다.
제어부(11)는 데이터 청크(DCH)에 대해 체이스 디코딩 프로세스를 진행할 수 있다. 제어부(11)는 프리 디코딩 프로세스에서 디코딩 동작에 실패한 코드워드들에 대해 체이스 디코딩 프로세스를 진행할 수 있다. 어떤 코드워드에 대한 체이스 디코딩 프로세스는 디코딩 동작이 성공할 때까지 플립 동작 및 디코딩 동작을 반복함으로써 수행될 수 있다. 제어부(11)는 코드워드에서 선택된 소정의 플립 범위에서 플립 동작을 수행할 수 있다. 제어부(11)는 디코딩 동작이 반복될 때마다 플립 범위에 포함된 서로 다른 비트들의 조합들을 플립함으로써 플립 동작을 수행할 수 있다. 플립 범위에서 플립되는 비트들의 개수는 소정의 플립 개수로 제한되고, 해당 소정 플립 개수로 디코딩 동작이 계속 실패하면 플립 개수가 증가할 수 있다. 플립 개수의 증가는 디코딩 시간을 과도하게 증가시킬 수 있다. 체이스 디코딩 프로세스에서도 디코딩 동작은, 예를 들어, BCH 알고리즘에 근거하여 수행될 수 있지만 본 발명의 실시 예는 이에 제한되지 않는다.
제어부(11)는 플립 개수 관리부(15)를 포함할 수 있다. 플립 개수 관리부(15)는 데이터 청크의 제1 방향 및 제2 방향의 코드워드들의 플립 개수들을 관리할 수 있다. 플립 개수 관리부(15)는 소정 플립 개수로 어떤 코드워드에 대해 진행된 체이스 디코딩 프로세스에서 디코딩 동작이 결국 실패할 때, 해당 코드워드의 플립 개수를 증가시킬 수 있다.
또한, 플립 개수 관리부(15)는 제1 방향의 코드워드에 대한 디코딩 동작의 결과에 따라 제2 방향의 코드워드의 플립 개수를 조정할 수 있다. 구체적으로, 제1 방향의 코드워드에 대해 진행된 체이스 디코딩 프로세스에서 디코딩 동작이 성공할 때, 플립 개수 관리부(15)는 제1 방향의 코드워드에서 적어도 하나의 정정된 데이터 블록을 식별하고, 정정된 데이터 블록을 포함하는 제2 방향의 코드워드의 플립 개수를 감소시킬 수 있다. 따라서, 디코더(12)는 감소된 플립 개수에 근거하여 제2 방향의 코드워드에 대한 체이스 디코딩 프로세스를 진행할 수 있다.
실시 예에 따라, 플립 개수 관리부(15)는 제1 방향의 코드워드에 대해 진행된 체이스 디코딩 프로세스에서 디코딩 동작이 성공할 때, 제1 방향의 코드워드에서 정정된 데이터 블록의 정정률을 계산할 수 있다. 그리고, 플립 개수 관리부(15)는 정정률에 대응하는 조정 값을 결정할 수 있다. 정정률이 높을수록 조정 값이 클 수 있다. 플립 개수 관리부(15)는 정정된 데이터 블록을 포함하는 제2 방향의 코드워드의 플립 개수를 결정된 조정 값만큼 감소시킬 수 있다.
디코더(12)는 제어부(11)에 의해 선택되는 코드워드에 대한 디코딩 동작을 수행할 수 있다. 디코더(12)는 디코딩 동작이 성공인지 또는 실패인지 여부를 제어부(11)에게 알릴 수 있다. 디코더(12)는, 예를 들어, BCH 알고리즘에 근거하여 코드워드에 대한 디코딩 동작을 수행할 수 있다.
도2는 TPC 알고리즘에 근거한 데이터 청크(DCH)를 예시적으로 도시하는 도면이다.
도2를 참조하면, TPC 알고리즘에 근거하여 생성된 데이터 청크(DCH)는 복수의 데이터 블록들을 포함할 수 있다. 미도시되었지만 데이터 블록들 각각은 복수의 데이터 비트들을 포함할 수 있다. 데이터 블록들은 로우 코드워드들(RC1~RC4)과 컬럼 코드워드들(CC1~CC4)을 구성하기 위해 조합될 수 있다. 어떤 하나의 데이터 블록은 어떤 하나의 로우 코드워드에 포함되는 동시에 어떤 하나의 컬럼 코드워드에 포함될 수 있다. 로우 방향의 코드워드들이란 로우 코드워드들(RC1~RC4)을 의미하고, 컬럼 방향의 코드워드들이란 컬럼 코드워드들(CC1~CC4)을 의미할 수 있다. 한편, 도2는 4개의 로우 코드워드들(RC1~RC4)과 4개의 컬럼 코드워드들(CC1~CC4)로 구성되는 데이터 청크(DCH)를 도시하지만, 데이터 청크(DCH)에 포함되는 로우 코드워드들과 컬럼 코드워드들의 개수는 이에 제한되지 않는다.
로우 코드워드들(RC1~RC4)은 로우 패리티 데이터 블록들(RP1~RP4)을 포함할 수 있다. 로우 코드워드들(RC1~RC4) 각각은, 대응하는 데이터 블록들이 인코딩됨으로써 생성된 로우 패리티 데이터 블록을 포함할 수 있다. 예를 들어, 로우 코드워드(RC2)는 데이터 블록들(D21~D24)이 인코딩됨으로써 생성된 로우 패리티 데이터 블록(RP2)을 포함할 수 있다. 로우 패리티 데이터 블록들(RP1~RP4) 각각을 생성하기 위해, 인코딩 동작은, 예를 들어, BCH 코드에 근거하여 수행될 수 있지만, 본 발명에서 인코딩 동작은 이에 제한되지 않고 다양한 ECC 알고리즘에 근거하여 수행될 수 있다.
컬럼 코드워드들(CC1~CC4)은 컬럼 패리티 데이터 블록들(CP1~CP4)을 포함할 수 있다. 컬럼 코드워드들(CC1~CC4) 각각은, 대응하는 데이터 블록들이 인코딩됨으로써 생성된 컬럼 패리티 데이터 블록을 포함할 수 있다. 예를 들어, 컬럼 코드워드(CC1)는 데이터 블록들(D11~D41)이 인코딩됨으로써 생성된 컬럼 패리티 데이터 블록(CP1)을 포함할 수 있다. 컬럼 패리티 데이터 블록들(CP1~CP4) 각각을 생성하기 위해, 인코딩 동작은, 예를 들어, BCH 코드에 근거하여 수행될 수 있지만, 본 발명에서 인코딩 동작은 이에 제한되지 않고 다양한 ECC 알고리즘에 근거하여 수행될 수 있다.
한편, 데이터 청크(DCH)는 추가 패리티 데이터 블록(PP)을 더 포함할 수 있다. 추가 패리티 데이터 블록(PP)은 로우 패리티 데이터 블록들(RP1~RP4) 및 컬럼 패리티 데이터 블록들(CP1~CP4)이 인코딩됨으로써 생성될 수 있다. 추가 패리티 데이터 블록(PP)은 로우 패리티 데이터 블록들(RP1~RP4) 및 컬럼 패리티 데이터 블록들(CP1~CP4)에 발생한 에러를 정정하기 위해 사용될 수 있다.
디코더(12)는 로우 코드워드들(RC1~RC4)에 대한 디코딩 동작들을 로우 패리티 데이터 블록들(RP1~RP4)에 근거하여 수행할 수 있다. 구체적으로, 로우 코드워드들(RC1~RC4) 각각에 대한 디코딩 동작은 대응하는 로우 패리티 데이터 블록에 근거하여 대응하는 데이터 블록들에 포함된 에러들을 정정함으로써 수행될 수 있다. 예를 들어, 로우 코드워드(RC2)에 대한 디코딩 동작은 로우 패리티 데이터 블록(RP2)에 근거하여 데이터 블록들(D21~D24)에 포함된 에러들을 정정함으로써 수행될 수 있다.
마찬가지로, 디코더(12)는 컬럼 코드워드들(CC1~CC4)에 대한 디코딩 동작들을 컬럼 패리티 데이터 블록들(CP1~CP4)에 근거하여 수행할 수 있다. 구체적으로, 컬럼 코드워드들(CC1~CC4) 각각에 대한 디코딩 동작은 대응하는 컬럼 패리티 데이터 블록에 근거하여 대응하는 데이터 블록들에 포함된 에러들을 정정함으로써 수행될 수 있다. 예를 들어, 컬럼 코드워드(CC1)에 대한 디코딩 동작은 컬럼 패리티 데이터 블록(CP1)에 근거하여 데이터 블록들(D11~D41)에 포함된 에러들을 정정함으로써 수행될 수 있다.
데이터 청크(DCH)에서, 동일한 데이터 블록에 포함된 에러들은 대응하는 로우 코드워드에 대한 디코딩 동작 또는 대응하는 컬럼 코드워드에 대한 디코딩 동작을 통해 정정될 수 있다. 따라서, 동일한 데이터 블록에 포함된 에러들은 대응하는 로우 코드워드에 대한 디코딩 동작에서 정정되지 못하더라도 대응하는 컬럼 코드워드에 대한 디코딩 동작을 통해 정정될 수 있거나, 또는 그 반대일 수 있다.
도3은 도1의 에러 정정 회로(10)가 체이스 디코딩 프로세스를 진행하는 방법을 설명하기 위한 도면이다. 도3은 프리 디코딩 프로세스에서 디코딩 동작에 실패한 로우 코드워드들(RC2, RC3) 및 컬럼 코드워드들(CC2, CC4)을 도시한다. 데이터 청크(DCH)의 다른 코드워드들에 대한 디코딩 동작은 성공한 것으로 가정한다.
도3을 참조하면, 에러들은 데이터 블록들(D22, D24, D32, D34), 즉, 로우 코드워드들(RC2, RC3) 및 컬럼 코드워드들(CC2, CC4)의 교차점들에 위치할 수 있다. 도3에 도시되지 않은 코드워드들은 프리 디코딩 프로세스에서 디코딩 동작에 성공했으므로, 교차점들(D22, D24, D32, D34)이 아닌 위치는 에러를 포함하지 않을 것이다. 다만, 교차점들(D22, D24, D32, D34) 각각이 적어도 하나의 에러를 반드시 포함하는 것은 아닐 것이다. 에러들은 교차점들(D22, D24, D32, D34) 중 일부에만 몰려 존재할 수도 있다.
따라서, 로우 코드워드들(RC2, RC3) 및 컬럼 코드워드들(CC2, CC4) 각각에 대해 체이스 디코딩 프로세스가 진행될 때, 플립 동작은 에러가 존재할 수 있는 교차점들(D22, D24, D32, D34) 중 디코딩 동작이 수행될 코드워드에 포함된 교차점들에서 수행될 수 있다. 로우 코드워드들(RC2, RC3) 및 컬럼 코드워드들(CC2, CC4) 각각에 포함된 교차점들이 해당 코드워드의 플립 범위가 될 수 있다. 플립 동작은 플립 범위에 속한 비트들 중 플립 개수의 비트들을 포함하는 서로 다른 조합들을 찾고, 해당 조합들을 플립함으로써 수행될 수 있다. 플립 개수는 "1"부터 시작할 수 있다. 어떤 코드워드에 대해, 소정의 플립 개수의 모든 조합들이 시도된 뒤에도 디코딩 동작이 성공하지 않으면, 해당 코드워드의 플립 개수는 증가될 수 있다. 플립 개수가 소정의 임계 개수까지 증가하였음에도 디코딩 동작이 결국 실패할 때, 해당 코드워드에 대한 체이스 디코딩 프로세스는 실패로 종료될 수 있다.
플립 개수 관리부(15)는 플립 개수 테이블(FLIPNUM)을 관리할 수 있다. 플립 개수 테이블(FLIPNUM)은 체이스 디코딩 프로세스가 진행될 로우 코드워드들(RC2, RC3) 및 컬럼 코드워드들(CC2, CC4)에 각각 대응하는 플립 개수들을 포함할 수 있다. 플립 개수 관리부(15)는 디코딩 동작의 결과에 따라 플립 개수 테이블(FLIPNUM)의 플립 개수를 조정할 수 있다.
예를 들어, 제어부(11)는 로우 코드워드(RC2)에 대한 체이스 디코딩 프로세스를 다음과 같이 진행할 수 있다. 우선, 디코딩 동작이 성공할 때까지, 로우 코드워드(RC2)의 플립 범위, 즉, 교차점들(D22, D24)에서 서로 다른 "1"개의 비트가 플립되면서, 로우 코드워드(RC2)에 대한 디코딩 동작이 반복될 수 있다. 이때, 로우 코드워드(RC2)의 플립 개수(krc2)는 "1"로 저장되어 있을 수 있다. 모든 비트들 각각이 플립되었지만 디코딩 동작이 성공하지 않으면, 로우 코드워드(RC2)의 플립 개수(krc2)는 "2"로 증가되어 저장될 수 있다. 이와 유사하게 제어부(11)는 로우 코드워드(RC3) 및 컬럼 코드워드들(CC2, CC4)에 대한 체이스 디코딩 프로세스도 각각 진행할 수 있다.
제어부(11)는, 일단 플립 개수 "1"에 대해 로우 코드워드들(RC2, RC3) 및 컬럼 코드워드들(CC2, CC4)에 대한 체이스 디코딩 프로세스를 모두 진행할 수 있다. 그 후, 제어부(11)는 로우 코드워드(RC2)의 플립 개수(krc2) "2"에 근거하여 교차점들(D22, D24)에서 "2"개의 비트들의 서로 다른 조합들을 플립시키면서 로우 코드워드(RC2)에 대한 체이스 디코딩 프로세스를 진행할 수 있다.
따라서, 소정의 플립 개수 "k"에서 어떤 코드워드에 대해 디코딩 동작을 반복하는 횟수는, 해당 코드워드에 포함된 하나 이상의 교차점들의 모든 비트들의 개수 "n"에 대해 서로 다른 "k"개를 선택하는 조합들의 개수이며, 이는 "nCk"가 될 것이다. 플립 개수 "k"는 일정 범위까지 증가할수록 "nCk"도 증가하기 때문에 체이스 디코딩 동작의 수행 시간도 길어질 수 있다.
도4는 도1의 플립 개수 관리부(15)가 디코딩 동작의 결과에 따라 플립 개수를 조정하는 방법을 예시적으로 설명하기 위한 도면이다. 도4에서, 로우 코드워드들(RC2, RC3) 및 컬럼 코드워드들(CC2, CC4)은 각각의 플립 개수들(krc2, krc3, kcc2, kcc4)에 근거하여 체이스 디코딩 프로세스가 진행되려는 상황인 것으로 가정한다.
도4를 참조하면, 플립 개수(krc2)에 근거하여 로우 코드워드(RC2)에 대한 체이스 디코딩 프로세스가 진행되고 디코딩 동작이 성공할 수 있다. 이에 응답하여 플립 개수 관리부(15)는 로우 코드워드(RC2)에 대한 체이스 디코딩 프로세스가 다시 진행되지 않도록 로우 코드워드(RC2)의 플립 개수(krc2)를 제거할 수 있다. 예를 들어, 플립 개수 관리부(15)는 로우 코드워드(RC2)의 플립 개수(krc2)를 "0"으로 저장할 수 있다.
이어서 플립 개수 관리부(15)는 로우 코드워드(RC2)에서 정정된 데이터 블록들(D22, D24)을 식별할 수 있다. 예를 들어, 플립 개수 관리부(15)는 로우 코드워드들(RC2, RC3) 및 컬럼 코드워드들(CC2, CC4)에 대해 체이스 디코딩 프로세스가 진행될 것임을 알 수 있고, 로우 코드워드(RC2)에 포함된 교차점들(D22, D24)을 정정된 데이터 블록들로 식별할 수 있다. 다른 예로서, 플립 개수 관리부(15)는 디코딩 동작이 수행되기 전 및 후의 로우 코드워드들(RC2)을 비교함으로써 정정된 데이터 블록들(D22, D24)을 식별할 수 있다. 한편 도4에 도시된 바와 달리, 경우에 따라 교차점들(D22, D24)의 일부만 정정된 데이터 블록일 수도 있다.
플립 개수 관리부(15)는 정정된 데이터 블록들(D22, D24)을 포함하는 컬럼 코드워드들(CC2, CC4)의 플립 개수들(kcc2, kcc4)을 "1"만큼 각각 감소시킬 수 있다. 즉, 컬럼 코드워드들(CC2, CC4)에 포함된 에러들이 로우 코드워드(RC2)의 디코딩 동작을 통해 결과적으로 감소하였으므로, 플립 개수들(kcc2, kcc4)을 줄이더라도 컬럼 코드워드들(CC2, CC4)에 대한 디코딩 동작이 성공할 수도 있기 때문이다. 플립 개수들(kcc2, kcc4)을 감소시킴으로써 체이스 디코딩 프로세스의 진행 시간은 단축될 수 있다.
한편, 도4에 도시된 동작은, 로우 방향의 코드워드에 대한 디코딩 동작이 성공할 때 컬럼 방향의 코드워드의 플립 개수를 조정하는 경우를 도시하지만, 그 반대로 컬럼 방향의 코드워드에 대한 디코딩 동작이 성공할 때 로우 방향의 코드워드의 플립 개수를 조정하는 것도 가능할 것이다.
도5는 도1의 플립 개수 관리부(15)가 디코딩 동작의 결과에 따라 플립 개수를 조정하는 방법을 예시적으로 설명하기 위한 도면이다. 도5에 도시된 상황은 도4에 도시된 상황과 동일할 수 있다. 다만, 플립 개수 관리부(15)는 선택된 코드워드의 플립 개수를 "2" 이상의 조정 값만큼 감소시킬 수 있다.
구체적으로, 로우 코드워드(RC2)에 대한 디코딩 동작이 성공할 때, 플립 개수 관리부(15)는 정정된 데이터 블록들(D22, D24)의 정정률들을 결정할 수 있다. 정정률은, 해당 정정된 데이터 블록에서 얼마나 많은 에러들이 정정되었는지를 의미할 수 있다. 정정률은, 해당 정정된 데이터 블록에서 정정된 에러들의 개수에 근거하여 결정될 수 있다. 예를 들어, 2개의 에러들이 정정된 데이터 블록(D24)의 정정률은 1개의 에러가 정정된 데이터 블록(D22)의 정정률보다 높을 수 있다.
플립 개수 관리부(15)는 각각의 정정률들에 대응하는 조정 값들을 결정할 수 있다. 정정률이 높을수록 조정 값이 클 수 있다. 플립 개수 관리부(15)는 결정된 조정 값만큼 플립 개수를 감소시킬 수 있다. 따라서, 플립 개수 관리부(15)는 더 높은 정정률의 데이터 블록(D24)을 포함하는 컬럼 코드워드(CC4)의 플립 개수(kcc4)를, 예를 들어, "2"만큼 감소시킬 수 있다.
한편, 플립 개수 관리부(15)는 "1" 이상의 조정 값에 근거하여 플립 개수를 "0"으로도 조정할 수 있을 것이다. 어떤 코드워드의 플립 개수가 "0"으로 조정되면, 디코더(12)는 해당 코드워드에 대해 플립 동작을 수행하지 않고 디코딩 동작을 수행할 수 있다.
실시 예에 따라, 플립 개수 관리부(15)는 제1 방향의 어떤 코드워드에 대한 디코딩 동작이 성공할 때, 해당 코드워드와 교차하는 제2 방향의 모든 코드워드들의 플립 개수들을 감소시킬 수 있다. 다른 말로 하면, 플립 개수 관리부(15)는 제1 방향의 어떤 코드워드에 대한 디코딩 동작이 성공할 때, 에러 가능 구역인 교차점을 포함하는 제2 방향의 모든 코드워드들의 플립 개수들을 감소시킬 수 있다.
도6은 도1의 에러 정정 회로(10)의 동작 방법을 도시한 순서도이다. 도6은 에러 정정 회로(10)가 제1 코드워드에 대한 디코딩 동작의 결과에 따라 플립 개수를 조정하는 방법을 도시한다.
도6을 참조하면, 단계(S110)에서, 제어부(11)는 데이터 청크(DCH)에서 제1 방향의 제1 코드워드를 선택할 수 있다.
단계(S120)에서, 제어부(11)는 제1 코드워드에 대해 체이스 디코딩 프로세스를 진행할 수 있다. 제어부(11)는 소정 플립 개수에 근거하여 제1 코드워드에 대해 플립 동작을 반복하고, 디코더(12)는 제1 코드워드에 대해 디코딩 동작을 반복할 수 있다.
단계(S130)에서, 제어부(11)는 제1 코드워드에 대한 디코딩 동작이 성공한 것인지를 판단할 수 있다. 디코딩 동작이 성공한 것으로 판단될 때, 절차는 단계(S140)로 진행될 수 있다.
단계(S140)에서, 플립 개수 관리부(15)는 제1 코드워드에서 적어도 하나의 정정된 데이터 블록을 식별할 수 있다.
단계(S150)에서, 플립 개수 관리부(15)는 정정된 데이터 블록을 포함하는 제2 방향의 코드워드의 플립 개수를 조정할 수 있다. 플립 개수 관리부(15)는 제2 방향의 코드워드의 플립 개수를 감소시킬 수 있다. 실시 예에 따라, 플립 개수 관리부(15)는 정정된 데이터 블록의 정정률에 대응하는 조정 값을 결정하고, 플립 개수를 조정 값만큼 감소시킬 수 있다.
그러나, 단계(S130)에서, 디코딩 동작이 결국 실패한 것으로 판단될 때, 절차는 단계(S160)로 진행될 수 있다.
단계(S160)에서, 플립 개수 관리부(15)는 제1 코드워드의 플립 개수를 증가시킬 수 있다.
도7은 본 발명의 실시 예에 따른 데이터 저장 장치(100)를 도시한 블록도이다.
데이터 저장 장치(100)는 외부 장치의 라이트 요청에 응답하여, 외부 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 데이터 저장 장치(100)는 외부 장치의 리드 요청에 응답하여, 저장된 데이터를 외부 장치로 제공하도록 구성될 수 있다.
데이터 저장 장치(100)는 PCMCIA(Personal Computer Memory Card International Association) 카드, CF(Compact Flash) 카드, 스마트 미디어 카드, 메모리 스틱, 다양한 멀티 미디어 카드(MMC, eMMC, RS-MMC, MMC-micro), SD(Secure Digital) 카드(SD, Mini-SD, Micro-SD), UFS(Universal Flash Storage) 또는 SSD(Solid State Drive) 등으로 구성될 수 있다.
데이터 저장 장치(100)는 컨트롤러(110) 및 비휘발성 메모리 장치(120)를 포함할 수 있다.
컨트롤러(110)는 데이터 저장 장치(100)의 제반 동작을 제어할 수 있다. 컨트롤러(110)는 외부 장치로부터 전송된 라이트 요청에 응답하여 비휘발성 메모리 장치(120)에 데이터를 저장하고, 외부 장치로부터 전송된 리드 요청에 응답하여 비휘발성 메모리 장치(120)에 저장된 데이터를 리드하여 외부 장치로 출력할 수 있다.
컨트롤러(110)는 에러 정정부(111)를 포함할 수 있다. 에러 정정부(111)는 도1의 에러 정정 회로(10)와 실질적으로 동일하게 구성될 수 있다. 에러 정정부(111)는 비휘발성 메모리 장치(120)로부터 리드된 데이터 청크(DCH)에 대해 도1 내지 도6을 참조하여 설명한 바와 같이 에러 정정 동작을 수행할 수 있다.
비휘발성 메모리 장치(120)는 컨트롤러(110)의 제어에 따라, 컨트롤러(110)로부터 전송된 데이터를 저장하고, 저장된 데이터를 리드하여 컨트롤러(110)로 전송할 수 있다.
비휘발성 메모리 장치(120)는 낸드 플래시(NAND Flash) 또는 노어 플래시(NOR Flash)와 같은 플래시 메모리 장치, FeRAM(Ferroelectrics Random Access Memory), PCRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 ReRAM(Resistive Random Access Memory) 등을 포함할 수 있다.
한편, 도7은 데이터 저장 장치(100)가 1개의 비휘발성 메모리 장치(120)를 포함하는 것으로 도시하나, 데이터 저장 장치(100)에 포함되는 비휘발성 메모리 장치들의 개수는 이에 제한되지 않는다.
도8은 본 발명의 실시 예에 따른 SSD(1000)를 도시하는 블록도이다.
SSD(1000)는 컨트롤러(1100)와 저장 매체(1200)를 포함할 수 있다.
컨트롤러(1100)는 호스트 장치(1500)와 저장 매체(1200) 사이의 데이터 교환을 제어할 수 있다. 컨트롤러(1100)는 내부 버스(1170)을 통해 연결된 프로세서(1110), 램(1120), 롬(1130), ECC부(1140), 호스트 인터페이스(1150) 및 저장 매체 인터페이스(1160)를 포함할 수 있다.
프로세서(1110)는 컨트롤러(1100)의 제반 동작을 제어할 수 있다. 프로세서(1110)는 호스트 장치(1500)의 데이터 처리 요청에 따라 저장 매체(1200)에 데이터를 저장하고, 저장 매체(1200)로부터 저장된 데이터를 리드할 수 있다. 프로세서(1110)는 저장 매체(1200)를 효율적으로 관리하기 위해서, 머지 동작 및 웨어 레벨링 동작 등과 같은 SSD(1000)의 내부 동작을 제어할 수 있다.
램(1120)은 프로세서(1110)에 의해 사용되는 프로그램 및 프로그램 데이터를 저장할 수 있다. 램(1120)은 호스트 인터페이스(1150)로부터 전송된 데이터를 저장 매체(1200)에 전달하기 전에 임시 저장할 수 있고. 저장 매체(1200)로부터 전송된 데이터를 호스트 장치(1500)로 전달하기 전에 임시 저장할 수 있다.
롬(1130)은 프로세서(1110)에 의해 리드되는 프로그램 코드를 저장할 수 있다. 프로그램 코드는 프로세서(1110)가 컨트롤러(1100)의 내부 유닛들을 제어하기 위해서 프로세서(1110)에 의해 처리되는 명령들을 포함할 수 있다.
ECC부(1140)는 저장 매체(1200)에 저장될 데이터를 인코딩하고, 저장 매체(1200)로부터 리드된 데이터를 디코딩할 수 있다. ECC부(1140)는 ECC 알고리즘에 따라 데이터에 발생된 에러를 검출하고 정정할 수 있다 ECC부(1140)는 도1의 에러 정정 회로(10)와 실질적으로 동일하게 구성될 수 있다.
호스트 인터페이스(1150)는 호스트 장치(1500)와 데이터 처리 요청 및 데이터 등을 교환할 수 있다.
저장 매체 인터페이스(1160)는 저장 매체(1200)로 제어 신호 및 데이터를 전송할 수 있다. 저장 매체 인터페이스(1160)는 저장 매체(1200)로부터 데이터를 전송받을 수 있다. 저장 매체 인터페이스(1160)는 저장 매체(1200)와 복수의 채널들(CH0~CHn)을 통해 연결될 수 있다.
저장 매체(1200)는 복수의 비휘발성 메모리 장치들(NVM0~NVMn)을 포함할 수 있다. 복수의 비휘발성 메모리 장치들(NVM0~NVMn) 각각은 컨트롤러(1100)의 제어에 따라 라이트 동작 및 리드 동작을 수행할 수 있다.
도9는 본 발명의 실시 예에 따른 데이터 처리 시스템(2000)을 도시하는 블록도이다.
데이터 처리 시스템(2000)은 컴퓨터, 랩탑, 넷북, 스마트폰, 디지털 TV, 디지털 카메라, 네비게이션 등을 포함할 수 있다. 데이터 처리 시스템(2000)은 메인 프로세서(2100), 메인 메모리 장치(2200), 데이터 저장 장치(2300) 및 입출력 장치(2400)를 포함할 수 있다. 데이터 처리 시스템(2000)의 내부 유닛들은 시스템 버스(2500)를 통해서 데이터 및 제어 신호 등을 주고받을 수 있다.
메인 프로세서(2100)는 데이터 처리 시스템(2000)의 제반 동작을 제어할 수 있다. 메인 프로세서(2100)는, 예를 들어, 마이크로프로세서와 같은 중앙 처리 장치일 수 있다. 메인 프로세서(2100)는 운영 체제, 애플리케이션 및 장치 드라이버 등의 소프트웨어들을 메인 메모리 장치(2200) 상에서 수행할 수 있다.
메인 메모리 장치(2200)는 메인 프로세서(2100)에 의해 사용되는 프로그램 및 프로그램 데이터를 저장할 수 있다. 메인 메모리 장치(2200)는 데이터 저장 장치(2300) 및 입출력 장치(2400)로 전송될 데이터를 임시 저장할 수 있다.
데이터 저장 장치(2300)는 컨트롤러(2310) 및 저장 매체(2320)를 포함할 수 있다. 데이터 저장 장치(2300)는 도7의 데이터 저장 장치(100) 또는 도8의 SSD(1000)와 실질적으로 유사하게 구성되고 동작할 수 있다.
입출력 장치(2400)는 사용자로부터 데이터 처리 시스템(2000)을 제어하기 위한 명령을 입력받거나 처리된 결과를 사용자에게 제공하는 등 사용자와 정보를 교환할 수 있는 키보드, 스캐너, 터치스크린, 스크린 모니터, 프린터 및 마우스 등을 포함할 수 있다.
실시 예에 따라, 데이터 처리 시스템(2000)은 LAN(Local Area Network), WAN(Wide Area Network) 및 무선 네트워크 등의 네트워크(2600)를 통해 적어도 하나의 서버(2700)와 통신할 수 있다. 데이터 처리 시스템(2000)은 네트워크(2600)에 접속하기 위해서 네트워크 인터페이스(미도시)를 포함할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 에러 정정 회로
11: 제어부
15: 플립 개수 관리부
12: 디코더

Claims (18)

  1. 복수의 데이터 블록들을 포함하는 데이터 청크를 수신하도록 구성되되, 상기 데이터 블록들 각각은 제1 방향의 대응하는 코드워드 및 제2 방향의 대응하는 코드워드에 포함되는, 제어부; 및
    상기 제어부의 제어에 따라 상기 제1 방향의 제1 코드워드에 대한 제1 디코딩 동작을 수행하도록 구성된 디코더를 포함하되,
    상기 제어부는 상기 제1 디코딩 동작의 결과에 따라 상기 제2 방향의 제2 코드워드의 플립 개수를 조정하고, 상기 플립 개수에 근거하여 상기 제2 코드워드에 대한 체이스 디코딩 프로세스를 진행하는 에러 정정 회로.
  2. 제1항에 있어서,
    상기 제어부는, 상기 제1 디코딩 동작이 성공할 때, 상기 제1 코드워드에서 적어도 하나의 정정된 데이터 블록을 식별하고, 상기 정정된 데이터 블록을 포함하는 상기 제2 방향의 코드워드를 상기 제2 코드워드로서 선택하는 에러 정정 회로.
  3. 제1항에 있어서,
    상기 제어부는, 상기 제1 디코딩 동작이 성공할 때, 상기 플립 개수를 감소시키는 에러 정정 회로.
  4. 제1항에 있어서,
    상기 제어부는, 상기 제1 디코딩 동작이 성공할 때, 상기 제1 코드워드에서 적어도 하나의 정정된 데이터 블록을 식별하고, 상기 정정된 데이터 블록의 정정률에 대응하는 조정 값을 결정하고, 상기 조정 값만큼 상기 최대 플립 개수를 조정하는 에러 정정 회로.
  5. 제1항에 있어서,
    상기 제어부는, 상기 체이스 디코딩 프로세스를 진행할 때, 상기 제2 코드워드의 플립 범위에서 상기 플립 개수의 비트들의 서로 다른 조합들을 플립함으로써 플립 동작을 수행하고,
    상기 디코더는, 상기 플립 동작이 수행된 상기 제2 코드워드에 대해 디코딩 동작을 반복하는 에러 정정 회로.
  6. 제1항에 있어서,
    상기 제어부는, 상기 제1 디코딩 동작이 실패할 때, 상기 제1 코드워드의 플립 개수를 증가시키는 에러 정정 회로.
  7. 복수의 데이터 블록들을 포함하는 데이터 청크를 수신하되, 상기 데이터 블록들 각각은 제1 방향의 대응하는 코드워드 및 제2 방향의 대응하는 코드워드에 포함되는, 단계;
    상기 제1 방향의 제1 코드워드에 대한 제1 디코딩 동작을 수행하는 단계;
    상기 제1 디코딩 동작의 결과에 따라 상기 제2 방향의 제2 코드워드의 플립 개수를 조정하는 단계; 및
    상기 플립 개수에 근거하여 상기 제2 코드워드에 대한 체이스 디코딩 프로세스를 진행하는 단계를 포함하는 에러 정정 회로의 동작 방법.
  8. 제7항에 있어서,
    상기 플립 개수를 조정하는 단계는,
    상기 제1 디코딩 동작이 성공할 때, 상기 제1 코드워드에서 적어도 하나의 정정된 데이터 블록을 식별하는 단계; 및
    상기 정정된 데이터 블록을 포함하는 상기 제2 방향의 코드워드를 상기 제2 코드워드로서 선택하는 단계를 포함하는 에러 정정 회로의 동작 방법.
  9. 제7항에 있어서,
    상기 플립 개수를 조정하는 단계는,
    상기 제1 디코딩 동작이 성공할 때, 상기 플립 개수를 감소시키는 단계를 포함하는 에러 정정 회로의 동작 방법.
  10. 제7항에 있어서,
    상기 플립 개수를 조정하는 단계는,
    상기 제1 디코딩 동작이 성공할 때, 상기 제1 코드워드에서 적어도 하나의 정정된 데이터 블록을 식별하는 단계; 및
    상기 정정된 데이터 블록의 정정률에 대응하는 조정 값을 결정하는 단계; 및
    상기 조정 값만큼 상기 최대 플립 개수를 조정하는 단계를 포함하는 에러 정정 회로의 동작 방법.
  11. 제7항에 있어서,
    상기 체이스 디코딩 프로세스를 진행하는 단계는,
    상기 제2 코드워드의 플립 범위에서 상기 플립 개수의 비트들의 서로 다른 조합들을 플립함으로써 플립 동작을 수행하는 단계; 및
    상기 플립 동작이 수행된 상기 제2 코드워드에 대해 디코딩 동작을 반복하는 단계를 포함하는 에러 정정 회로의 동작 방법.
  12. 제7항에 있어서,
    상기 제1 디코딩 동작이 실패할 때, 상기 제1 코드워드의 플립 개수를 증가시키는 단계를 더 포함하는 데이터 저장 장치의 동작 방법.
  13. 복수의 데이터 블록들을 포함하는 데이터 청크를 리드하고 출력하도록 구성되되, 상기 데이터 블록들 각각은 제1 방향의 대응하는 코드워드 및 제2 방향의 대응하는 코드워드에 포함되는, 비휘발성 메모리 장치; 및
    제어부 및 상기 제어부의 제어에 따라 상기 제1 방향의 제1 코드워드에 대한 제1 디코딩 동작을 수행하도록 구성된 디코더를 포함하는 에러 정정부를 포함하되,
    상기 제어부는, 상기 제1 디코딩 동작의 결과에 따라 상기 제2 방향의 제2 코드워드의 플립 개수를 조정하고, 상기 플립 개수에 근거하여 상기 제2 코드워드에 대한 체이스 디코딩 프로세스를 진행하는 데이터 저장 장치.
  14. 제13항에 있어서,
    상기 제어부는, 상기 제1 디코딩 동작이 성공할 때, 상기 제1 코드워드에서 적어도 하나의 정정된 데이터 블록을 식별하고, 상기 정정된 데이터 블록을 포함하는 상기 제2 방향의 코드워드를 상기 제2 코드워드로서 선택하는 데이터 저장 장치.
  15. 제13항에 있어서,
    상기 제어부는, 상기 제1 디코딩 동작이 성공할 때, 상기 플립 개수를 감소시키는 데이터 저장 장치.
  16. 제13항에 있어서,
    상기 제어부는, 상기 제1 디코딩 동작이 성공할 때, 상기 제1 코드워드에서 적어도 하나의 정정된 데이터 블록을 식별하고, 상기 정정된 데이터 블록의 정정률에 대응하는 조정 값을 결정하고, 상기 조정 값만큼 상기 최대 플립 개수를 조정하는 데이터 저장 장치.
  17. 제13항에 있어서,
    상기 제어부는, 상기 체이스 디코딩 프로세스를 진행할 때, 상기 제2 코드워드의 플립 범위에서 상기 플립 개수의 비트들의 서로 다른 조합들을 플립함으로써 플립 동작을 수행하고,
    상기 디코더는, 상기 플립 동작이 수행된 상기 제2 코드워드에 대해 디코딩 동작을 반복하는 데이터 저장 장치.
  18. 제13항에 있어서,
    상기 제어부는, 상기 제1 디코딩 동작이 실패할 때, 상기 제1 코드워드의 플립 개수를 증가시키는 데이터 저장 장치.
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