JPS61105800A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、符号理論に基づく誤り訂正回路を内威した半
導体メモリに関する。

〔従来の技術〕

近年、半導体メモリは、メモリセル、配線の寸法の微細
化が進み、集積度の向−ヒが著しい。このような半導体
メモリの作製には、高度のプロセス技術が要求され、ご
みや格子欠陥、わずかな製作条１′−トの変動によって
、その歩留が大きく影響される。

この歩留向上対策の一つとして不良ビットによる誤り訂
正回路を設けて不良ビットを訂正することが考えられて
いる。

第３図は従来の半導体メモリの一例の構成を示すブロッ
ク図である。半導体チップ上にマトリックス状に構成さ
れた複数のワード線２及び複数のビット線３と各ワード
線２と各ビット線３との交点に設けられたメモリセル１
を含んでいる。第３図において、４はＸデコーダ、５は
Ｘデコーダでそれぞれアドレス信号６により１本のワー
ド線２と複数のビット線３が選ばれて、その交点にある
メモリセルｌの情報が情報ビット出カフａ又ｄ検査ビッ
ト出カフｂとして読出される。

との場合、メモリセルの不良が、ワード線方向Ｋｌビッ
トもしくは、数ビットの固まりであれば、Ｘデコーダの
出力に含まれる不良ビットは、Ｘデコーダでのビット線
選び方を数本間隔にすること（より、誤りを１ビツトに
限定することがＱ　ｆ７’ｅであり、この場合１ビット
ランダム誤り訂正符号によって不良ビットの訂正が可能
となる。

ところが、半導体メモリにおける不１１としては、メモ
リセル単体の不良（もしくは、ある狭い範囲内のメモリ
セルの不良）以外に、ビット線、ワード線の不良が多く
含まれる。これは、メモリセル寸法の微細化に伴い、ビ
ット線、ワード線寸法。

間隔も小さくなっており、線の断線、線同志の短篇が起
きるためである。ビット１線方向における不良は、上記
の方法を利用して１ビットランダム誤り訂正回路によっ
て訂正可能であるが、ワード線の不良に関しては訂正不
捕となる。

第４図は上記の不良ビットの態様を説明するだめの説明
図である。ワード線８には正常メモリセル１１３個と、
不良メモリセル１０（斜線を施したもの）３個とが設け
られ、ビット、ｗは４本おきに、“べばれ、そして１２
は１択されたビット線である。

このように不良メモリセル１ｏが１個又は固まった範囲
にル）る場合には、実′直的に１ビツト不良の出力が得
られ、−上記のように１ビットランダム誤り訂正符号に
よって不良ビットの訂正が可能である。

〔発明が解決しようとする問題点〕

ととろが、同図不良ワード線９が選ばれたときは、どの
ようなビット線が凋ばれても複数もしくは全ビットが不
良として出力される。

このワード線不良によるワード線方向の不良ビットを訂
正するためには、 ■　）′デコーダの出力ビツト数と同じ故の誤りビット
を訂正する符号を用いる。

■　Ｘデコーダの出力ビット数と同じ数の物理的。

電気的に独立なブロックにメモリセルを分割シて、ワー
ド線方向の不良を各ブロックに閉じ込めて、１ビットラ
ンダム誤り訂正符号を用いる。

の２方法が考えられる。

■については、符号理命より理論的に、情報ビット長の
最低２倍のビット数の検査ビットを必要とする。すなわ
ち、Ｘデコーダの出力とじては、情報ビット長子検査ビ
ット長二３ＸｔＨｔビット長が必要となる。このような
検査ビットの増大は、当然受は入れられない。

また■については、情報ビット長十倹査ビット長だけの
分割を必要とする。例えば、情報ビット長＝８ビットに
対する１ビットランダム誤り符号の検査ビット長＝４ビ
ットであるので１２分割となる。また、通常、誤り訂正
符号は、符号率（１−検査ビット長／情報ビット長）を
高めるために１情報ビツト長を大きくするので、分割は
一１１常に大きくなり、半導体チップにおいては面積の
増大により受は入れられない。

すなわち、従来の半導体メモリにおいては不良ワード線
に基づく不良ビットの訂正が困難で、半導体メモリの歩
留り向上を十分には図れないという問題点がある。

ことにある。

〔問題点を解決するための手段〕

本発明の半導体メモリは、≠導体チップ上にマトリック
ス状に開成された複数のワード線及び複数のビット線と
、各前記ワード線と各前記ビット線との交点に設けられ
たメモリセルを含む半導体メモリにおいて、前記メモリ
セルはそれぞれに独立したＸデコーダとＸデコーダとを
有し情報ビットを書込み複ａｂビットの情報ビット出力
を出力するように分割された複数Ｍ個の情報メモリブロ
ック及び検査ビットを書込み複ｅ′！ｉｂビットの検査
ビット出力を出力する複数Ｎ個の検査メモリブロックと
、ｂピット隣接誤り訂正機能を有するｂビット隣接誤り
訂ｉＥ回路とを有する。なおここで、ｂけ自然数、Ｍ、
Ｎは２以上の自然数である。

＝６− 〔実施例〕 以下、本発明の実施例について図面を参照１７て説明す
る。

第１図は本発明の一実施例の要部の構成を示すブロック
図、第２図はそのメモリセルブロック群の構成を示すブ
ロック図である。

本実施例は、メモリセルをそれぞれに独立したＸデコー
ダ３７とＸデコーダ３８とを有し、それぞれ情報ビット
を書込み複数ｂビットの情報ビット出力２９，３０，３
１．３２を出力するように分割された４個の情報メモリ
ブロックＩ〜ＩＶ２１〜２４からなる情報メモリブロッ
ク群３５及び検査ビットを書込み複数ｂビットの検査ビ
ット出力３３　、３４を出力するように分割された２個
の検査メモリブロック毎２５〜２６からなる検査メモリ
ブロック群３６と、ｂビット隣接誤り訂正機能を有する
ｂビット隣接式へり訂正回路２７とを含むことから構成
される。

本実施例において、ｂピット隣接誤り訂正回路は、誤り
訂正符号として、不良ビットが固って存在しかつそれが
分割されたビットのグループ内に存在する場合の誤り訂
正符号である、いわゆるｂビットの隣接誤り訂正符号を
用いた誤り訂正回路である。このような符号としては、
ファイア−符号、ｂ−瞬接符号が既知であり、七の課り
訂正回路も既知である。又その検査ピット長は理論的に
２ｂビツトである。

すなわち、本実施例によると、メモリセルはＸデコーダ
、Ｘデコーダ、メモリセル部を一つの独立したブロック
単位に分割してあり、これらのメモリブロックは物理的
、電気的に独立してお夛、かつ一つのブロックからの出
力はｂビットである。

従って、ワード線方向の不良は、各メモリブロック毎に
区切られており、不良ビットは高々ｂビットに閉じ込め
られ、ｂビット隣接誤り訂正回路２７で訂正され、それ
より−り訂正出力２８が得られる。

なお、検査ビットには２メモリブロツクを必要とするが
、情報ビットａを大きくとれば、符号化率を悪化させな
い。

〔発明の効果〕

以上、詳細説明したとおり、本発明の半導体メモリは、
メモリセルをそれぞれに独立したＸデコーダ、Ｘデコー
ダを有し情報ビットあるいは検査ビットを誓込み、複数
ｂビットの情報ビット出力あるいは検査ビット出力を出
力するよう分割されたメモリブロックと、隣接誤り訂正
機能を有するｂビット隣接誤り訂正回路とを有している
ので、従来困難であった不良ワード線に基づく不良ビッ
トの訂正を容易に行なうことができるという効果を有す
る。

【図面の簡単な説明】

第１図は本発明の一実施例の要部な示すブロック図、第
２図はそのメモリセルブロック群の構成を示すブロック
図、第３図は従来の半導体メモリの一例の要部を示す構
成図、第４図は不良ビットの能様を説明する説明図であ
る。 ２１〜２４・・・・・・情報メモリブロック１〜Ｌ２５
．２６・・・・・・検査メモリブロック阿５凱　２７・
・・・・・ｂビット隣接誤り訂正回路、２８・・・・・
・誤り訂正出力、２９〜３２・・・・・・情卒にビット
出力、３３．３４・・・・・・検査ビット出力、３５・
・・・・・情報メモリブロック群、３６・・・・・・横
置メモリブロック群、３７・・・・・・Ｘデコーダ、３
８・・・・・・Ｘデコーダ。 ＝　１０−

Claims (1)

【特許請求の範囲】
1. 　半導体チップ上にマトリックス状に構成された複数の
   ワード線及び複数のビット線と、各前記ワード線と各前
   記ビット線との交点に設けられたメモリセルを含む半導
   体メモリにおいて、前記メモリセルはそれぞれに独立し
   たＸデコーダとＹデコーダとを有し情報ビットを書込み
   複数をビットの情報ビット出力を出力するように分割さ
   れた複数Ｍ個の情報メモリブロック及び検査ビットを書
   込み複数をビットの検査ビット出力を出力する複数Ｎ個
   の検査メモリブロックと、ｂビット隣接誤り訂正機能を
   有するｂビット隣接誤り訂正回路とを含むことを特徴と
   する半導体メモリ。