JPS5868296A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS5868296A JPS5868296A JP56165331A JP16533181A JPS5868296A JP S5868296 A JPS5868296 A JP S5868296A JP 56165331 A JP56165331 A JP 56165331A JP 16533181 A JP16533181 A JP 16533181A JP S5868296 A JPS5868296 A JP S5868296A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- cell array
- spare
- decoder
- standby
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は記憶装置に係り、特に冗長構成を備えたメモリ
装置に関するものである。
装置に関するものである。
ＭＯＳ（メタライズド・オキサイド・セミコンダクタ）
メモリ装置は近年増々大容量化しておシ、半導体チップ
内の素子数の増大、素子寸法の微細化、半導体チップ面
積の増大等に伴なって、歩留夛の低下が重大な問題圧な
ってきておシ、この歩留シ向上の一改善策として、冗長
構成の技術が提案されている。この冗長構成の技術とは
、ある一定の記憶容量の他にさらに予備の記憶容量を予
め半導体チップ内に設けておき、半導体ウェハ状態での
機能試験において前記ある一定の記憶容量の測定を行な
い、前記ある一定の記憶容量内に欠陥が存在した場合に
は、この欠陥のある記憶容量を含む領域を前記予備の記
憶容量の領域に置き換え。
メモリ装置は近年増々大容量化しておシ、半導体チップ
内の素子数の増大、素子寸法の微細化、半導体チップ面
積の増大等に伴なって、歩留夛の低下が重大な問題圧な
ってきておシ、この歩留シ向上の一改善策として、冗長
構成の技術が提案されている。この冗長構成の技術とは
、ある一定の記憶容量の他にさらに予備の記憶容量を予
め半導体チップ内に設けておき、半導体ウェハ状態での
機能試験において前記ある一定の記憶容量の測定を行な
い、前記ある一定の記憶容量内に欠陥が存在した場合に
は、この欠陥のある記憶容量を含む領域を前記予備の記
憶容量の領域に置き換え。
もって見かけ上半導体チップ内に欠陥が存在しないよう
に見せかけ１歩留シラ向上させる技術である。しかしな
がら、従来の技術ではこれを効率よく置き換えることが
出来なかった。
に見せかけ１歩留シラ向上させる技術である。しかしな
がら、従来の技術ではこれを効率よく置き換えることが
出来なかった。
本発明の目的は、多ピット系メモリセルアレイの欠陥の
ある記憶容量を含むメモリセル領域を予備の記憶容量の
領域に効率良く置き換えることの出来るように構成され
九記憶装置を提供することにある。
ある記憶容量を含むメモリセル領域を予備の記憶容量の
領域に効率良く置き換えることの出来るように構成され
九記憶装置を提供することにある。
本発明は、Ｘ行ｙ列からなる計ｘｘｙのメモリセル数を
有する主メモリセルアレイが１行又は列分割されてなる
複数の副メモリアレイを含み、前記副メモリアレイのう
ち欠陥メモリセルを含む領域が置き換えられる予備メモ
リセルアレイが設けられ、前記予備メモリセルアレイが
前記副メモリセルアレイのそれぞれに対応して置！換え
られるように設けられていることを特徴とする記憶装置
にある。
有する主メモリセルアレイが１行又は列分割されてなる
複数の副メモリアレイを含み、前記副メモリアレイのう
ち欠陥メモリセルを含む領域が置き換えられる予備メモ
リセルアレイが設けられ、前記予備メモリセルアレイが
前記副メモリセルアレイのそれぞれに対応して置！換え
られるように設けられていることを特徴とする記憶装置
にある。
以下図面を用いて本発明の詳細な説明する。
冗長構成を備えた多ビツト系の記憶装置の従来例のブロ
ック図を第１図に示す。第１図の装置は１つのＸデコー
ダ１０と、ある一定の記憶容量をもつ２つの主メモリセ
ルアレイ１１〜と、ｙデコーダ及びセンスアンプ１２と
、２つの予備メモリセルアレイ１３と、予備ｙデコーダ
及び予備センスアンプ１４と、ｎ個（図では４個しか記
載されていない）のチータインアウトバッファ回路１５
と、ｎ本のＩ１０パスライン１６とで構成されている。
ック図を第１図に示す。第１図の装置は１つのＸデコー
ダ１０と、ある一定の記憶容量をもつ２つの主メモリセ
ルアレイ１１〜と、ｙデコーダ及びセンスアンプ１２と
、２つの予備メモリセルアレイ１３と、予備ｙデコーダ
及び予備センスアンプ１４と、ｎ個（図では４個しか記
載されていない）のチータインアウトバッファ回路１５
と、ｎ本のＩ１０パスライン１６とで構成されている。
今、前記主メモリセルアレイ１１に、部分的な欠ト線ロ
本分の′メモリセルアレイ１８とＹデコーダ及びセンス
アンプ１９とを、前記予備メモリセルアレイ１３、予備
Ｙデコーダ及び予備センス１７１行）のメモリセルアレ
イ１１１１選択するＹデコーダのアドレス信号を半導体
チップ上に配置したＦＲＯＭ（プログラマブル・リード
・オンリ・メモリ）素子に書舞込み、前記ＦＲＯＭ素子
に書き込まれた信号が前記予備Ｙデコーダ及び予備セン
スアンプ１４に入力されるようにな９ている。使用状態
において外部アドレス信号がＦＲＯＭ素子に書き込まれ
たプログラムアドレス信号と一致する場合は、前記Ｙデ
コーダ及び、センスアンプ１９を不活性化し、代シに前
記予備Ｙデコーダを活性化して置き換えを行なう。この
ようＫ、前記置き換え技術によシ、欠陥のあるメモリア
レイを、見かけ上欠陥の存在しない記憶装置として使用
することができる。
本分の′メモリセルアレイ１８とＹデコーダ及びセンス
アンプ１９とを、前記予備メモリセルアレイ１３、予備
Ｙデコーダ及び予備センス１７１行）のメモリセルアレ
イ１１１１選択するＹデコーダのアドレス信号を半導体
チップ上に配置したＦＲＯＭ（プログラマブル・リード
・オンリ・メモリ）素子に書舞込み、前記ＦＲＯＭ素子
に書き込まれた信号が前記予備Ｙデコーダ及び予備セン
スアンプ１４に入力されるようにな９ている。使用状態
において外部アドレス信号がＦＲＯＭ素子に書き込まれ
たプログラムアドレス信号と一致する場合は、前記Ｙデ
コーダ及び、センスアンプ１９を不活性化し、代シに前
記予備Ｙデコーダを活性化して置き換えを行なう。この
ようＫ、前記置き換え技術によシ、欠陥のあるメモリア
レイを、見かけ上欠陥の存在しない記憶装置として使用
することができる。
しかしながら、第１図に示した従来例では、゛欠陥部分
の置き換え最小巣位が、ディジット線ｎ本分（０行）の
メモリセルアレイとＹデコーダ及びセンスアンプとであ
るため、予備メモリセルアレイ１３と予備Ｙデコーダ及
び予備センスアン７１４の占める割合が大きくなるとい
う欠点があった。
の置き換え最小巣位が、ディジット線ｎ本分（０行）の
メモリセルアレイとＹデコーダ及びセンスアンプとであ
るため、予備メモリセルアレイ１３と予備Ｙデコーダ及
び予備センスアン７１４の占める割合が大きくなるとい
う欠点があった。
本発明の実施例のブロック図を第２図に示す。
第２図の記憶装置は、第１．第２のデコーダ１１０゜２
１０と、ある一定の記憶容量を持つ２組の第１゜第２の
副メモリセルプレイ１１１，２１１と第１゜Ｉ！２のＹ
デコーダ及びセンスアンプ１１２．２１２と、第１．第
２の予備メモリセルアレイ１１３゜２１３と、第１．第
２の予備Ｙデコーダ及び予備センスアンプ１１４，２１
４と、ｎ個のデータインアウトバップア回路１１５と、
各ｎ／２本の■１０パスライン１１６，２１６とで構成
されており、これは第１図の主メモリセルアレイ領域を
２分割した場合の実施例である。
１０と、ある一定の記憶容量を持つ２組の第１゜第２の
副メモリセルプレイ１１１，２１１と第１゜Ｉ！２のＹ
デコーダ及びセンスアンプ１１２．２１２と、第１．第
２の予備メモリセルアレイ１１３゜２１３と、第１．第
２の予備Ｙデコーダ及び予備センスアンプ１１４，２１
４と、ｎ個のデータインアウトバップア回路１１５と、
各ｎ／２本の■１０パスライン１１６，２１６とで構成
されており、これは第１図の主メモリセルアレイ領域を
２分割した場合の実施例である。
以下に本実施例で欠陥の存在する場合の動作の説明を行
なう。第１の前記副メモリセルアレイ１１１に部分的な
欠陥１１７が存在する場合、この欠陥１１７を含むディ
ジット線ｎ／２本分（ｎ／２行）のメそリセルアレイ１
１８とＹデコーダ及びセンスアンプ１１９とを、前記予
備メモリセルアレイ１１３と予備Ｙデコーダ及び予備セ
ンスアンプ１１４とに置き換える。この置き換え技術は
、前記従来例と同じように行ない、見かけ上欠陥の存在
しない記憶装置として使用することができる。
なう。第１の前記副メモリセルアレイ１１１に部分的な
欠陥１１７が存在する場合、この欠陥１１７を含むディ
ジット線ｎ／２本分（ｎ／２行）のメそリセルアレイ１
１８とＹデコーダ及びセンスアンプ１１９とを、前記予
備メモリセルアレイ１１３と予備Ｙデコーダ及び予備セ
ンスアンプ１１４とに置き換える。この置き換え技術は
、前記従来例と同じように行ない、見かけ上欠陥の存在
しない記憶装置として使用することができる。
本実施例では主メモリセルアレイ領域′ｆ、２分割して
いるため、欠陥部分の置き換え最小巣位がティジイット
線ｎ／２本分のメモリセルアレイとＹデコーダ及びセン
スアンプとであるので、第１．第２の予備メモリセルア
レイ１１３，２１３と、第１、第２の予備Ｙデコーダ及
び予備センスアンプ１１４．２１４の占める割合を、従
来例に比べ半分に減らすことができる。
いるため、欠陥部分の置き換え最小巣位がティジイット
線ｎ／２本分のメモリセルアレイとＹデコーダ及びセン
スアンプとであるので、第１．第２の予備メモリセルア
レイ１１３，２１３と、第１、第２の予備Ｙデコーダ及
び予備センスアンプ１１４．２１４の占める割合を、従
来例に比べ半分に減らすことができる。
同様に主メモリセルアレイｔ−ｍ分割することによシ、
予備メモリセルアレイ、予備Ｙデコーダ及び予備センス
アンプの占める割合を、従来列に比べ、１／ｍに減らす
ことがで話、もって欠陥部分を少ない予備領域に効率よ
く置き換えることが可能となる。即ち本実施例は、所定
ピット数の主メモリセルアレイと、前記主メモリセルア
レイの選択を行なうためのＸデコーダ及θＹデコーダと
、前記主メモリセルアレイのメモリセルの信号を検出す
るためのセンスアンプと、データの入出力を制御するデ
ータインアウトバッファ回路と、前記主メモリセルアレ
イ部又はセンスアンプ部に欠陥が存在するときに置き換
えを行なう予備メモリセルアレイと、前記予備メモリセ
ルアレイの選択を行なうための予備Ｘデコーダと、前記
予備メモリセルアレイのメモリセルの信号を検出する予
備センスアンプと、欠陥の存在する領域を表わすアドレ
ス信号を登録するＦＲＯＭ素子及び前記各回路ブロック
を制御するための内部コノトロール信号発生回路とを備
えた多ピクＦ （” ”” ２ ｅ ４ ｍ・・・）糸
の記憶装置において、前記主メモリセルアレイ領域’ｋ
ｍ（ｍ−２＃ ４、−ｍ≦ｎ）ブロック（分割して副メ
モリアレイを設け、前記副メモリセルプレイ又はセンス
アンプに欠陥が存在する場合、前記欠妬の存在するとこ
ろのブロックの欠陥領域を前記予備メモリセルアレイ、
前記予備Ｘデコーダ、前記予備センスアンプに置き換え
、他方欠陥の存在しない他のブロックはそのまま使用す
ることによ〕、より少ない予備メモリセルアレイ、予備
センスアンプで効率よく置き換え可能となる記憶装置で
ある。
予備メモリセルアレイ、予備Ｙデコーダ及び予備センス
アンプの占める割合を、従来列に比べ、１／ｍに減らす
ことがで話、もって欠陥部分を少ない予備領域に効率よ
く置き換えることが可能となる。即ち本実施例は、所定
ピット数の主メモリセルアレイと、前記主メモリセルア
レイの選択を行なうためのＸデコーダ及θＹデコーダと
、前記主メモリセルアレイのメモリセルの信号を検出す
るためのセンスアンプと、データの入出力を制御するデ
ータインアウトバッファ回路と、前記主メモリセルアレ
イ部又はセンスアンプ部に欠陥が存在するときに置き換
えを行なう予備メモリセルアレイと、前記予備メモリセ
ルアレイの選択を行なうための予備Ｘデコーダと、前記
予備メモリセルアレイのメモリセルの信号を検出する予
備センスアンプと、欠陥の存在する領域を表わすアドレ
ス信号を登録するＦＲＯＭ素子及び前記各回路ブロック
を制御するための内部コノトロール信号発生回路とを備
えた多ピクＦ （” ”” ２ ｅ ４ ｍ・・・）糸
の記憶装置において、前記主メモリセルアレイ領域’ｋ
ｍ（ｍ−２＃ ４、−ｍ≦ｎ）ブロック（分割して副メ
モリアレイを設け、前記副メモリセルプレイ又はセンス
アンプに欠陥が存在する場合、前記欠妬の存在するとこ
ろのブロックの欠陥領域を前記予備メモリセルアレイ、
前記予備Ｘデコーダ、前記予備センスアンプに置き換え
、他方欠陥の存在しない他のブロックはそのまま使用す
ることによ〕、より少ない予備メモリセルアレイ、予備
センスアンプで効率よく置き換え可能となる記憶装置で
ある。
以上のように５本発明によれば、予備メモリセルアレイ
のメモリセルの置き換え数を少なくすることが出来るの
でメモリセルの無駄がなく、有効に利用できる記憶装置
が得られる。尚、置き換えられなかった予備メモリセル
アレイは、他の目的のために使用され得るので、実質的
にメモリセル数が増加し喪ことになる。
のメモリセルの置き換え数を少なくすることが出来るの
でメモリセルの無駄がなく、有効に利用できる記憶装置
が得られる。尚、置き換えられなかった予備メモリセル
アレイは、他の目的のために使用され得るので、実質的
にメモリセル数が増加し喪ことになる。
第１図は冗長構成を備え穴従米例を示すブロック図、第
２図は本発明の実施例を示すブロック図である。面図に
おいて、１０，１１０，２１０・・・・・・Ｘデコーダ
、１１・・・・・・主メモリアレイ、１１１゜２１１・
・・・・・副メモリセルアレイ、Ｂ、ｔｉ２゜２１２・
・・・・・Ｘデコーダ及びセンスアンプ％ １３゜１１
３．２１３・・・・・・予備メモリセルアレイ、１４゜
１１４．２１４・・・・・・予備Ｘデコーダ及び予備セ
ンスアンプ、１５．１１５・・・・・・データインアウ
トバッファ回路、１６，１１６，２１６・・・・・・Ｉ
１０パスライン％ １７．１１７・・・・・・部分的欠
陥、１８゜１１８・・・・・・置き換えを行なう必要の
ある部分的欠陥を含むメモリセルアレイ領域、１９，１
１９・・・・・・置き換えを行なう必要のあるＸデコー
ダ及びセンスアンプである。 茅ノ図 早２ ン 手続補正書（自発） 特許庁長官 ＮＬ １ １、事件の表示 昭和５６年％許 願第１６５３
３１号２、発明の名称 記憶装置 ３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 ５、補正の対象 明細書の発明の詳細な説明の欄及び図面６、補正の内容 （１）明細書の第７頁第１６行目「糸」を「系」と訂正
します。 （２）明細書の第８頁第１１行目乃至第１４行目「尚、
置き換えられｔ−かった予備メモリセルアレイは、他の
目的のために使用され得るので、実質的にメモリセル数
が増加したことＫなる。」を削除します。 （８）図面の第２図を別紙のとおフ訂正します。
２図は本発明の実施例を示すブロック図である。面図に
おいて、１０，１１０，２１０・・・・・・Ｘデコーダ
、１１・・・・・・主メモリアレイ、１１１゜２１１・
・・・・・副メモリセルアレイ、Ｂ、ｔｉ２゜２１２・
・・・・・Ｘデコーダ及びセンスアンプ％ １３゜１１
３．２１３・・・・・・予備メモリセルアレイ、１４゜
１１４．２１４・・・・・・予備Ｘデコーダ及び予備セ
ンスアンプ、１５．１１５・・・・・・データインアウ
トバッファ回路、１６，１１６，２１６・・・・・・Ｉ
１０パスライン％ １７．１１７・・・・・・部分的欠
陥、１８゜１１８・・・・・・置き換えを行なう必要の
ある部分的欠陥を含むメモリセルアレイ領域、１９，１
１９・・・・・・置き換えを行なう必要のあるＸデコー
ダ及びセンスアンプである。 茅ノ図 早２ ン 手続補正書（自発） 特許庁長官 ＮＬ １ １、事件の表示 昭和５６年％許 願第１６５３
３１号２、発明の名称 記憶装置 ３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 ５、補正の対象 明細書の発明の詳細な説明の欄及び図面６、補正の内容 （１）明細書の第７頁第１６行目「糸」を「系」と訂正
します。 （２）明細書の第８頁第１１行目乃至第１４行目「尚、
置き換えられｔ−かった予備メモリセルアレイは、他の
目的のために使用され得るので、実質的にメモリセル数
が増加したことＫなる。」を削除します。 （８）図面の第２図を別紙のとおフ訂正します。
Claims (1)
- Ｘ行ｙ列からなる計ｘｘｙのメモリセル数を有する主メ
モリセルアレイが行又は列分割されてなる複数の副メモ
リセルアレイを含み、前記副メモリセルアレイのうち欠
陥メモリセルを含む領域が置き換えられる予備メモリセ
ルアレイが設けられ、前記予備メモリセルアレイが前記
副メモリセルアレイのそれぞれに対応して置き換えられ
るように設けられていることを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56165331A JPS5868296A (ja) | 1981-10-16 | 1981-10-16 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56165331A JPS5868296A (ja) | 1981-10-16 | 1981-10-16 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5868296A true JPS5868296A (ja) | 1983-04-23 |
Family
ID=15810299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56165331A Pending JPS5868296A (ja) | 1981-10-16 | 1981-10-16 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5868296A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60103469A (ja) * | 1983-11-09 | 1985-06-07 | Toshiba Corp | 半導体記憶装置の冗長部 |
| JPS62102386A (ja) * | 1985-10-29 | 1987-05-12 | Toppan Printing Co Ltd | Ｉｃカ−ド |
| JPH03105799A (ja) * | 1989-09-20 | 1991-05-02 | Hitachi Ltd | 冗長メモリを有する半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5567999A (en) * | 1978-11-14 | 1980-05-22 | Nec Corp | Memory unit |
| JPS5792500A (en) * | 1980-10-06 | 1982-06-09 | Inmos Corp | Randam-access-memory having redundancy |
-
1981
- 1981-10-16 JP JP56165331A patent/JPS5868296A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5567999A (en) * | 1978-11-14 | 1980-05-22 | Nec Corp | Memory unit |
| JPS5792500A (en) * | 1980-10-06 | 1982-06-09 | Inmos Corp | Randam-access-memory having redundancy |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60103469A (ja) * | 1983-11-09 | 1985-06-07 | Toshiba Corp | 半導体記憶装置の冗長部 |
| JPS62102386A (ja) * | 1985-10-29 | 1987-05-12 | Toppan Printing Co Ltd | Ｉｃカ−ド |
| JPH03105799A (ja) * | 1989-09-20 | 1991-05-02 | Hitachi Ltd | 冗長メモリを有する半導体記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5313425A (en) | Semiconductor memory device having an improved error correction capability | |
| JP2664236B2 (ja) | 半導体記憶装置 | |
| EP0389203A2 (en) | Semiconductor memory device having information indicative of presence of defective memory cells | |
| US7808847B2 (en) | Memory repair circuit and repairable pseudo-dual port static random access memory | |
| US5386387A (en) | Semiconductor memory device including additional memory cell block having irregular memory cell arrangement | |
| JP3215919B2 (ja) | メモリ管理 | |
| US6529435B2 (en) | Semiconductor memory device | |
| JPH0357048A (ja) | 半導体メモリ | |
| TWI689935B (zh) | 具糾錯電路的記憶體 | |
| KR19990083157A (ko) | 반도체 메모리 장치와 불량 메모리 셀 구제 방법 | |
| JPH05342855A (ja) | 半導体メモリ回路 | |
| JPS5868296A (ja) | 記憶装置 | |
| KR100384610B1 (ko) | 집적회로랜덤액세스메모리 | |
| US6330198B1 (en) | Semiconductor storage device | |
| JPS6233625B2 (ja) | ||
| JP2832995B2 (ja) | 不揮発性半導体メモリ | |
| JP2767841B2 (ja) | 半導体メモリ装置 | |
| JP3037155B2 (ja) | 半導体記憶装置 | |
| JPH02282998A (ja) | メモリ回路 | |
| JP2002269995A (ja) | 半導体記憶装置 | |
| JP2727856B2 (ja) | 大規模メモリ構成方法 | |
| JPH07134900A (ja) | 半導体記憶装置 | |
| JP2880835B2 (ja) | 半導体記憶装置 | |
| JPS63311693A (ja) | 半導体記憶装置 | |
| JP2527216B2 (ja) | 半導体メモリ装置 |