JP2727856B2 - 大規模メモリ構成方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＲＡＭチップ内のブロ
ックの利用率を良くして大規模メモリの歩留りを向上さ
せると共に、信頼性の高い大規模メモリを構成する大規
模メモリ構成方法に関するものである。

【０００２】

【従来の技術】図１０は、外部システムとシリアルデー
タをやりとりし、記録するためのメモリの基本ユニット
を示す図である。図１０において、７はシフトレジス
タ、８は入出力端子、９−１〜９−Ｎはシフトレジスタ
を構成するフリップフロップ、１１はチップ群、１２−
Ａ１〜１２−ＫＮはＲＡＭ（ランダムアクセスメモリ）
のチップである。チップ群１１のうち、同じ横列に属す
るチップ（例、１２−Ａ１〜１２−ＡＮ）は、それぞれ
同一のアドレス線に接続されている。従って、或るアド
レスが与えられると、各列（１列〜Ｎ列）の該当するＲ
ＡＭチップが、同時並行的に選択され、アクセスされ
る。

【０００３】まず、チップ群１１よりデータをリードす
る時について説明する。例えば、供給されたアドレスに
より、チップ１２−Ａ１が選択されたとすると、１２−
Ａ１の指定された番地の１ビットのデータが、シフトレ
ジスタ７の対応するフリップフロップ９−１に取り出さ
れる。同様に、他のチップ１２−Ａ２，１２−Ａ３，…
１２−ＡＮからも、１ビットのデータが、対応するフリ
ップフロップに取り出される。

【０００４】フリップフロップ９−１〜９−Ｎにデータ
が出揃ったところで、各フリップフロップのデータが入
出力端子８に向かってシフトされて行くよう、シフトレ
ジスタ７を動作させる。即ち、各チップから並行して
（パラレルで）取り出されたデータが、シリアルに入出
力端子８より取り出される（矢印Ｂ）。

【０００５】チップ群１１にデータをライトとする時
は、入出力端子８より矢印Ａの如くライトしたいデータ
を１ビットづつシリアルに入力する。そして、１ビット
入力する度に、データが前方のフリップフロップに送ら
れるよう、シフトレジスタ７を動作させる。各フリップ
フロップにデータが揃ったところで、アドレス線により
選択された対応するチップに一斉に書き込まれる。

【０００６】図１２は、従来のメモリ部の基本構成を示
す図である。符号は、図１０のものに対応し、７−１〜
７−Ｍはシフトレジスタ、１１−１〜１１−Ｍはチップ
群である。メモリ部は、数多くの前記のような基本ユニ
ットで構成されている。特に大規模メモリを構成する場
合は、基本ユニットの数は膨大なものとなる。

【０００７】ところで、シリコンのウェーハ上にメモリ
を製造する段階で、何らかの原因で欠陥部分が生ずるこ
とがある。これは、現在の技術レベルでは避けることが
できない。欠陥部分では、データの記録が指示通りには
行われない（例、「１」を書き込めという場合に、メモ
リセルに正しく「１」が書き込まれない）。小規模のメ
モリならば、ウェーハの欠陥部分は使用せず、残りの正
常部分を使用して製作することも出来る。

【０００８】しかし、大規模のメモリ（シリコンウェー
ハ全体で１個の機能モジュールを構成するウェーハスケ
ールメモリのような形態）を製作しようとすると、その
領域内にはどうしても欠陥部分を含んでしまうことにな
る。そのため、大規模メモリを製造する上で最も重要な
ことは、マーチングパターン試験等を実施して欠陥部分
を発見し、それを回避しながらメモリ回路を構成するこ
とである。そして、製造時の歩留りを良くするため、前
記回避措置を取るに際して、道連れで無駄になってしま
う正常部分を、出来るだけ少なくすることが望まれてい
る。

【０００９】（欠陥回避の従来技術） 図９は、従来技術による大規模メモリの構成方法の１例
である。符号は図１０のものに対応し、Ｙは予備チッ
プ、Ｈ−１，Ｈ−２は横列チップ群である。アレイ状に
配列されたＲＡＭのチップは、横列のチップ群単位で３
−ｏut of −４の冗長構成（３個必要なところに、余分
の１個を加えて合計４個設ける構成）になっている。欠
陥を含むチップは図中×印で示されているが、これらは
メモリ部の製造時あるいは出荷テスト時に、経路選択を
行うことにより切り離され、正常なチップのみが実際に
配線され、動作する。

【００１０】即ち、１つの欠陥チップを含む横列チップ
群（例、Ｈ−１）では、図示するような経路シフトによ
る切り換えにより、予備チップ群に切り換えられる。ま
た２つの欠陥チップを含む横列チップ群Ｈ−２は、この
場合に必要とされる３個のチップを提供することが出来
ないので、横列チップ群Ｈ−２全体がバイパスされる。

【００１１】この手法では、欠陥をチップ単位でしか切
り離せないので、チップが１Ｍビットから成るものであ
った場合、たった１ビットの欠陥のために、１Ｍビット
全てが無駄となり、全体としての歩留りが上がりにくい
という欠点を持つ。また、シフトやバイパスによる経路
の切換処理も複雑になり、コストアップとなる。

【００１２】図１１は、従来技術による大規模メモリの
他の構成手法を示す図である。符号は図９のものに対応
し、１０Ａはチップデータ選択回路、１２−１〜１２−
３はチップ、１５はブロック、１６は欠陥ブロック、Ｌ
はデータ線である。チップ群１１内の各チップ１２−
１，１２−２，…，Ｙを、それぞれ一定の大きさ（例え
ば、１Ｋバイト）のブロックに分割する。そして、欠陥
を含むブロックは、矢印で示す如く、予備チップの対応
する正常ブロックと置き換える。そして、欠陥ブロック
を指し示すアドレスでの読み出し時や書き込み時には、
チップデータ選択回路１０Ａが、データ線Ｌを予備チッ
プＹの方に切換接続する。

【００１３】この手法では、先の図９の手法に比較し
て、チップより細かい単位であるブロック単位での欠陥
の回避が行えるため、無駄になるＲＡＭ容量が少なくな
り、歩留りが向上する。しかし、同一横列の中に、予備
チップの数（図１１では１個）を越える数の欠陥ブロッ
クが存在した場合（例、図１１の上から５列目の場合）
には、置き換えが不可能である。

【００１４】

【発明が解決しようとする課題】（問題点） 前記した従来の大規模メモリ構成方法には、次のような
問題点があった。第１の問題点は、或るワード長ブロッ
ク群に２個以上の欠陥ブロックが含まれる時には、その
ワード長ブロック群全体が切り離されてしまうので、そ
のワード長ブロック群に含まれている正常ブロックの数
が無駄になってしまうという点である。第２の問題点
は、基本ユニット段階での構成が冗長構成とされていな
いので、何らかの原因により１つの基本ユニットが故障
すると、大規模メモリ全体が使用不可となってしまうと
いう点である。

【００１５】（問題点の説明） まず第１の問題点を、図４によって説明する。図４は、
ＲＡＭを示す図である。符号は図１１のものに対応し、
１２−４〜１２−６はチップ、１７はワード長ブロック
群である。ワード長ブロック群１７には欠陥ブロックが
２つあるために、このワード長ブロック群１７全体が使
用不可として切り離されるが、その際、この群に属する
４個の正常ブロックも、道連れにされて切り離されてし
まう。ワード長が長ければ、無駄になる正常ブロックの
数も多くなる。例えば、ワード長が３２ビットの場合、
欠陥ブロックが２個（２ビットに相当）あったとする
と、残りの正常ブロック３０個も、同時に切り離されて
しまう。

【００１６】次に、第２の問題点であるが、大規模メモ
リは、図１２に示したように多くの基本ユニットから構
成されている。従って、基本ユニット段階での構成が冗
長構成とされていないと、或る基本ユニットが故障して
も、それに代替するものがない。基本ユニットの故障
は、予備ブロック数を越える欠陥ブロックが含まれる場
合や、入出力の為のシフトレジスタが故障している場合
などに生ずるから、たったそれだけの原因で大規模メモ
リ全体が使用できなくなる。本発明は、以上のような問
題点を解決することを課題とするものである。

【００１７】

【課題を解決するための手段】前記課題を解決するた
め、本発明の大規模メモリ構成方法では、大規模メモリ
をＫ−ｏｕｔ−ｏｆ−（Ｋ＋１）冗長構成とされた複数
のメモリグループで構成し、単一のメモリグループは複
数のチップと各チップへの入出力を行う冗長構成とされ
たループ構成のシフトレジスタとで構成し、該チップ内
の欠陥ブロックを重み付けが任意に行えるアドレス分散
切換により異なるアドレスのブロック群に分散させた
後、欠陥ブロックを予備チップのブロックで代替させる
こととした。

【００１８】

【作 用】大規模メモリを構成する際、複数のチップ
と各チップへの入出力を行うシフトレジスタとから成る
メモリグループが、複数個集まったものとして大規模メ
モリを構成する。シフトレジスタをループに構成するこ
とにより、書き込み／読み出し時のシフト方向が同一に
なり、シフトレジスタを構成する回路が簡単になると共
に、図１３に示すように、ＳＥＣ−ＤＥＤ符号の符号器
／復号器を接続する際に必要となるマルチプレクサを、
単方向で構成できるメリットがある（なお、図１３にお
いて、（イ）は復号化の場合，（ロ）は符号化の場合を
示しており、７はシフトレジスタ、８は入出力端子、９
−１，９−２はフリップフロップ、１０−１，１０−２
はゲート、１２−１，１２−２はチップ、４０は符号器
／復号器、４１は加算器、４２，４３はマルチプレクサ
である）。その他に、予備のシフトレジスタを持つ構成
をとり易いというメリットがある。

【００１９】そして、それらのメモリグループを、予備
のメモリグループを１つ余分に持ったＫ−ｏｕｔ−ｏｆ
−（Ｋ＋１）冗長構成とする。また、各メモリグループ
内では、シフトレジスタを冗長構成（例えばＫ−ｏｕｔ
−ｏｆ−（Ｋ＋１）冗長構成）とする。

【００２０】更に、メモリグループの各チップにおいて
は、重み付けが任意に行えるアドレス分散切換により、
欠陥ブロックを巧みに異なるアドレスに分散させ、予備
チップのブロックで代替させる。

【００２１】このようにして大規模メモリを構成する
と、構成要素がいくつかの階層に分けられ、各階層で冗
長構成が採用されるので、一部の故障により大規模メモ
リ（例、ウェーハスケールメモリ）全体が使用不能に陥
ることが防げる。また、欠陥ブロックの切り離しに伴い
無駄にされる正常ブロックの数が少なく出来る。

【００２２】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図２は、本発明が適用されたウェーハを示
す図である。通常、メモリは、シリコンの１枚のウェー
ハの何分の１かを使用して形成されるが、大規模メモリ
になると、その面積が広くなる。そして、最も大規模な
ものとして、１枚のウェーハを１つの大規模メモリとす
ることが考えられている（ウェーハスケールインテグレ
ーションファイルメモリシステム）。図２は、そのよう
なウェーハスケールのメモリを示している。図２におい
て、１はウェーハ、２はメモリ部、３はループ部、４は
制御部、４−１は入出力制御回路、４−２は冗長構成切
換回路、４−３はテスト制御回路、７はシフトレジス
タ、１２はチップである。

【００２３】入出力制御回路４−１は、メモリ部２への
データの入出力を制御する。テスト制御回路４−３は、
欠陥部分を検出するための回路であり、メモリ部２の各
記憶単位の動作をテストして、欠陥となっているか否か
調べる。冗長構成切換回路４−２は、冗長構成を採用し
ているメモリ部２において、冗長部を使用する際の切換
を行う回路である。なお、その冗長構成は、図３や図５
によって、後に説明する。

【００２４】図１は、ワード単位のデータを記録するた
めの本発明におけるメモリの基本ユニットを示す図であ
る。図１において、７はシフトレジスタ、８は入出力端
子、９−１，９−２，９−３，９−Ｎはフリップフロッ
プ、１０−１，１０−２，１０−Ｎはゲート、１１はチ
ップ群、１２−１，１２−２，１２−３，…，１２−Ｎ
はＲＡＭ（ランダムアクセスメモリ）のチップである。

【００２５】まず、チップ群１１よりデータをリードす
る時について説明する。チップ１２−１から１ビットの
データが、ゲート１０−１を通ってフリップフロップ９
−１に取り出される。同様に他のチップからも、１ビッ
トのデータが、対応するフリップフロップに取り出され
る。フリップフロップ９−１〜９−Ｎにデータが出揃っ
たところで、各フリップフロップのデータが入出力端子
８へ向かってシフトされて行くよう、シフトレジスタ７
を動作させる。即ち、各チップから並行して（パラレル
で）取り出されたデータが、シリーズの形で入出力端子
８より取り出される（矢印Ｂ）。

【００２６】チップ群１１にデータをライトとする時
は、入出力端子８より矢印Ａの如く、ライトしたいデー
タを１ビットづつシリーズに入力する。そして、１ビッ
ト入力する度に、データが前方のフリップフロップに送
られるよう、シフトレジスタ７を動作させる。各フリッ
プフロップにデータが揃ったところで、対応するゲート
を通って、対応するチップに書き込まれる。

【００２７】図３は、本発明で採用するメモリ部の冗長
構成例を示す図である。図３において、７−１，７−
２，７Ｙはシフトレジスタ、１１−１，１１−２はチッ
プ群、１３−１，１３−Ｋ，１３Ｙはグループである。
これは、ウェーハ（大規模メモリ）を、幾つかのチップ
群のまとまりであるメモリグループ（以下単に「グルー
プ」という）とし、それが複数個集まって大規模メモリ
（ウェーハスケールメモリ）を構成するものとし、その
グループレベルで冗長構成を取る。

【００２８】本発明では、基本的にはＫ−out of−（Ｋ
＋１）冗長構成を採用する。即ち、必要とされる構成要
素がＫ個である場合、（Ｋ＋１）個用意して、余分が１
つあるように構成する。図３では、符号中にＹ（予備）
が付されたものが、冗長用に余分に設けられたものであ
る。

【００２９】まず、グループ１３−１に注目すると、こ
れはチップ群１１−１，１１−２の２つのチップ群から
成るものであるから、シフトレジスタも、７−１，７−
２の２つあれば足りる。しかし、いずれかのシフトレジ
スタが故障した場合、その代替が出来るように、シフト
レジスタ７Ｙが設けられる。同様に、各グループのシフ
トレジスタも、１つ余分に設けられている。

【００３０】また、ウェーハ（大規模メモリ）全体を構
成する場合、このウェーハが目的としている容量，性能
を発揮するグループ１３−１〜１３−Ｋの外に、余分に
１個のグループ１３Ｙを設ける。もし、グループ１３−
１〜１３−Ｋだけなら、その内のどれかのグループが故
障すると、ウェーハ全体が所望の容量，性能を発揮しな
いこととなり、このウェーハの使用を断念しなければな
らない。しかし、予備のグループ１３Ｙが設けられてい
ると、それで故障したグループの代替をすることが出
来、ウェーハ全体が無駄になることはない。

【００３１】図５は、メモリの基本ユニットにおける誤
り訂正符号の適用例を示す図である。７はシフトレジス
タ、８は入出力端子、９はフリップフロップ、１０はゲ
ート、１２はチップ、１２Ｙ−１〜１２Ｙ−Ｚは予備用
のチップ、１８はワード長ブロック群、１９は情報ビッ
ト用チップ群、２０は検査ビット用チップ群である。チ
ップ１２Ｙ−１〜１２Ｙ−Ｚは、次に説明するように、
冗長構成用に設けられたチップである。

【００３２】ワード長が３２ビットの場合、情報ビット
用チップ群１９は、本来３２個のチップで構成される。
しかし、その内の幾つかのチップに対して（例、８チッ
プ）１個余分にチップを設ける。例えば、チップ１２Ｙ
−１は、それより左方にある幾つかのチップに対して、
冗長用に設けられたものである。どの範囲のチップに対
して設けられたかは、ゲート１０との接続の仕方を見る
ことによって分かる。チップ１２Ｙ−１は、それより左
方にあるチップ１２に対応した全てのゲート１０に接続
されている。このことにより、それらのチップ１２に対
して設けられたものであることが分かる。

【００３３】仮に、左端のチップのブロック２１に欠陥
があった場合、冗長用のチップ１２Ｙ−１のブロックの
内、ブロック２１と同じ横１列に属するブロック２２
が、その代替として使用される。具体的には、ブロック
２１をアクセスする際、ブロック２２の方にアクセスす
るよう接続線を切り換えることにより、代替がなされ
る。

【００３４】検査ビット用チップ群２０は、誤り訂正符
号に相当するもので、誤り訂正符号としては、ＳＥＣ−
ＤＥＤ符号（単一誤り訂正２重誤り検出符号）を、採用
することが出来る。ＳＥＣ−ＤＥＤ符号は、大規模メモ
リ運用時のアルファ線によるソフトエラーの救済と、後
で述べる重複欠陥の救済に用いる。なお、ソフトエラー
とは、メモリチップのパッケージに極く微量含まれる放
射性物質等から放射されるアルファ線のエネルギーによ
り、メモリセルの保持する電荷が影響を受け、情報が反
転してしまうエラーである。

【００３５】チップ１２Ｙ−Ｚは、検査ビット用チップ
群２０のチップ１２の何れかが故障した時の予備用であ
る。検査ビット用チップ群２０のビット数（チップ１２
の数）は、情報ビット用チップ群１９のビット数（チッ
プ１２の数）によって変わる。例えば、情報ビット数が
３２ビットであった場合、検査ビット数は７ビットが採
用される。基本ユニット内での冗長構成、および欠陥救
済は、以上のようになされる。

【００３６】しかし、上記したようなブロック交替法で
は、図４でも説明したように、１つの冗長用チップが守
備範囲とするチップ群内の、横１列方向（ワード長方
向）に２以上の欠陥があった場合、同じ列に属する正常
ブロックが全て犠牲になってしまう。そこで、本発明で
はそうならないよう、メモリにアクセスする際、見掛け
上、横１列に含まれる欠陥が出来るだけ１以下になるよ
うにするための、特殊なアドレス分散切換を行う。次
に、それについて説明する。

【００３７】（アドレス分散切換） 図７にアドレス分散切換を行おうとしているＲＡＭを示
す。図７において、Ｃ₀ 〜Ｃ_Y はチップ、１５は正常ブ
ロック、１６は欠陥ブロック、３１は加算器、Ｗ₀ 〜Ｗ
_Y は、アクセスしようとして与えられたアドレスに加算
する重みである。チップＣ_Y は、冗長構成のために設け
られた予備用のチップである。ＲＡＭのアドレスは、図
７に示すように１番下の横１列のアドレスを「０」と
し、上の列に行くに従い増大すると仮定する。

【００３８】アクセスしようとして与えられたアドレス
（図７では左下から与えられている）は、各チップ毎に
設けられている加算器３１に加えられ、そこで適宜定め
られた重みＷ₀ 〜Ｗ_Y と加算される。そして、加算され
て得たアドレスのブロックに、アクセスする。従って、
或るアドレスにアクセスするよう命令を発しても、加算
される重みによって、チップ毎に命令とは異なったアド
レスに変えられる。即ち、アドレスが分散切換される。
その様子を、図８によって詳しく説明する。

【００３９】図８は、アドレス分散切換のしくみを説明
する図である。符号は、図７のものに対応している。各
チップに与えられている重みは、図示するように、それ
ぞれ０，１，２，３，４，５と仮定する。図８（イ）は
アドレス分散切換する前の状態を示し、図８（ロ）は後
の状態を示している。

【００４０】まず図８（イ）について説明するが、アク
セスするアドレスとして「２」が与えられたとすると、
チップＣ₀ では重みが０であるから、２＋０＝２で、ア
ドレス２のブロックがアクセスされる。しかし、チップ
Ｃ₁ では重みが１であるから、２＋１＝３で、アドレス
３のブロックがアクセスされる。即ち、点線矢印のよう
に、重み分だけ異なったアドレスのブロックがアクセス
される。他のチップにおいても、同様にしてアクセスさ
れる。チップＣ₄ ，Ｃ_Y では、点線で囲ったブロックで
示すように、現実の最高アドレスである「５」を越えて
上にはみ出すが、その場合には最低のアドレス「０」に
舞い戻り、はみ出した分だけ進むという具合に取り扱
う。

【００４１】図８（ロ）は、重み付けをした場合に、実
際にアクセスされるブロックを、横１列になるよう並べ
変えたものである。因みに、図８（イ）の点線矢印の先
端にあるブロックは、図８（ロ）ではアドレス２の横１
列に整列させられている。即ち、各アドレスに属するブ
ロックは、見掛け上、図８（ロ）のようになる。このよ
うにすることにより、図８（イ）ではアドレス４に属す
るブロックには、４個の欠陥ブロックがあったのに、図
８（ロ）では、その内の３個は他のアドレスに分散され
たことになる。

【００４２】従来では、２個の欠陥ブロックを含む場合
は、その横１列のブロック全部が切り離されていたが、
アドレス分散切換をすることにより、２個の内の１個を
全く欠陥を含まない他の列に移すことにより、１個の予
備ブロックにより訂正が可能な列に変えることが出来る
（重複欠陥の救済）。これにより、無駄になってしまう
正常ブロックの数を少なくすることが出来る。アドレス
分散切換された後、横１列（１ワード）に欠陥ブロック
が１つ含まれていれば、その欠陥ブロックは、チップＣ
_Y に属する正常ブロックで代替する。例えば、チップＣ
₁ の欠陥ブロック３３は、チップＣ_Y の正常ブロック３
４で代替される。

【００４３】但し、チップＣ_Y に属するブロックのみが
欠陥を含む場合は、何らの交替処理も行わない。この場
合は、先に述べたＳＥＣ−ＤＥＤ符号により、図５の検
査ビット用チップ群を用いて、欠陥ブロックを救済す
る。実際には、欠陥ブロックを含むワードに書き込まれ
た場合、欠陥ブロックには正しいデータは保存されない
が、ＳＥＣ−ＤＥＤ符号器により生成された検査ビット
が、検査ビット用チップ群に格納されるので、読み出し
時にこれを復号化することにより、欠陥ブロック部のデ
ータも正しく復元されて、読み出される。

【００４４】本発明では、このアドレス分散切換をする
に際して、重みの値を、幾つかの或る特定の値に固定す
るのでなく、任意に変えられるようにしている。そし
て、或る重み付けを行って駄目であったら、別の重み付
けでやり直してみるという具合にして、欠陥ブロックが
所望の如く分散されるような重みの組み合わせを求め、
その重みによりアドレス分散切換を行う。それを行うの
が、図６に示すアドレス分散切換制御回路である。アド
レス分散切換制御回路は、図２の冗長構成切換回路４−
２に含まれる。

【００４５】図６において、３０は欠陥マップアドレス
発生回路、３１は加算器、３２は欠陥マップ、３３は制
御回路、３４は重みパターンマップ、３５は重みカウン
タ、３６は重みパターンマップアドレス生成回路、３７
はアドレス分散切換チェッカーである。

【００４６】制御回路３３に与えられるクロックは、動
作の同期を取るためのものである。スタート信号が与え
られると、欠陥マップアドレス発生回路３０および重み
パターンマップアドレス生成回路３６に、アドレス発生
の指示がなされる。欠陥マップアドレス発生回路３０
は、図７の左下から入力するためのアドレスを発生す
る。重みパターンマップアドレス生成回路３６は、重み
パターンマップ３４の中に予め格納されている重みの中
から、今回使用する重みを選択するアドレスを発生す
る。

【００４７】重みパターンマップ３４からは、図７の重
みＷ₀ 〜Ｗ_Y が提供される。加算器３１で両者を加算し
たアドレスで、アドレス分散切換を行おうとしているＲ
ＡＭをアクセスする。そして、見掛け上、欠陥ブロック
が分散された後の状態（つまり、図８（ロ）の状態）
を、欠陥マップ３２に記録する。

【００４８】重みカウンタ３５は、その欠陥マップの横
１列（ワード）に含まれる欠陥ブロックの数を数える。
アドレス分散切換チェッカー３７は、全ての横１列に存
在する欠陥ブロックが１以下になっているかチェックす
る。全てが１以下になっていれば、その時使用した重み
付けで良いし、ダメだったら別の重み付けでやり直す必
要がある。チェックの結果を、制御回路３３に報告す
る。なお、予備用のチップが１つとした場合には、含ま
れることが許容される欠陥ブロックの数は「１以下」で
ある。予備用のチップが２つであれば「２以下」であ
る。

【００４９】このようにアドレス分散切換を行った後、
先に述べたブロック交替法により欠陥ブロックを救済す
ることにより、無駄に捨てられてしまう正常ブロックの
数を減らすことが出来る。

【００５０】

【発明の効果】以上述べた如く、本発明の大規模メモリ
構成方法によれば、構成要素がいくつかの階層に分けら
れ、各階層で冗長構成が採用されるので、一部の故障に
より大規模メモリ（例、ウェーハスケールメモリ）全体
が使用不能に陥ることがなくなる。また、欠陥ブロック
の切り離しに伴い無駄にされる正常ブロックの数が少な
くなる。

【図面の簡単な説明】

【図１】 本発明におけるメモリの基本ユニットを示す
図

【図２】 本発明が適用されたウェーハを示す図

【図３】 本発明で採用するメモリ部の冗長構成例を示
す図

【図４】 ＲＡＭを示す図

【図５】 メモリの基本ユニットにおける誤り訂正符号
の適用例

【図６】 アドレス分散切換制御回路

【図７】 アドレス分散切換を行おうとしているＲＡＭ
を示す図

【図８】 アドレス分散切換のしくみを説明する図

【図９】 従来技術による大規模メモリの構成方法の１
例を示す図

【図１０】 従来のメモリの基本ユニットを示す図

【図１１】 従来技術による大規模メモリの他の構成手
法を示す図

【図１２】 従来のメモリ部の基本構成を示す図

【図１３】 本発明のメモリの基本ユニットとＳＥＣ−
ＤＥＤ符号の符号器／復号器との接続を示す図

【符号の説明】

１…ウェーハ、２…メモリ部、３…ループ部、４…制御
部、４−１…入出力制御回路、４−２…冗長構成切換回
路、４−３…テスト制御回路、７，７−１，７−２…シ
フトレジスタ、８…入出力端子、９，９−１，９−２，
９−３，９−Ｎ…フリップフロップ、１０，１０−１，
１０−２，１０−Ｎ…ゲート、１１，１１−１，１１−
２…チップ群、１２，１２−１，１２−２，１２−３，
１２−Ｎ…チップ、１３−１，１３−Ｋ…グループ、１
３Ｙ…予備グループ、１４…ＲＡＭ、１５…ブロック、
１６…欠陥ブロック、１７，１８…ワード長ブロック群

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 大規模メモリをＫ−ｏｕｔ−ｏｆ−（Ｋ
   ＋１）冗長構成とされた複数のメモリグループで構成
   し、単一のメモリグループは複数のチップと各チップへ
   の入出力を行う冗長構成とされたループ構成のシフトレ
   ジスタとで構成し、該チップ内の欠陥ブロックを重み付
   けが任意に行えるアドレス分散切換により異なるアドレ
   スのブロック群に分散させた後、欠陥ブロックを予備チ
   ップのブロックで代替させることを特徴とする大規模メ
   モリ構成方法。