JPS58111200A - デ−タ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は欠陥メモリ・ロケーションを代替メモリ・ユニ
ットのメモリ・ロケーションで論理的に置き換えるよう
にしたディジダル・データ・メモリ・システムに関し、
更に詳細にいえば、代替メモリ・ユニット内の割当てら
れる補助メモリ・口ケーションの数を最小にし且つ関連
するエラー補正システムで補正できない型のエラーなし
にメイン・メモリから読Ｉｔりうるデータ量を最大にす
るようにメイン・メモリの欠陥メモリ・ロケーションを
選択的に置き換えるようにしたメモリ・システムに関す
る。

例えば米国特許第５４５６７５４号、米国特許第３３３
１０５８号に示されるように、欠陥メモリ・ロケーショ
ンを有するメモリ・ユニットを使用可能なメモリとして
利用できるようにしたメモリ・システムが種々提案され
ている。

１つの簡単な従来の方法は欠陥を含むアドレス可能なメ
モリ・ロケーションを単にバイパススルだめのメモリ・
アドレス手段を設けるものである。

他の方法としては、メイン・メモリの欠陥ロケーション
に記憶されるデータを補助メモリに記憶するものがある
。いつ欠陥口□ケーションがアドレスされるかを識別す
るための回路が設けられ、欠陥ロケーションにデータが
入れられるときこのｆ−タは補助メモリに記憶され、欠
陥ロケーションの読取りが行なわれるとき社代わりに補
助メモリのデータが読取られる。

また、従来の技術によれば、工′ラー補正システムによ
って記憶データをエラーから保護するものがある。即ち
、データをメモリに入れるときチェック・キャラクタを
発生してデータと共に記憶し、後にデータを読取るとき
再びチェック・キャラクタを発生し、チェック・キャラ
クタを処理することによってエラーの存在、エラーの種
類及びエラーの位置を検出し、データをシステムによっ
て更に処理する前にエラーを補正できるようにするもの
である。

メモリに記憶されたデータ・ワードと関連するチェック
・キ番ヤラクタの数は用いられるＥＣＣコードの幕に依
存する。一般には、補正されるべきエラーの種類の数が
増えると、チェック・キャラクタの数も増える。□′ 勿論、チェック・ビット又はチェック・キャラクタはメ
イン・メモリ内の記憶位置を浪費しシステムのデータ記
憶効率を下げるから、最少数のチェック・ビット又はチ
ェック・キャラクタを使用するＥＣＣシステムを用いる
のが望ましい。また、欠陥ロケーションの代替として設
けられる補助記憶ロケーションの数を最少にするのが望
ましい。

更に、欠陥ロケーションを持つとしても、できるだけ多
数のメイン・メモリ・ユニットを使用して、歩留りを高
めコストを下げるのが望ましい。・従って本発明の目的
は、メイン・メモリの欠陥ロケーションに記憶できない
データを記憶するのに必要な補助メモリの容量を最小に
するようにしたメモリ・システムを提供することである
。

他の目的ハシステム・パフォーマンスに影響を与えるこ
となくメイン・メモリの欠陥ロケーションを論理的に置
換するメモリ・システムを提供することである。

本発明は、補正できないエラーを持つ欠陥ロケ・　　−
ジョンからのデータ・ワードの読取シを回避するように
、メイン・メモリのどの欠陥ロケーションを補助メモリ
の良好ロケーションと論理的に置換するかを選択的に制
御するための手段を設けることによって、メイン・メモ
リの欠陥ロケーションの数及び位置に応じてメモリ・シ
ステムを最適化できるようにした、欠陥ロケーションを
有するメイン・メモリ・を用いたメモリ・システムを提
供するものである。

次に図面を参照して本発明の良好な実施例を説明する。

第１図は本発明によるメモリ・システムを実施したデー
タ処理システムのブロック図であり、ホスト・データ処
理装置（ＣＰＵ）１０、メイン・メモリ１１．２次メモ
リ１３を有する。メモリ入力データ・バス１４はＣＰＵ
１０から２次メモリＳシ、を介してメイン・メモリ１１
へ延び、人毛り出力データ・バス１５はメイン・メモリ
１１から２次メモリ１３を介してＣＰＵ１０へ延び、ア
ドレス・バス２０はＣＰＵｌ０から２次メモリ１３、メ
イン・メモリ１１へ延び、制御バス２１はＣＰＵ１０か
ら２次メモリ１３へ延びてこれに制御データを与える。

入力バス１４と出力バス１５にはエラー補正システム（
ＥＣＣシステム）２２が組合わされ、ＣＰＵ１０とメイ
、ン・メモリ１１との間で転送される各データ・ワード
毎にエラー補正用チェック・キャラクタを発生するよう
に働く。ＥＣＣシステム２２は欠陥メモリ・ロケーショ
ン又は何らかの正当な技術的理由のために生じるランダ
ム・エラーの結果として生じる所定の型のエラーを補正
する。

本発明の実施例は第２図に示されるように、１２８個の
データ・ピット位置及び１６個のチェック・ピット位置
（ＦＣＣ）の計１４４個のピット位置を有するデータ・
ワードを用いる。データ・バス１４．１５は１４４ビツ
ト幅であるものとするっまた、メイン・メモリ１１は６
４２Ｋ（Ｋ＝１０２４）のデータ・ワードを記憶するも
のとする。

メイン・メモリ１１は第１人図に示されるように、夫々
６４にビットのメモリ・セルを含むチップを１４４ビツ
ト・ワードの各ビット位置毎に６４個配列したアレイか
らなる。メイン・メモリは従って１４４ビツトのデータ
・ワードを６４２に個記憶する。アドレス・バス２０は
６４２ＫＱワード・ロケーションの１つを指定する゛た
め２２ビツト幅である。メイン・メモリは種々のパター
ンのエラーを持ちやすく、そのいくつかが第５Ａ図〜第
５Ｃ図に示されている。第３Ａ図はビット位置２７と関
連する１つの６４にビット・チップ３の全部が欠陥の場
合、第３Ｂ図はピット位置２５．２７と関連する２つの
チップ１．６が欠陥を有しチップ１では１〜２５６のビ
ット・セル・ロケーションに欠陥がある場合、第３Ｃ図
は更にピット位置２８と関連するチップ４０ビツト・セ
ル・ロケーション６．４．２５７〜５１２に欠陥を持つ
場合である。

第４図の破線で囲まれた部分２９は置換ユニットとも呼
ばれる３６個の同じ代替データ・メモリ・セクションの
うちの１つである。即ち、置換ユニット２９は１４４ビ
ツト・データ・ワードの４ビツト毎に１つずつ設けられ
る。各セクションは２つの代替メモリ３１．３２を有す
る。ＣＰＵ１０からのメモリ入力バス１４の４本の線と
代替７モリ３１．５２との間に入カマルチプレクサ即ち
書込みマルチプレクサ５３が配置され、メイン・メモリ
５０及び代替メモリ３１．３２の出力とＣＰＵ１０への
メモリ出力バス１５の４本の線トの間に出力マルチプレ
クサ３４が接続されている。

アドレス・バス２０はメイン・メモリ３ｏ及び選択制御
ユニット３６に接続される。選択制御ユニット６６はＣ
ＰＵ１０から制御バス２１を受取る。

選択制御ユニット３６の出力制御線３９Ａ−３９Ｄは代
替メモリ３１．３２及びマルチプレクサッ３．３４へ延
びている。選択制御ユニット３６はメイン・メモリ３０
の欠陥ビット・セルを置換するように代替メモリ・ユニ
ット３１．３２のメモリ・ロケーションをアドレスする
ように働く。

１４４ビツトよりなるデータ・ワードは、各ビットが欠
陥依存性のない形で、即ち１４４個の６４にビット・チ
ップの異なるチップに１ビツトずつ記憶される。従って
、仮に１つの６４にビット・チップが完全に動作しない
としても、６４に個のワードの各ワードの１ビツトが影
響受けるだけであり、との欠陥チップは代替メモリ３１
又は３２の別の６４にチップでそっくり置換しうる。

このような構成の場合、２２ビツト・アドレスのうちの
１６ビツトは各チップに与えられ、各チップ上の同じビ
ット・セルを選択するように働く。

説明のためチップが２５６行Ｘ　２５６　列のマトリク
スからなるものとすると、８ビツト・バイトで２５６行
の１つ、別の８ビツト・バイトで２５６列の１つを指矩
すれば、１６ビツトで特定の行列の交点の１ビツト・セ
ルを選択できる。データ・ワードの各ピット位置と関連
する６４個のチップの１つを選択する汽めに残りの６ビ
ツトが用いられる。各代替データ・メモリ・セクション
２９の入力及び出力マルチプレクサ３３．３４は４ビツ
ト幅である。前に述べたように、第４図に示されるよう
な置換ユニット２９が３６個あり、従って入力バス１４
及び出力バス１５は夫々４ビツト線を含む３６２個のビ
ット線グループからなっていると考えることができる。

通常の動作では、１４４ビツト・ワードは入力バス１４
によりＣＰＵからメイン・メモリへ転送され、アドレス
・バス２０の２２ピツト・アドレスにより指定されるロ
ケーションに記憶される。

メイン・メモリ３０からのデータの転送は、アドレス・
バス２０ニ２２ビツト・アドレスを４え、１４４ビツト
を各置換ユニット２９の出力マルチプレクサ５４を介し
て出力バス１５に転送することによって達成される。

要するに、２２ピツト・アドレスの６ビツトは６４個の
チップの１つを選択するのに用いられ、残りの１６ビツ
トは選択された１４４個のテップの同じセルを実際にア
ドレスする。メイン・メモリのアドレスさレータロケー
ションカ欠陥セル・ロケーションを含まないことが示さ
れた場合は置換ユニット２９のメモリは作動されない。

次に、第５図を参照して代戎的置換について説明する。

選択制御ユニット６６（第４図）はインデックス・ユニ
ット５０（第５図）を有し、これは２つの入力アドレス
・バス５１．５２及び制御入力バス２１を有する。入力
アドレス・バス５１．５２は夫々６ビツトのバスでアリ
、アドレス・バス２０の２２ピツト・アドレスの一部か
ら得られる。インデックス・ユニット５０の機能は代替
メモリ・ユニツ）３１．３２に対するアドレスを発生す
ると共に各置換ユニット２９の動作モード又は制御モー
ドを定める制御形式の信号を各置換ユニットへ供給する
ことである。インデックス・ユニット５０はアドレス・
データの一部及び制御データを記憶できる書込み可能な
メモリよりなる。

インデックス・ユニットの大きさは種々のパラメータ例
えばメイン・メモリの大きさ、信頼性、メイン・メモリ
の欠陥の量、置換さｎるべき欠陥の大きさのようなパラ
メータに依存する。例示実施例では、置換される最小の
欠陥メモリ領域即ち置換される単位領域は１０２４ピツ
トのセル即ち１つのチップの４列のセルＣ４Ｘ２５６）
である。インデックス・ユニットは２つの４に×８ビッ
トのメモリ・モジュールよりちる。各メモリ９モジユー
ルニは１２ビツトのアドレスが与えられ、インデックス
・ユニット５０から１６ビツトの出力が発生される。イ
ンデックス・ユニット５０への入力バス５１．５２は夫
々６ビツトであり、出力は１６ビツトである。出力１６
ビツトのうちの１４ビツトは第６図に示される種々のフ
ィールドＥ−にのために用いられる。フィールドＥは後
述するように代替メモリ３１．３２に対するアドレスの
一部になる。

第５図に示される代替データ・メモリ・ユニット６１は
４つのチップ６１〜６４を有する。メモリ・ユニット３
１．５２はデータ・ワードのビット位置２５〜２８のた
めの置換を与えにビット位置２５〜２８吉関連するメイ
ン・メモリ・チップの種々の欠陥領域を置換する′のに
用いられる。

欠陥メモリ・セルのロケーションは制御信号ハス２１を
介してＣＰＵ１０からインデックス・ユニット５０に供
給されるが、後述するように、必ずしもメイン・メモリ
におけるすべての欠陥セル・ロケーションを含まない。

インデックス・ユニット５０には代替データ・メモリ・
ユニット３１．６２に予備領域が設けられているメイン
・メモリ６０内の欠陥セルに関する情報のみが記憶され
る。

メイン・メモリの非欠陥セルと関連するインデックス・
ユニット５０内のメモリ・ロケーションにもＣＰＵから
データが供給されるが、このデータハ非欠陥ロケーショ
ンがアドレスされたとき置換ユニットを動作させないよ
うにする。本発明の基本的概念によれば１．メイン・メ
モリのいくつかの欠陥メモリ・ロケ、−ジョンは代替メ
モリ・ユニット３１．３２の対応ロケーションによって
置換されない。　　　　　　１その理由は、置換されな
い欠陥セルから読取られるデータの妥当性をＥＣＣシス
テムによって保証するからである。どのセルが置換され
るべきであるかの選択は、ＥＣＣシステムのエラー補正
能力、記憶されるデータの性質、データ・ワードに生じ
るランダム・エラーの確率、ホスト・システムに供給さ
れる補正不可能なエラー又は検出されないエラーの重大
性、及び各データ・ワード・ロケーションの欠陥分布パ
ターンの分析を用いる論理演算に基づいてＣＰＵ内で行
なわれる。

インデックス・ユニットに記憶されるデータは、メモリ
・チェックを行ない欠陥セルを識別するようにプログラ
ムされたＣＰＵによって供給される。

欠陥は製造時のエラー又はその後現場で生じるエラーの
結果として生じる。

例示実施例の場合メモリ・アドレス・バスは２２本の線
からなり、メイン・メモリの６４２にの１４４ピツト・
セルの１つをアドレスできる。しかし置換されるべき最
小領域は１０４８ビツト・セルよりなる４列であるから
、各置換ユニット２９のインデックス・ユニット５０へ
のアドレスは１２ピツト幅でよい。

説明のため、データ・ワードの１４４個のビット位置が
１２８個のデータ・ビット位置及び１６個のＥＣＣチェ
ック・ビット位置を含み、ＥＣＣシステムが２ビツトま
でのランダム・エラー又は３ピツ）ｔでの連続するバー
スト・エラーを補正できるものとする。１つのチップの
１つの列に欠陥が生じた場合は１０２４ビツト・セル単
位で置換され、チップ全体が欠陥を持つ場合はチップ全
体が置換される必要がある。

上記の想定のもとでは、欠陥セルからの１ピツト・デー
タの補正はＥＣＣシステムによって行なわれるから、１
ビツト・セルだけの欠陥は一般に置換されない。しかし
何らかの妥当性ある技術的理由のために１ピツト・セル
が置換されるべきであるならば、その１つの欠陥セルを
含む４列のグループ全体が置換される。

要するに、選択制御ユニット３６、具体的にはインデッ
クス・ユニット５０の主要な機能はバス２０のアドレス
・データを、代替メモリ・ユニット３１．３２、及びマ
ルチプレクサ３３．３４のためのアドレス信号及びモー
ド制御信号にマツピングすることである。これが行逐わ
れる様子については次に第５図と関連して説明する。

第５図のハードウェアはインデックス・ユニット５０か
らのｎ個の入力をｎ２個の出力にデコードするように働
く４つのデコーダ・ブロック４０Ａ〜４０Ｄを有する。

更に、入力マルチプレクサ３３、メモリ・ユニット３１
の別々の予備チップ６１〜６４、及び読取シセレクタ／
出力マルチプレクサ３４も示されている。メモリ・ユニ
ット３２は第５図に示されていない。

代替メモリ・ユニット３１の各チップには１６ビツトの
アドレス・バスが接続される。各チ、ツブ６１〜６４は
６４に個のアドレス可能なメモリ・セルを有する。この
１６ピツトのアドレスはメイン・メモリ・アドレスの１
４ビツト及びインデックス・ユニット５０からのフィー
ルドＥの２ビツトによってつくられる。

ここで、アドレス・バス２０と関連する糧々のアドレス
の関係について説明する。メイン・メモリのための２２
ビツト・アドレスのうちの６ビツトはデータ・ワードの
各ビット位置と関連する６４個の別々のチップのうちの
１つを選択するために用いられることは前に述べたとお
シである。更に、８ピツトは選択されたチップの２５６
列のうちの１つを選択するのに用いられ、残シ８ピット
は選択されたチップの２５６行の１つを選択するのに用
いられ、これにより、ワードの１ビツト位置と関連する
メモリ・セグメントの１ビツト・セルが指定される。ワ
ードの残りのビット位置も同様に指定される。

フィールドＢ及びフィール２ドＣとして夫々６ビツトず
つインデックス・ユニット５０に供給される１２ピツト
・アドレスは、６４個のチップの１つを選択するために
メイン・メモリで用いられる６ビツト（フィールドＣ）
と、２５６列の１つを選択するために用いられる８ピツ
トのうちの６ビツト（フィールドＢ）とからなる。従っ
て８ビツト列アドレスのうちの６ビツトは夫々４列のビ
ット・セルよりなる６４個のグループの１つを指定する
。各グループの４列はメイン・メモリ内の１０２４個の
メモリ・セルを懺わす。インデックス・ユニット５０は
第６図に示されるように４０９６個のアドレス可能なロ
ケーションを有する。そして、データ・ワードの１ビツ
ト位置と関連する６４個のチップのうちの１つと夫々対
応する６４のグループのロケーションがある。従って各
グループは８ビツト列アドレスの６ビツトによって示さ
れる６４個の別々のアドレスを有する。チップの１列が
欠陥の場合は２５６のビット・セルが欠陥であるが、そ
の１つの欠陥列と関連する４列のグループが置換される
。換言すれば、例えば、メイン・メモリがアドレスされ
るときにアドレス・バスの６ビツトによってチップ２１
が指定されるとすると、この同じ６ビツトはフィールド
Ｃとしてインデックス・ユニット５０に印加され、６４
個のアドレス・グループのうちの１つ、即ちアドレス・
グループ２１を選択する。アドレス・グループ２１゛は
６４個のメモリ・ロケーションを有する。

メイン・メモリのための８ビツト列アドレスの上位６ビ
ツト（フィールドＢ）はアドレス・グループ２１０６４
個のメモリ・ロケーションのうちのどの１つのメモリ・
ロケーションが読取られるべきであるかを選択する。こ
のインデックス・メモリ・ロケーションに記憶された１
６ビツト・データがｆａ５図に示されるように夫々のフ
ィールドとして読取られる。２ビツトのフィールドＥは
アドレス・バス２０の１４ビツトと組合わされ、１６ビ
ツト・アドレスとして代替メモリ６１の予備チップ６１
〜６４に供給される。この１６ビツトの予備チップ・ア
ドレスはメイン・メモリ内のアドレスされたピット・セ
ルと置換される選択された予備チップのビット・セルを
指定する。

２ビツトの予備チップ・アドレスをインデックス・ユニ
シト５０から供給されるようにすることにより、マツピ
ング・プロセスに高度の融通性が得られ、従って欠陥を
持つ予備チップを使用することが可能になり、＞また合
理的に小さな寸法にされたインデックスを使用すること
が可能になる。

インデックスのメモリはメイン・メモリの１／２５６の
寸法である。

書込みマルチプレクサ６５はデコーダ４０Ａの出力に応
答してデータ・バス１４の１つの入力線を４つの予備メ
モ１ノ・チップ６１〜６４の任意のものに接続すること
、ができる。通常、入力線２５は予備チップ６１へ、入
力＃２６は予備テップ６２へ、入力線２７は予備チップ
６３へ、入力線２８は予備チップ６４へ夫々接続される
。デコーダ４０Ａはインデックス・ユニット５０の２ビ
ツトのＦフィールド出力に応答してマルチプレクサ３３
へ４つの出力を与える。入力線と予備チップの間の経路
指定は１つのビット位置が最大２５６Ｋ（４Ｘ６４Ｋ）
の予備セルを持つことができるように変えることができ
る。これはマルチプレク゛す５３による接続制御によっ
て達成される。

マルチプレクサ５５は代替メモリ・ユニット６２（図示
せず）の４つの予備チップと関連する第２組のスイッチ
（図示せず）を含む。これらのスイッチはデコーダ４０
Ｂの出力に応答する。デコーダ４０Ｂは同様に、２ビツ
トのフィールドＧを４つの出力線にデコードする。メモ
リ・ユニット３１．３２の予備チップ６１〜６４はアド
レス・バス２０の一部である読取り／書込み制御線を受
取る。フィールドＤと示されている制御線の機能はメモ
リ・ユニツ）３１．３２の予備チップの読取り及び書込
み動作を制御することである。

デコーダ４０ＣはフィールドＨの２人力及びフィールド
Ｊの１人力を受取る。フォーマット入力はデコーダ４０
Ｃが４つの予備チップ６１〜６４のうちの１つを選ぶべ
きか又は４つの予備チップのすべてがグループとして付
勢されるかを決めるフォーマット入力である。デコーダ
４０Ｄへのフィールド■は代替メモリ・ユニット３２に
関して同様の機能を与える。

フィールドにの機能は各代替メモリ・ユニット３１．３
２について更に制御を与えることである。

フィールドにの一方の線はメモリ・ユニット３１がアク
ティブかを制御し、他方の線はメモリ・ユニット５２が
アクティブかを制御する。これによれば、両方のメモリ
・ユニツ）３１．３２が選択される、いずれか一方が選
択される、両方が選択されない場合の４通りの制御が可
能である。これらのフィールドによって与えられる種々
の制御レベルにより、システムは予備セルの割当てに大
きな融、通性を持つことができる。

代替メモリ３１の読取り動作は、読取りセレクタ／出力
マルチプレクサ３４を介してメイン・メモリ又は予備メ
モリを出力バスへ選択的に接続する点を除けば、書込み
動作と同様である。読取り選択スイッチ７０Ａ〜７０Ｄ
はデコーダ４０Ｃの。

出力に応答してメイン・メモリ６０又は予備チップ６１
〜６４の出力を選択し、スイッチ７１Ａ′〜７１Ｄ′は
デコーダ４０ｉの出力に応答して出力の経路指定機能を
行なう。

次にシステムの動作を説明する。メイン・メモリの各ワ
ード・アドレスについて診断チェツクが行なわれ、いく
つかのワード・アドレスにむいて欠陥セルが認められた
ものとする。説明のため、７４才・メモリは第１Ａ図の
ように、１４４ビツト・ワードの各ビット位置に６４個
のチップを持つマトリクス状に配列され、行１〜４のチ
ップが欠陥を持つものとする。換言すれば、ワード・ア
ドレス０〜２５６Ｋ（４Ｘ６４Ｋ）が欠陥セル位置を含
み、２５６に以上のアドレスが無欠陥であるものとする
。次の説明では、最初の４行のチップの任意のビット位
置において認められた欠陥を処理するものとし、チップ
位置は行列の表示を用いて表わされる。例えばチップ１
−１は第１行にあって、１４４ビツトのデータ・ワード
のうちの第１ビット位置即ち第１ビット列にあるチップ
を示し、チップ２−１１９は第２行にあって、データ・
ワードのビット位置１１９に割当てられたチップを示す
。−例として、ホス・“）ＣＰＵにおいて打力われる診
断プログラムにより次のチップが完全に欠陥品であるこ
とが認められたものとする、即ち、チップ１−１３．１
−１４．１−７８．１−１２２．２−１５．２−７９．
３−１６．４−１６．４−１９．４−２０゜ この場合は、最初の６４にのワード・ロケーションの各
々がビット位置１３．１４．７８．１２２に欠陥を持つ
ことになる。ＥＣＣシステムは前に述べたように、２個
までの１ビツト・ランダム・エラー又は６ピツトまでの
連続するバースト・エラーしか補正できないから、１こ
れらのロケーションに記憶されるデータ・ワードはＥＣ
Ｃシステムでは補正できない可能性が高い。エラーはデ
ータ依存性を有しいくつかのワー□ドは欠陥位置のデー
タの２進値に応じて補正することも可能であるが、シス
テムはすべてのデー夕値で動作できなければならない。

従って、最初の６４にワード・ロケーションに記憶され
た任意のデータ・ワードを少なくともＥＣＣシステムで
補正できるようにするためには、ある形式の置換を行な
う必要がある。

代替メモリ３１°、３２は予備チップとして働く最大８
個のチップを有するから、メイン・メモリの残すの部分
のエラー状態に応じて種゛々のオプションの中から最適
に選択しうる。

上記の想定した例では、グループ４の代替データ・メモ
リ・セクション即ち置換ユニットに属する８個のチップ
の内の５個が置換チップ１−１６．１−１４．２−１５
．３−１６及び４−１６に割当てることができる。しか
し各列１３．１４．１５．１６の他の６５個のチップの
どれかがその全部又は１０４８セル・セクションにおい
て置換される必要がある場合は、最終割当てを行−なう
場剖この点を考慮する必要がある。しかしこの・システ
ムはすべてのチップを置換するように最初決められてい
るものとする。データは次のように各置換ユニット２９
の選択制御ユニット５６へ転送される。

メイン・メモリの第１行のチップがアドレスされる度に
、インデックス・ユニット５０のマツピング・プロセス
のため次の動作が行なわれる。列グループ即ちビット位
置グループ４の置換ユニソ・ト２９に割当てられたビッ
ト位＠１３．１４の入力バス線１４は夫々そのグループ
の代替メモリ・ユニット３１．３２の予備チップ６１に
スイッチされる必要がある。ビット位置グループ２０の
置換ユニット２９に割当てられたビット位置７８の入力
バス線１４はそのグループの代替メモリ６１の予備チッ
プ６１に接続される必要があり、グループ６１に属する
ビット位置１２２の入カッくス線はグループ３１の代替
メモリ５１の予備チップ６１に接続される必要がある。

。 各置換ユニットのインデックス・ユニット５０の最初の
６４個のアドレス可能なロケーションは第１チップ行に
割当られる。チップ全体が置換されるべきであるから、
グループ４の置換ユニットのインデックス・ユニット５
０の６４個のすべてのロケーションは、マツピング機能
を達成するためにマルチプレクサ５５．３４及び代替メ
モリ３１．３２に供給されるべき所要の制御信号を衣わ
す同じデータを含む。同様にグループ２０及び３１のイ
ンデックス・ユニット５０の６４個のスヘてのロケーシ
ョンはメイン・メモリのこれらの欠陥領域に対するマツ
ピング機能を達成するのに必要なフィールド制御信号を
表わすデータを与えられる。他のグループと関連するイ
ンデックス５０内の対応する６４個のロケーションには
、夫々の代替メモリにおいて置換が起こらないようにす
る適当な制御信号が入れられる。

第２行のチップについても同様のプロセスが行なわれる
。メイン・メモリの各チップの部分的な欠陥状態を懺わ
すデータを種々のインデックス・ユニット５０へ転送す
る場合は同様のプロセスが用いられる。

当業者には明らかなように、いくつかの異なった考え方
で制御することが可能である。例えば、ある場合は、で
きるだけ多数のメイン・メモリ欠陥ロケーションを代替
メモリ・ユニットで置換する方が好ましい場合が起りう
る。このような場合ＥＣＣシステムはランダムに生じる
エラー又は固定的に組入れられたエラーを補正する最小
限の範囲で用いられよう。

反対に、ＥＣＣシステムによるエラー補正の範囲を最大
限まで高めるならば、メイン・メモリの欠陥ロケーショ
ンの予備メモリの量を最小にしうる。

また、使用する特定の基準に依存するが、エラーのパタ
ーン及びランダム・エラー発生の確率を考慮した統計に
基づけば、補正不可能なエラーなしにメモリに最大数の
データ・ワードを転送できるような制御方式を決定しう
る。

マツピング・プロセスに大きな融通性があるから、制御
方式の最適設定によって大きな効果を達成できる。

【図面の簡単な説明】

第１図は本発明によるメモリ・システムを用いたデータ
処理システムのブロック図、第１Ａ図はメイン・メモリ
のチップ構成を示す図、第２図はデータ・ワードのフォ
ーマットを示す図、第３Ａ図、第５Ｂ図及び第３Ｃ図は
メイン・メモリの種々の欠陥パターンを示す図、第４図
は第１図のメモリ・システムのための置換ユニットのブ
ロック図、第５図は第′４図の置換ユニットの詳細図、
第６図は第５図のインデックスの内容を例示する図であ
る。 １０・・・・中央処理ユニット、１１．３０・・・・メ
イン・メモリ、１４・・・・メモリ入力バス、１５・・
・・メモリ出力バス、２０・・・・メイン・メモリ・ア
ドレス・バス、２９（第４図）・・・・置換データ・メ
モリ・セクション、３１．６２・・・・代替メモリ・ユ
ニット、５０（第５図）・・・・インデックス・ユニッ
ト。 出願人　インターナショナル・ビジネス・マシニング・
コーポレークタン代理人　弁理士　　　岡　　　１）　
　次　　　生〔外１名〕

Claims (2)

【特許請求の範囲】
1. （１）中央処理ユニットと、夫々複数個のビット位置を
   有する複数のデータ・ワードを、各ビットが欠陥依存性
   のないメモリ・セルに置かれるように記憶するメイン・
   メモリと、前記メイン・メモリから転送されるデータ・
   ワードの所定形式のエラーを補正するエラー補正装置と
   を有するデータ処理システムにして、前記メイン・メモ
   リの欠陥ビ°　ット・セルを夫々のビット位置別に置換
   するだめの置換メモリ・セクションを設け、前記メイン
   ・メモリの各データ・２ワード・メモリ・ロケーション
   の欠陥ビット・セルの分布に基づいて、前記メイン・メ
   モリの欠陥ビット・セルのうち、前記エラー補正装置に
   よって補正できるエラーの少なくとも一部を除いたエラ
   ーを生じる欠陥ビット・セルのみを前記置換メモリ・セ
   クションによって置換することを特徴とするデータ処理
   システム。
2. （２）前記゛置換メモリ・セクションは、夫々所定数の
   データ・ワード・ビット位置を含むビット位置グループ
   毎に設けられ且つ夫々関連のグループのビット位置毎に
   複数メモリ・セルのメモリ素子を有し、各置換メモリ・
   セクションはメイン・メモリ・アドレスの所定のビット
   によって、個々にアドレス可能な複数の制御データ・メ
   モリ・ロケーションを含む書込み可能なインデックスを
   有し、各インデックスは関連の置換メモリ・セクション
   と対応するビット位置グループのだめのメイン・メモリ
   領域内の選択された欠陥ビット・セルを前記メモリ素子
   の選択されたロケーションと置換するための制御データ
   を含むことを特徴とする特許請求の範囲第（１）項に記
   載のデータ処理システム。