JPS6246347A - 情報処理装置のエラ−処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕；： 本発明は情報処理装置のエラー処理方式に係り、（Ｉ特
に命令記憶部の固定エラーを救済するのに好適　　　　
　　１′！ｉ］ ′”５−“ｌｌ＆Ｌ：、［ｔ６°　　　　　　　　　　
　、１〔発明の背景〕 従来・命令記憶部０固定”９−を救済ｔ６方法　　　　
　　１・１′″５゛６°１°″′−”０°ｈｒ＆゛６°
１”（７）１１′法は命令語内に転位ビットを設け、エ
ラー発生し　　　　　　１１（、・（ た時・その命令語の内容を反転ａ＋）６ｋ＞１°転　　
　　　　：、ｌ。

値ビットを′１″とし、デコード時に転位ビットが　　
　　　　；１１″ｒ′、％ｔＬｔｆｌｌｉ内容を再反転
ａｆ″ｒ−実行ス！方法１’　　　　　　　、。

あり（例えば特開昭５０−２３９５１号）、第２　　　
　　　“〈１］ の方法は訂正可能なエラーの場合、代替記憶部に　　　
　　　１′・エラービットの訂正情報を格納し、エラー
語の実　　　　　　１゛へ５１１Ｌ。、う−、２８−エ
□１３よ、□ヮえ、　　　　　　Ｉ□１１．１ 方法であり（例えば特開昭５５−２２１４３号）、！：
）・１ 第３の方法は修正不可能な固定エラーの場合、複　　　
　　　、−。

数個のエラーアドレスレジスタ、エラーデータレジスタ
を待ち、エラー発生語のアドレスと訂正されたデータを
該レジスタに格納しておき、エラー語のアドレスを実行
しようとした時、エラー語の代りにエラーデータレジス
タ内の訂正情報を供給する方法である（例えば特開昭５
９−９０１４９号）。

しかしながら、第１の方法は命令語内に２ビット以上の
同値方向へのエラーがある場合、反転語が再エラーとな
るケースが多く、また、命令語内に転位ビットが１ビツ
ト必要な為、メモリ使用効率が悪いなどの欠点がある。

第２の方法は、代替記憶部を命令記憶部と別に持つため
、必要となるハードウェア資源が大となること、固定エ
ラーの対象がエラー訂正回路の訂正可能なエラーに限定
され、訂正不可能な工°ラーを対象としていないこと、
訂正不可能なエラーにも適用しようとした場合、複数ビ
ットのエラーを対象とする為、訂正複数ビットデータの
位置制御が複雑となり、ハードウェア資源が大となるこ
となどの欠点がある。第３の方法は、複数のエラーアド
レスレジスタ、工９−″″−″′”ｔｒａｔａａｔｙ、
”ｖ、＊４″４０　　　　ｔニアドレスと複数のエラー
アドレスレジスタの内容を常に比較しなければならない
為、これらの制御にかへるハードウェア資源が大となる
欠点がある。

〔発明の目的〕　　　　　　　　　　　　　　　　　　
　　　　Ｌ本発明の目的は、上述の従来方式の欠点に鑑
み。

命令記憶部の１ビット以上の同値方向への固定工５　’
ｉｔｆｍ＊ｆｔ′ｓ　Ｈ’）ｘ７Ｌ：＊　ｊＪ！ｋＷＥ
Ｔ’１ｆｉＥ？：Ｔ’５　　　　。

エラー処理方式を提供することにある。

、□。□、１′ 本発明は、命令記憶部内に交代記憶域を設けて該交代記
憶域に訂正情報を置くと共に、命令記憶域の固定エラー
となっている部位に対して固定エラーを回避するパター
ンを置き、該パターンで交代記憶域をアクセスして、論
理的にはエラーアドレス上で訂正命令が実行されている
ように見えるようにしたことである。

記憶素子の固定エラーには方向性があり、かつ。

複数ビットにまたがる場合には同値方向に壊れやずいと
いう素子特性がある。この同値方向への複数ビットエラ
ーが従来方式（特に第１の方法）では救済しにくいのに
対し、本発明においては、該固定エラーを回避する方向
のビット値にそろえられた一意に決定される救済パター
ンを用意することにより完全に救済可能となる。

また、該救済パターンを命令記憶部内に設けられる交代
記憶域に格納された訂正済の命令語を再アクセスする命
令語としてデコードし、がっ、論理的には命令はエラー
アドレスで実行しているようにみえることにより、従来
方式の如くハードウェア資源を増大させることなく、本
来の命令読出し制御論理の持つ機能の範囲内での簡単な
論理追加により、エラー訂正以降は一命令サイクルの増
加のみで、実行を中断することなく固定エラーを救済で
きる。

〔発明の実施例〕

以下、本発明の一実施例を図面により詳細に説明する。

第１図は本発明の一実施例のブロック図であり。

制御記憶部（Ｃ８）１．エラー検出部２、ＣＳデータレ
ジスタ３、命令デコーダ４、命令処理部５゜え１．アウ
ヤユＩｌｉ□６．。８ア、ウユウッユ　　　　トり７．
エラー処理部８、およびセレク５１２，１　　　　　　
　１’３．１４を具備する。ｌＯはＣ８内命令記憶域、
Ｉ１１はＣ８内交代記憶域であり、ａはＣＳアドレ　　
　　　　　□ス情報、ＸはＣ８内交代記憶域１１の大き
さを決定するビット数（任意の正の整数）をあられす。

ＣＳ内命令記憶域ＩＯに格納されている命令は。

命令実行状態において、ＣＳアドレスレジスタ７　　　
　　　　□に指定されたアドレスがセレクタ目、１４を
通　　　　　　　１って制御記憶部１に与えられること
により読み出され、エラー検出部でエラー有無の検査を
受ける　　　　　　　ンと同時にＣＳデータレジスタ３
にセットされる。

エラー検出部２でエラーが検出されると、エラー処理部
８に通知され、該エラー処理部８で正しいデータ（命令
）が生成されてＣＳ内命令記憶域１０の該エラーアドレ
スに再書込みされる。この再　　　　　　　ン書込みさ
れた命令を読み出し、再びエラーが検出されると、エラ
ー処理部８では再び正しいデータを生成してＣ８内命令
記憶域１０の該エラーアドレスに再書込みする。この動
作を所定回数以上繰り返しても、Ｃ８ｌにおける記憶素
子の破壊等によってエラーが消滅しない場合、固定エラ
ーとみなされる。

固定エラーと判断した場合、エラー処理部８はＣＳデー
タレジスタ３に保持されているエラーデータと生成した
正しいデータを突き合せて、エラーが１ビツトの場合お
よび複数ビットでも同値方向へのエラーの場合、該エラ
ーを回避できるような救済パターンを生成しようとする
。そして、生成できなかった場合および複数ビットで異
値方向へのエラーの場合はそのまＮシステムダウンとす
る。一方、生成できた場合は、ＣＳ内命令記憶域ｌＯの
該エラーアドレスに救済パターンを再書込みし、正しい
データをＣ８内交代記憶域１１に書込む、この時、交代
記憶域１１の位置情報をＣ５ＡＲ７から得る方法とエラ
ー処理部８が自ら管理し救済語内に書き込んでおく方法
の２つが考えられる。

次に、Ｃ８内命令記憶域ｌＯの当該エラーアト　　　　
　１１′□：１１１１ル スが読み出されると、その救済パターンにより　　　　
　　１・１．１、う−ゆ、お２１．よ、う−７、□、ｆ
、、イ　　　・１パターンはＣＳデータレジスタ３にセ
ットされる。

命令デコーダ４で該救済パターンがデコードされると、
命令処理部５は起動されず、交代域アクセ８．Ｐ＊□６
７、ヤ２８．．わ６．え、イアウヤ８や　　　ト、：：
表示子６がセットされると、ＣＳアドレスレジス９７（
１）更新、よ禁止あわ、ヤ、、、１１□が。８アト　　
　　　１．：１、、、、、□７．．ア、つ、□□２ヶ５
、ヶ　　　し□・□意に設定されるリテラル値をＣＳア
ドレス情報　　　　　　　１１ｉ□・：′１ の上位ビット部として出力する。このリテラル値　　　
　　　：１（：１１： はＣ８Ｉ内の交代記憶域１の場所を示すものであ　　　
　　　・、：するが、第１図では０″′としている。Ｃ
Ｓアドレス　　　　　　”′：：：・ 情報ａの下位ビット部には、ＣＳアドレスレジス　　　
　　　、；、７（７）？ｌ；□ｅｙｈｈ＜お。よ、８カ
あゎａ、ｓ：　　　　１１□・・、・□ ｔｔｔｔｃｓ内交１記憶域″１情報″０８び１７　Ｘ　
　　　　　ｊ、１″３タフから得る場合であるが・該位
置情報を　　　　　　、４：救済語内に書き込んでおく
場合には、Ｃ８びし　　　　　１′’ニスレジスタ７の
対応するビットはセレクタ１３に　　　　　　１よって
ブロックされ、ＣＳデータレジスタ３の対　・応するビ
ットが出力される。こうして作られたＣＳアドレス情報
ａによりＣ８内交代記憶域１１にある正しいデータがア
クセスされ、次の命令サイクルではこれが実行される。

また、このときのＣ′Ｓアドレスレジスタ７はエラーと
なった命令アドレスを保持しているので、論理的には該
エラーアドレスで正しい命令を実行していることになり
。

条件分岐命令での分岐アドレスに制限があるような命令
体系においても問題は生じない。

第２図は固定エラー救済処理がなされた以降。

当該エラーアドレス（Ａａｄｒ）を実行したときのタイ
ミングチャートであり、　”ａｉｔ　Ａ”は救済パター
ン、”ａｌｔ　Ａａｄｒ”はＣＳ内交代記憶域の位置情
報を示している。

第３図にＣＳ内交代記憶域１１の位置情報をＣ３ＡＲ７
から得るケースと救済語内に持つケースとの救済パター
ンを示す。なお、パリティは奇数パリティとしている。

Ｃ３ＡＲ７から得るケースでは、デコード領域を最大限
にとれるため、命令体系に与える制限を少くできるが、
同じ交代位置　　　　　　１′となるアドレスで固定エ
ラーが２重に発生した場　　　　　　１：′１合に対処
できない。一方、救済語内に持つケース　　　　　　′
：。

アＬｔ、ｆ。−、ケイ７、工あゎうぇゎ、□□　　　□
：１１１１３ヶえ□□＊　ｌ！’　＜　ｆｔ　６　ｈ、
わ、１３□。。　　　□、１□１：′１１ さが許す限りの固定エラーを救済することができ　　　
　　　ｊｌ・１：： る。このとき位置情報（ＡＬＴＮＯ）のエリアに　　　
　　　□、′□・、１′ １：・□ １′ｉ！”９−”＜ｂ＊＝、　：ｊ１４１″Ｍ！！’ｒ
！！（ｅ！！”　　　（・、１ｆｆｉ’ｊｔ＊’Ａ（ｔ
ＪＬ：Ｉ１１！！４Ｃ＞６３・　　　　　　　　　　１
：１１なお、第１図の実施例において、エラー処理部　
　　　　：：′１１、・： ８が正しいデータを得る方法には既知のＥＣＣ訂　　　
　　　１″１工。−８１，よ、、、、よ、Ａ−）、７２
カよ−、あ、い　　　ト１：１：１・ ′ｉ″、５ａｔｉ＊１ｉｉｓ”：　ｔｏ　６　Ｍ　＊　
＋　ｆ　ｊｌ　ｔｔ　＊Ｐａ　ｔ　４　　　１．。

方法等が考えられる。

〔発明の効果〕　　　　　　　　　　　　　　　　　　
　　　１本発明によれば、命令記憶部における１ビツト
以上の同値方向への固定的−ラーを簡単化な付加　　　
　　　□”□回路で救済可能となる。また、記憶素子の
構造的　　　　　１′な要因から固定エラーが発生する
ときは同値方向へのバーストエラーがアドレス線から見
て一定距離を置いて連続的に発生することが多い（記憶
素子の行Ｘ列構造に起因する）ので、本発明は素子特性
にもよく合致した方式であることが言え、従来方式より
も安いコストで情報処理装置の信頼性を向上させること
ができる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図において固定エラー救済処理がなされた以降の該当エ
ラーアドレスを実行したときのタイミングチャート、第
３図は本実施例で考えられる各ケースでの固定エラー救
済パターンを示す図である。 ■・・・制御記憶部、　２・・・エラー検出部、３・・
・制御記憶データレジスタ、　４・・・命令デコーダ、
　５・・・命令処理部、　６・・・交代域アクセス中表
示子、７・・・制御記憶アドレスレジスタ、８・・・エ
ラー処理部、　　ｌＯ・・・制御記憶的命令記憶域、　
　　１１・・・制御記憶内交代記憶域。 第　　１　　　図　　　　　　　　　　　　　　　［；
う

Claims (1)

【特許請求の範囲】
1. （１）命令を格納する命令記憶部、前記命令記憶部から
   読み出された命令を実行する命令処理部、前記命令処理
   記憶部から読み出された命令のエラーを検出するエラー
   検出部、前記エラー検出部でエラーが検出されると正し
   い命令を生成して前記命令記憶部に再書込みするエラー
   処理部を具備する情報処理装置において、前記命令記憶
   部内に交代記憶域を設け、前記再書込みした命令を読み
   出し前記エラー検出部で再びエラー検出して固定エラー
   となるかどうか判定し、固定エラーの場合、前記エラー
   処理部により生成された正しい命令を前記交代記憶域に
   格納すると共に、命令記憶部内の固定エラーの検出され
   たアドレスには該固定エラーを回避する救済パターンを
   書込み、前記救済パターンを読み出して前記命令処理部
   がデコードすると、前記交代記憶域に格納されている正
   しい命令を読み出して実行することを特徴とするエラー
   処理方式。