JPS62118443A - 情報処理装置における記憶障害回避方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ストアドブログラム型の情報処理装置におけ
る記憶障害対策に関し、特に、命令記憶領域に生じた固
定的な障害の回避に関する。

〔発明の背景〕

命令記憶領域に生じた固定的な障害を回避する従来技術
の一つが、特開昭５０−２３９５１号に記載されている
。これは、各命令語内に転位ビットを設け、固定エラー
が発生したアドレスには命令語を反転して書込み、胱出
しだ命令語の転位ビットが１′°ならば、その命令語を
反転した後に実行するものである。しかしながら、この
方法は、複数のピット位置に生じる障害に対する回避能
力がかなり限られている。例えば、ビット値を１″に固
定する障害又は“０″に固定する障害が、“１″である
べきビット位置と“０″であるべきピット位置の双方で
同時に生じると、この方法では救済することができない
。そして、実際には、このような同方向のバーストエラ
ーを生じる障害が非常に多いのである。その上、各命令
語に転位ビットが必要であるから、メモリの使用効率が
悪い。

また、特開昭５９−９０１４９号に記載された従来技術
は、複数対のエラーアドレスレジスタとエラーデータレ
ジスタを設け、あるアドレスで固定エラーが発生すると
、そのアドレスとそこに記憶されるべき命令とを、空い
ているエラーアドレスレジスタとエラーデータレジスタ
の対に格納する。

その後、エラーアドレスレジスタの内容と一致するアド
レスからの命令読出しが行なわれようとすると、それは
、当該レジスタ対へのアクセスで置換され、対応するエ
ラーデータレジスタの内容が読出される。この方法には
、エラーの形式に制限が無い。しかし、この方法は、多
数のレジスタ対を必要とするばかりでなく、命令が読出
されるたびにそのアドレスを多数のエラーアドレスレジ
スタの内容と比較するだめのハードウェアが必要である
。特に、速度の低下を防ぐためには、この比較を全エラ
ーアドレスレジスタに対して並列に実行する必要があり
、その為に要するハードウェア量は相当なものになる。

〔発明の目的〕

本発明の目的は、命令記憶領域におけるバースト障害を
含む広い範囲の固定的障害に対する高い回避能力を、比
較的少量のハードウェアで獲得することにある。

〔発明の概要〕

本発明は、記憶装置から読出された命令に固定エラーが
発見された時Ｋ、記憶装置の代替領域内のあるアドレス
とそのアドレスの命令の実行とを指定する命令として解
読・実行される救済パターンを、固定エラーの影響を受
けないビットパターンを選択して生成し、この救済パタ
ーンをエラーのあったアドレスに書込むとともに、代替
領域内の前記アドレスに正しい命令を書き込む。この正
しい命令は、エラー訂正機構、又はプログラムの複製を
保持する補助記憶装置から得ることができる。

エラーのあったアドレスに書込むべき救済パターン中の
アドレス指定情報は、代替領域内の空いているアドレス
から固定エラーに影響されないビットパターンを持つも
のを選択することによって、生成することができる。ま
た、その演算指定情報は、予め定めたビットパターン群
の中からエラーに影響されないものを選択することによ
って、生成することができる。

〔発明の実施例〕

第１図は、本発明が適用された情報処理装置において、
本発明に関係する部分の一例を示す。制御記憶部（Ｃ８
）１は、命令記憶領域１０と代替領域１１からなる。Ｃ
８１から読出された命令は、エラー検出部（ＣＨＫ）２
によってエラーの有無が調べられるとともに、ＣＳデー
タレジスタ（Ｃ８ＤＲ）３にセットされる。Ｃ３ＤＲ，
３にセットされた命令は、命令実行部（ＥＸＥＣ）４に
よって解読され、そして実行される。エラー処理部（Ｅ
ＰＲＯＣ）５は、後述するようにして障害回避処理を行
うユニットであって、本実施例においては、それ自身の
プログラムにより制預１１されるフ。

ロセノザである。ＣＳアドレスレジスタ（ｃＳＡ、Ｔ’
Ｌ）６はＣ８１のアドレスを指定１−１その内容は、通
常、Ｃ８Ｉへのアクセスのたびに、インクリメンタ３０
によりインクリメントされる。セレクタ２０〜２２の機
能は、以下の説明を通じて明らかになる。

始めに、前記の機構による障害回避処理の概略を説明す
る。命令記憶領域１０から読出された命令にエラーのあ
ることがＣＨＫ　２により検出されると、ＥＸＥＣ４に
よるその命令の実行とＣ８、■６のインクリメントは抑
止され、そして、　ＥＰＲ，ＯＣ５にエラーの発生が通
知される。ＥＰＲＯＣ５は、エラーの発生の通知を受け
ると、図示されていない補助記憶装置から正しい命令を
読出して、エラーの生じたアドレスに書込む。エラーの
生じたアドレスは、インクリメントが抑止されたＣ８Ａ
ＩＩ、６に保持されている。次いで、いｉｌ＋込まれた
命令が読出されて、正しい命令と比較され、不一致であ
れば、そのアドレスには固定的な障害（例えば、記憶素
子の破損、断線など）が発生したとみなされる。そこで
、ＥＰＲＯＣ５は、発生した障害の影響を受けないよう
な救済パターンを生成しようと試み、成功した場合には
、生成された救済パターンをエラーの生じたアドレスに
書込むとともに、その救済パターンに対応する代替領域
１１内のアドレスに、正しい命令を書込む。エラーの生
じた命令記憶領域１０内のアドレスに書込まれた救済パ
ターンは、代替領域１１内に書込まれた正しい命令を読
出して実行することを指示する命令として、ＥＸＥＣ４
により解釈される。

第２図は１本実施例で生成される救済パターンを示す。

救済パターンは、本実施例における通常の命令と同様に
、２バイトからなる。第１バイトは救済パターン識別コ
ードであり、いくつかの特殊なビットパターンがそのた
めに予め用意される。

本実施例においては、図示のように、次の３種のコード
（パリティビットＰＩを含む）が用意される。

”１１１１　１１１１　１” ”００００　　００００　　１” ”００００　　０００１　　０” 第１のコードは、“１″方向のバーストエラーを生じる
障害に対して有効であり、第２のコードは、ＩＩ　Ｏ＋
１方向のバースＩ・エラーを生じる障害に対して有効で
ある。第３のコードは、パリティビットがパ０”になる
ように、第２のコードを修正したものである。生じ易い
障害の型式に応じて、前記のビットパターンを修正し、
あるいは他のビットパターンを追加することができる。

この救済パターン識別コード（以下ＩＤコードと略記す
る）は、代替領域１１への一種の分岐命令（以下ＪＭＰ
Ｘ命令と略記する）として、ＥＸＥＣ４により解釈され
る。

第２バイトは、代替領域１１内部におけるアドレスを指
定する。Ｐ２はパリティビットである。

通常の分岐命令（以下Ｊ　Ｍ　ＩＦ命令と略記する）は
。

第３図Ａに示されるように、アドレスフィールドとして
、第１バイトの下位４ビツトと第２バイトとを使用する
。しかし、代替領域１１には、アトレス値の上位４ビツ
トが“’　１１１１　”であるような領域が割当てられ
ており、ＪＭＰＸ命令の分岐先アドレスの上位４ビツト
には、その実行時に、次に述べる機構により、固定値”
’　１１１１　”が自動的に付与される。

ＪＭＰ命令とＪＭＰＸ命令の実行機構は、次のとおりで
ある。第１図において、信号＼ば、通常状態において“
°０′″に維持され、その結果、セレクタ２２は、命令
アドレスとしてＣ８ＡＲ，６の出力ｇを選択する。Ｅ　
Ｘ　Ｅ’　Ｃ４の出力信号ａ、ｂについては、非分岐系
命令が解読されるとａ及びｂハ共にｔｔ　Ｏ＋ｙになり
、ＪＭＰ命令が解読されるとａが°゛０″でｂがＩＩ　
■＋７になり、ＪＭＰＸ命令が解読されるとａ及びｂが
共に１″′になる。非分岐系命令の実行時には、セレク
タ２ｏは、１１０　＋３の信号すに応答して、インクリ
メンタ３ｏの出力ｄを選択する。その結果、ＣＳ　ＡＲ
６の内容がインクリメントされて戻され、Ｃ８Ｉの相次
ぐアドレスの命令が順次読出される。ＪＭＰ命令及びＪ
ＭＰＸ命令の場合には、信号すが１′″であり、これに
応じて、セレクタ２０ば、セレクタ２１の出力と命令の
第２バイトＪを選択する。セレクタ２１の出力は、ＪＭ
Ｐ命令、すなわち信号ａが“０′″のときには、アドレ
スの上位４ビツト（命令の第１バイトの下位４ビツト）
ｉであり、ＪＭＰＸ命令、すなわち信号；１が１″のと
きには、固定値”　１１１１　”である。１〜たがって
、ＪＭＰ命令が解読されると、命令のアドレスフィール
ドの内容がそのま−ｉ　ＣＳ　Ａ、　ｎ、　ａに入り。

ＪＭＰＸ命令がＭ読されると、代替領域１１内で命令の
第２バイトが示すアドレスがＣ８Ａ几６に入る。Ｃ８Ａ
几６の出力ｇ　Ｉｒ、ｌ　、次に読出されるべき命令の
アドレスを指定する。このようにして、救済パターンは
代替領域への強制的な分岐動作をもたらす。

第３図は、正規命令の例として、ＪＭＰ命令とノーオペ
レーション（Ｎ　ＯＯＰ　）　命令のフォーマットを示
す。これらの命令は、後述する具体例中に用いられる。

次に、障害回避処理の詳細を説明する。その過程は、Ｃ
８１から読出された命令に生じた固定エラー（以下Ｃ８
固定エラーという）を検出するステップ■と、救済パタ
ーンの第１バイ）　（ＩＤコード）を選択するステップ
■と、救済パターンの第２バイト（代替領域内の適当な
空きアドレス）を選択するステップ■と、再開処理のた
めの第■ステップとに大別される。再開処理は、ステッ
プ■で選択された代替領域１１内のアドレスの次のアド
レスへの、正規の命令シーケンスに戻るだめの分岐命令
の書込みを含む。

（１）　　ステップ■ これは、Ｃ８固定エラーを検出するステップであり、第
４図はそのフローチャートである。第１図において、Ｃ
ＨＫ　２ば、Ｃ８１から読出された命令のパリティチェ
ックを行ない、エラーを検出すると、ＥＸＥＣ４による
その命令の実行とＣＳ　ＡＲ６のインクリメントを抑止
するとともに、信号線Ｃを介してＥＰＲＯＣ５にそれを
通知する。

この通知はＥＰＲ，ＱＣ５への割込みを生じる。

ＥＰＲＯＣ５ば、割込原因を分析して（４１）、読出さ
れた命令に生じたエラー（ＣＳエラー）が検出されたこ
とを知ると、ＣＳ　Ａ、　ＴＩ、　６の出力ｇ（エラー
の生じたアドレス）を取込み（４２）、そして、この取
込まれたアドレスに対応する補助記憶装置の位置からデ
ータ（正しい命令）を索出する（４３）。この補助記憶
装置は、図示されていないが、プログラムを保持し、命
令記憶領域１０内の命令群はここからコピーされたもの
である。

この正しい命令は、信号線ｅを杼て、エラーの生じたア
ドレス（以下エラーアドレスと呼び、とれはＣ８Ａ几６
に保存されている）に書込まれ（４４）、直ちに読出さ
れて、信号線ｆを経て。

ＥＰＲＯＣ５内のワークレジスタ（ＷＯＲ，Ｋ）に入れ
られる（４５）。ＥＰＦｔＯＣ５は、ワークレジスタに
読出された命令と正しい命令を、パリティピットも含め
て比較しく　４．６　）　、一致すれば、一時的なエラ
ーと判断して障害回避処理を終了する。

しかし、不一致ならば、Ｃ８の固定的障害に起因するＣ
８固定エラーが生じたと判断される。

（２）ステップ■ これは、救済パター／の第１バイト、すなわちＩＤコー
ドを、第２図に示された３種のパターンから選択するス
テップであり、その過程は第５図のフローチャートの上
半部に示されている。ステップＩにおいてＣ８固定エラ
ーが生じたと判断されると、まず、ＩＤコード ”１１１１　１１１１　１” がエラーアドレスの第１バイト位置に書込まれ（５１）
、直ちにワークレジスタに読出されて（５２）、原コー
ドと比較される（５３）。一致すれば、このコードのビ
ットハターンは、発生したＣ８固定エラーの影響を受け
ない。すなわち、このＣ８固定エラーは、たとえこのフ
ィールドにあったとしても、（ｔ　１１Ｆ方向のエラー
に限られている。したがって、このＩＤコードの採用が
決定されて、次のステップに進む。

しかし、処理５３の比較の結果が不一致ならば、このパ
ターンは発生したＣ８固定エラーに影響されるものであ
る。すなわち、このＣ８固定エラーは、このフィールド
におけるＩＩ　Ｏ１１方向のエラーを含む。したがって
、このコードに１採用できない。

そこで、読出された命令のパリティビットが調べられ（
５４，）　、それが′１′′ならば、次のＩＤコード ”００００　００００　　］” “’００００　０００１　０” きなければ、システムダウンが決定される。

（３）ステップ■ これは、救済パターンの第２バイト、すなわちＣ８固定
エラーに影響されないビットパターンを持つアドレスを
、代替領域１１内の空きアドレスから索出するステップ
であり、その過程は第５図の下半部に示されている。代
替領域内の空きアドレスは、ＥＰＲＯＣ５によって管理
され、救済パターンの生成のために順次テストされる（
５５）。

才ず、最初の候補アドレス値の下位１バイトがエラーア
ドレスの第２バイト位置に書込まれ（５６）、直ちにワ
ークレジスタに読出されて（５７）、原ピットパターン
と比較される（５８）。一致すれば、この空きアドレス
のビットパターンは発生したＣ８固定エラーに影響され
ない。したがって、このアドレスが採用されて、次のス
テップに進む。

しかし、不一致ならば、他の空きアドレスが同様に試み
られる。全空きアドレス中に採用できるものがなければ
、システムダウンが決定される。

（４）　　ステップ■ これは、正規の動作シーケンスに復帰するだめのステッ
プであり、その過程は第６図に示されている。このステ
ップは、決定された救済パターンのエラーアドレスへの
書込みと、正しい命令の代替領域内の選択されたアドレ
スへの書込みと、正規の命令シーケンスに戻るだめの分
岐命令の代替領域内における次のアドレスへの書込みと
を含む。

まず、ステップ■及び■で決定された救済パターンが、
命令記憶領域１０のエラーアドレスに書込まれる（６１
）。次に、１９円１．ＯＣ５は、ステップ■で選択され
た代替領域１１内のアドレスを信号線りに送出し、同時
に、信号線Ｓを０″に切替えて、セレクタ２２に信号線
１］を選択させ（６２）、続いて、信号線１１の指定す
るアドレス、すなわち代替領域内の選択されたアドレス
に、正しい命令を書込む（６３）。この正しい命令は、
ステップＩの処理４３で補助記憶装置から読出されてい
たものである。それから１代替領域内の次のアドレスに
ＪＭＰ命令が書込まれる（６４）。このＪＭＰ命令のア
ドレスフィールドは、命令記憶領域内のエラーアドレス
の次のアドレスにセットされる。

代替領域１１内のこれら２つのアドレスは空きアドレス
の登録から抹消され（６５）、また、信号Ｓは°０″に
戻されて（６６）、セレクタ２２はＣ８ＡＩＩ（，６の
出力ｇを選ぶように切替えられる。

それから、リスタート指示が発せられて、正規の動作シ
ーケンスが再開される。

正規の動作シーケンスにおいて、エラーアドレスの内容
が読出されると、それは救済パターンであり、ＪＭＰＸ
命令と解釈されて、その第２バイトが指定する代替領域
１１内のアドレスへの分岐が行なわれて、そこに格納さ
れていた正しい命令が実行される。次に実行される命令
は、代替領域内の次のアドレスの命令であり、それは命
令記憶領域内のエラーアドレスの次のアドレスへのＪＭ
Ｐ命令である。したがって、正規の命令シーケンスの実
行が再開される。

第７図Ａは、具体例として、Ｃ８Ｉのアドレス（１００
）において（このアドレスば１６進表現で記されており
、以下において括弧内の数字は１６進表現である）第１
パリテイピツ）ＰｉにＩＩ　ＩＩ＋ＩＩエラー（図中Ｘ
で示される）が発生した場合を示す。アドレス（ＦＯＯ
）以下の代替領域はすべて空いている。第７図Ｂに示さ
れるように、この゛°１″固定エラーに対しては、救済
パターンの第１バイトとして、ＩＤコード ”１１１１　１１１１　１” が採用され、また、第２バイトとして、代替領域の最初
の空きアドレス値（ＦＯＯ）、すなわち、“’１１１１
　　００００　　００００”の下位１バイト（パリティ
ピットを含む）”００００　００００　　］” が採用されて、これらがエラーアドレス（１００）に書
込まれる。代替領域のアドレス（Ｔｉ’０Ｏ）Ｋは、パ
リティピットを含めて正しい命令（１，０００）が書込
まれ、次のアドレス（ｌｉ’　０１　）には、エラーア
ドレスの次のアドレス（１，０］、　）へのＪＭＰ命令
（ＣＩＯＬ）が書込吐れる。

第８図は、第７図Ｂに示される状態で正規動作に戻った
後に、エラーアドレス（１００）からの命令読出しが行
なわれた場合における、Ｃ８ＡＪＩ、６とＣ８Ｄ凡３の
内容の変遷を示す。

第９図Ａは、第７図Ｂの状態において、更に、アドレス
（２００）の命令の第２バイトの２２ビット位置Ｋ“１
″固定エラーＸが発生した場合を示す。この固定エラー
に対して、救済パターンの第１バイトには、このフィー
ルドにエラーがないから、最初に試みられたコード ”１１１１　１１１１　１” が採用される。しかし、第２バイトについては、最初の
空きアドレス（ＦＯ２）と第２空きアドレス（Ｆ１ａ）
は、ソｉうｔ７）２２　ヒフ　＋−力”　Ｏ”ｆあるに
もかかわらず、固定エラーのために、２２ビットが１″
に変化してＣ８から読出され、したがって、これらは採
用できない。結局、２ｚビットがｊｌ　ＩＩ＋である最
初の空きアドレス（ＦＯ４）が採用されて、エラーアド
レス（２００）の第２バイト位置には、 ”００００　０１００　０” が書込まれる。第９図Ｂは、この結果のＣ８Ｉの内容を
示す。

他の実施例として、救済パターンのＩＤコードは、いわ
ゆるエギュゼキュート命令（アドレスフィールドで指定
されたアドレスの命令を実行して直ちに正規シーケンス
における次の命令に戻ることを指定する命令）として解
読・実行されてもよい。この実施例によれば、正規シー
ケンスに戻るだめの分岐命令を代替領域に書込む必要が
ないから、障害回避処理に要する時間が短縮され、かつ
、代替領域の所要界Ｍ：も半減する。したがって、命令
レバー１−　’Ｊ中にエギュゼキュ−１・命令を持つ情
報処理装置に対しては、この型式が推奨できる。

サービスプロセツザを備えた情報処理装置の場合には、
サービスプロ七ツザがエラー処理部（ＥＰＲ，ＱＣ５）
の機能を受持ってもよい。代りに、情報処理装置自身の
制御機構中にエラー処理部の機能を組込んでもよい。障
害回避処理期間中は命令実行部（ＥＸＥＣ４，）が休止
状態にあるから、命令実行のだめの機構を全て障害回避
処理に利用することができる。この場合、障害回避処理
用プログラムは、例えばＯ８の一部として、適当な記憶
装置（Ｃ８それ自体でもよい）に収容される。

いずれの場合にも、本発明の実現のために付加すべきハ
ードウェアは僅少である。

前述の実施例において、本発明は命令専用の制御記憶部
（Ｃ８１）に適用されたが、それは、説明を簡明にする
だめである。命令とそれ以外のデータの双方を収容する
汎用記憶装置に対しても、本発明が同様に適用しうるこ
とはいうまでもない。

汎用記憶装置に対しては１本発明は、命令フェッチザイ
クルにおいて遂行される。

まだ、正しい命令を供給する手段として、プログラムの
複製を保持する補助記憶装置の代りに、適当なエラー訂
正機構を用いてもよい。例えば。

各命令語へのパリティピットの付加に加えて、記憶装置
内において適当数（１２８，２５６等）の一群の語ごと
に検査語を挿入し、この検査語の各ビットを先行語群の
同一ビット位置に対するパリティピットとする。エラー
は、水平垂直パリティの原理により訂正することができ
る。エラー訂正コードが各命令に付加されてもよいが、
その場合は、救済パターンに対する制約が増大するおそ
れがある。

〔発明の効果〕

本発明によれば、命令記憶領域に生じた多様な固定的障
害を、小量のハードウェアの付加によって回避すること
ができる。本発明は、特に、バーストエラーを生じる障
害の回避に適している。すなわち、救済パターンの選択
によりワード内のバ−ストエラーに対処でき、捷た１代
替領域内の多数のアドレスが利用できる結果、相次ぐア
ドレスにわたるエラーに対処できる。換言すれば、ロ一
方向とカラム方向の双方におけるバーストエラーに対処
できる。

【図面の簡単な説明】

第１図は本発明の一実施例を遂行する障害回避機構のブ
ロックダイヤグラム、第２図はｌｌＦｒパターンを示す
図、第３図は正規命令のフォーマットを例示する図、第
」図ないし第６図は本発明の一実施例のフローヂャート
、第７図及び第８図は本発明による障害回避過程の一例
の模式図、第９図は本発明による障害回避過ｆ１１の他
の例の模式図である。 １・・・制御記憶部１１０・・命令記憶領域、１１・・
・代替領域、２・・・エラー検出部、３・・・制御記憶
データ（命令）レジスタ、４・・・命令実行部、５・・
・エラー処理部、６・・・制御記憶アドレスレジスタ、
４１〜４６・・・固定エラー検出ステップ、５１〜５９
・・・救済パターン選択ステップ、６１・・・救済ハタ
ーン書（ｚ３） 込ステップ、６３・・・正常命令の代替領域への書込ス
テップ。

Claims (1)

1. 【特許請求の範囲】 １、代替領域を有し一連の命令からなるプログラムを含
   む情報を保持する記憶手段と、前記一連の命令を前記記
   憶手段から逐次読出して解読・実行する手段と、前記記
   憶手段から読出された情報のエラーをチェックする手段
   と、前記命令の原形を供給する手段とを備えた情報処理
   装置において、前記エラーチェック手段が読出された命
   令に生じたエラーを検出したことに応じてそのエラーが
   固定エラーであることを判定するステップと、前記固定
   エラーに影響されないビットパターンで表わされ前記代
   替領域内のあるアドレスとそのアドレスの命令の実行と
   を指定する命令として解読・実行される救済パターンを
   選択して前記固定エラーの生じたアドレスに書込むステ
   ップと、前記固定エラーの生じた命令に対応する前記原
   形供給手段からの命令を前記救済パターンが指定する代
   替領域内のアドレスに書込むステップとを有する記憶障
   害回避方法。 ２、特許請求の範囲１において、救済パターンを選択し
   て書込む前記ステップは、前記代替領域内の空きアドレ
   スから前記固定エラーに影響されないビットパターンで
   表わされるアドレスを選択するステップと、救済パター
   ンを識別する予め定められた複数のビットパターンから
   前記固定エラーに影響されないものを選択するステップ
   とを含む記憶障害回避方法。 ３、特許請求の範囲１又は２において、前記救済パター
   ンはそれが指定する代替領域内のアドレスへの分岐命令
   として解読・実行され、前記救済パターンが指定する代
   替領域内のアドレスの次のアドレスには前記固定エラー
   の生じたアドレスの次のアドレスへの分岐命令が書込ま
   れる記憶障害回避方法。 ４、特許請求の範囲１又は２において、前記救済パター
   ンはそれが指定する代替領域内のアドレスの命令の実行
   に続いて前記固定エラーの生じたアドレスの次のアドレ
   スの命令に戻ることを指定する命令として解読・実行さ
   れる記憶障害回避方法。