JPS603219B2 - 制御メモリ・エラ−自動訂正処理方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、制御メモリ・エラー自動訂正処理方式、特に
マイクロプログラム制御のデータ処理装置において制御
メモ川こハミング・コード‘こよるエラー訂正コードを
附与してマイクロ命令のエラー自動訂正を行なわせると
共に、当該エラー自動訂正機能をもうけたことによる時
間遅れを最小限に抑え、かつ制御メモリにエラー自動訂
正コードを用いたことに関する特有の附随的な問題点を
解決した制御メモリ・エラー自動訂正処理方式に関する
ものである。

いわゆる制御メモＩＪＩこおけるエラーを自動訂正しよ
うとする考えは、一般に主記憶装置にエラー自動訂正コ
ードを用いる発想から類推される所である。

しかし、エラー自動訂正機構をもうける場合、エラーを
自動訂正した結果のマイクロ命令をデコーダによって解
読して処理を行なうこととなり、各命令実行毎に上記エ
ラー自動訂正コードに伴なう時間遅れが加わり、非現実
的なものとなる。このため、従来から制御メモ川こエラ
ー訂正コードを用いる考えは放棄され、エラー自動訂正
のために例えば水平垂直パリティ方式が採用される程度
である。該水平垂直パリティ方式とは、本明細書におい
て仮称したものであり、各マイクロ命令に夫々バイティ
・ビットを附与すると共に、１つのマイクロ命令にエラ
ーが発生した場合に当該マイクロ命令の前および／また
は後の複数個のマイクロ命令を議出して複数個のマイク
ロ命令に関してビット位置に対応して附与された垂直パ
リティ・ビットを参照して自動訂正を行なう方式と考え
てよい。本発明は、上記の点を考慮し、時間遅れを最小
限に保ちつつエラー自動訂正コードを用いたエラー自動
訂正機能を制御メモ川こ適用することを目的としている
。

即ち、制御メモリから読出されたマイクロ命令をデコー
ダによって解読する解読処理時間（１０ないし２仇ｓ）
と、エラー自動訂正コＺ一ドーこよるエラー検出までの
時間（２Ｍｓ）とがコンパラブルである点に着目し、制
御メモリにェラ自動−訂正機能をもうけかつそれに附随
して生じる問題をあわせ解決することを目的としている
。そしてそのため、本発明の制御メモリ・ェラＺ一目動
訂正処理方式はマイクロ命令が格納される制御メモリ、
該制御メモリをアクセスするアドレス・レジスタ、上記
制御メモリから謙出された議出しデータがセットされる
データ・レジスタ、および該データ・レジスタの内容を
解読するデコー２ダ群を有するマイクロプログラム制御
のデータ処理装置において、上記制御メモリに格納され
るマイクロ命令にエラー訂正コードを附与して格納する
と共に、上記データ・レジスタにセットされた内容にも
とづいてエラー検出・訂正を行なうェラ２−検出・訂正
回路部をもうけ、上記データ・レジスタの内容にもとづ
いた上記デコーダ群による命令解読処理と上記データ・
レジスタの内容にもとづいた上記エラー検出・訂正回路
部によるエラー検出処理とを時間的に並行して実行せし
めるよう構成し、上記デコーダ群からのデコーダ出力を
上記エラー検出・訂正回路部からのエラー検出信号によ
ってィンバリットを行ない、上記エラー検出・訂正回路
部によるエラー検出時に当該エラー検出・訂正回路によ
って訂正したマイクロ命令を上記データ・レジスタにセ
ットするようにしたことを主要な構成としている。以下
図面を参照しつつ説明する。図は本発明の一実施例構成
を示す。

図中の符号１は制御メモリ（ＣＳ）、２は制御メモリ・
アドレス・レジスタ（ＣＳＡＲ）、３は制御メモリ・デ
ー夕・レジス夕（ＣＳＤＲ）、４はデコーダ群であつて
データ・レジスタ３にセットされたマイクロ命令を解読
するもの、５は本発明によりもうけられるエラー検出・
訂正回路、６はエラー検出フリツブ・フロツプ、７はイ
ンバリツト信号ファン・アウト回路、８はモジュール・
アドレス・セーブ・レジスタ（ＭＡＳＶ）、９はフアン
クシヨン・ブランチ・アドレス・セーブ・レジスタ（Ｆ
ＢＲＳＶ）、１０はリターン・アドレス・レジスタ、１
１，１２・・・・・・は夫々マイクロ命令有効制御アン
ド回路、×印はゲートを表わしている。本発明の場合、
制御メモリ１に格納されるマイクロ命令に対して周知の
ハミングコード‘こよるエラー訂正コードが附与され、
該エラー訂正コードが附与された状態で制御メモリ１に
格納されている。

本発明の場合も、従来の制御メモリと同様に、例えばマ
イクロ命令が与えられること該マイクロ命令を実行する
一連のマイクロ命令を制御メモリ１から読出すべく、ア
ドレス・レジスタ２にアドレス情報がセットされる。そ
して該アドレス・レジスタ２の内容にもとづいて、制御
メモリ１からマイクロ命令がデータ・レジスタ３に読出
され、該データ・レジスタ３の内容がデコーダ群４によ
って解読されて、データ処理装置内の制御信号をつくる
ようにされる。更にマイクロ命令には一般に次アドレス
情報（ＮＥＸＴＡＤＲＳ）が含まれており、該次アドレ
ス情報がアドレス・レジスタ２に転送されて、次々とマ
イクロ命令を読出するようにされる。本発明の場合、デ
ータ・レジスタ３にセットされたマイクロ命令がデコー
ダ群４によって解読される命令解読処理と時間的に並行
して、データ・レジスタ３の内容がェェラー検出・訂正
回路５に供艶給されてエラー検出処理が進行される。

上記命令解読処理は１仇ｓないし２肌ｓ程度であり、上
記エラー検出・訂正回路５によるエラー検出処理は約２
瓜ね程度である。このことから、デコーダ群夕 ４によ
って発生された制御信号に対して、上記エラー検出・訂
正回路によるエラー検出信号によって有効性を与えるよ
うにし、時間遅れを最小限に保つようにしている。即ち
、データ・レジスタ３の内容は、エラー検０世・訂正回
路５によってエラーチェックされる。

そしてエラーが存在している場合、フリツプ・フロップ
６がセットされ、ファン・アウト回路７を介して、アン
ド回路１１，１２……にィンバリツド信号を与えるよう
にする。このため、データ・レジスタ３の内容にエラー
が存在していない場合には、約２０６経過時にアンド回
賂１ １，１ ２…・・・がオンされて、制御信号が有
効化される。そして、エラーが存在する場合に限って、
制御信号は無効化されて、エラー検出・訂正回路５によ
って訂正された結果の正しいマイクロ命令がゲートを介
してデータ・レジスタ３にセットされる。即ち、制御メ
モリ１から読出されたマイクロ命令にエラーが存在する
場合にのみ、少なくとも１サイクル分遅れが与えられる
。制御メモリに上述のェラ−自動訂正機構を採用した場
合、上述の如くデータ・レジスタ３にセットされたマイ
クロ命令に次アドレス情報が含まれていることから、こ
れに対する対策が必要となる。

即ち、データ・レジスタ３にセットされたマイクロ命令
における次アドレス情報は、次のアクセスのためにアド
レス・レジスタ２に転送され、制御メモリーに対するア
クセス処理に利用されてゆく。該処理の場合、上記エラ
ー検出・訂正回路５によるエラー検出を待つて行なうだ
けの時間的余裕がない。勿論、上記データ・レジスタ３
に謙出されたマイクロ命令にエラーを含んでいた場合、
該エラーを含んだマイクロ命令中に記述されている次ア
ドレス情報にもとづいて行なったアクセスは無効とされ
る。そして改めてエラー検出された結果の訂正済マイク
ロ命令にもとづいて次アドレス情報がセットされ、正し
い読出しが再開されることになる。しかし、アドレス・
レジスタ２に含まれるアドレス情報中のモジュール・ア
ドレス部自体にエラーが導入された形となり、上記再開
される議出しに当って、非所望なアドレス位置がアクセ
スされることが生じかねない。このため、エラーが検出
されない状態のもとで行なわれていた所のゲートＧＩを
経由する帰還ルートがオフされ、モジュール・アドレス
・セーブ・レジスタ８の内容がゲート２を介してアドレ
ス・レジスタ２に帰還されるようにされる。

なお、モジュール・アドレス・セーブ・レジスタ８は本
発明において用意されるもので、アドレス・レジスタ２
におけるモジュール・アドレス部がセーブされてゆくも
のである。このため、上記エラー検出・訂正回路５によ
ってエラーが検出された時点では、エラーを含んだマイ
クロ命令の次アドレス情報によってェラ−が導入される
前の正しいモジュール・アドレスが上記セーブ・レジス
タ８に格納されており、ゲートＧ２を介してアドレス・
レジスタ２に帰還することによって、議出し再開を正し
く行なうことが可能となる。また制御メモリに対してエ
ラー自動訂正を機構を採用した場合、分岐命令実行時に
処理の結果によって指示される分岐アドレスが、非所望
に変更されることが生ずる。

このため、処理が正常に行なわれて分岐命令が実行され
る場合に図示ゲートＧ３を介して分汁皮アドレスが供給
されるが、分岐命令が実行された直後のマイクロ命令に
おいてエラーが検出されると図示ゲートＧ４を介してフ
ァンクション・ブランチ・アドレス・セーブ・レジス夕
９の内容が供給されるようにされる。更に制御メモリに
エラー自動訂正機構を採用した場合、次の如き問題が生
じる可能性がある。

即ち、処理装置が或るサブルーチン処理を実行してリタ
ーン命令によってメイン・ルーチンにリターンする場合
、譲りターン命令が実行された直後の・マイクロ命令に
エラーが存在した場合である。この時点は、先のりター
ン命令によって用意されたりターン・アドレス情報１０
が図示ゲートＧ５を介してアドレス・レジス夕２にセッ
トされ、先に用意されたりターン・アドレス１０はクリ
ヤされている時点である。このとき、上述の如く。上記
ＩＪターンアドレスをもって制御メモリ１をアクセスし
たアクセス処理は無効とされる。したがって、上述の如
く改めて読出したアクセスを再開しようとしたとき、上
記ＩＪターン・アドレス情報が失なわれてしまうことに
なる。このため、本発明の場合、リターン命令が実行さ
れた直後にデータ・レジスタ３にセットされたマイクロ
命令にエラーが検出された場合、アドレス・レジスタ２
に対するクロックを停止し、リタ‐−ンアドレス情報を
もってアドレス・レジスタ２の内容が抹消されないよう
にする。

制御メモリにエラー自動訂正機構を採用した場合、更に
次の如き問題が生じる。

即ち制御メモリを用いたマイクロプログラム制御の場合
、割込み原因が生じると、詳細な理由は省略するが次の
処理サイクルはノー・オペレーション・サイクルとされ
、その次のサイクルにおいて割込みルーチンの先頭に位
置する命令が実行されることになる。該ノ−・オペレー
ションのサイクルにも、デー夕・レジスタ３上にマイク
ロ命令が−旦論出されてセットされるが、該マイクロ命
令は実行されないようにされるものである。このことか
ら、上記の如く割込み原因が生じた直後の上記実行され
ないマイクロ命令においてエラーが存在した場合の対策
が必要となる。

該実行されないマイクロ命令にエラーが存在したとして
、上述の如くエラー検出・訂正回路５においてエラー訂
正処理を行なおうとすると、そのための処理が面倒であ
るばかりでなくかえってエラー導入をまねきかねない。
このため、本発明の場合、上記実行されないマイクロ命
令にエラーが存在したとしても、エラー検出・訂正回路
５は該エラー発生を無視する。即ちフリップ・フロツプ
６をセットするなどの処理を行なわないようにする。こ
のようにしても、現に実行されない命令であることから
当面問題となることはない。制御メモリにエラー自動訂
正機構を採用した場合に、なお次の如き問題を考慮する
ことが望まれる。即ち、マイクロプログラム制御の場合
、マイクロ命令により例えば主記憶装置（図示せず）か
らデータをフェッチする如き場合、該命令が実行されて
デ−夕が主記憶装置から転送されてくる間にデータ処理
装置はいわゆるホールド・オフ状態となる。該ホールド
・オフ状態にある間にも、処理効率を向上するために、
上記データ・フェツチに関連しない箇所が用いられるマ
イクロ命令が制御メモリ１から読出されて実行されるこ
とがある。このようなホールド・オフ状態にある闇にお
けるマイクロ命令にエラーが発生した場合、如何なる対
策をとるかが問題となる。１つの方式は当該マイクロ命
令についても、通常の場合と同様に本発明によるヱラ−
訂正機構によってエラー訂正を行なう方式である。

しかし、上記ホールド・オフ状態中におけるマイクロ命
令をエラー訂正しようとすると、主記憶装置からデータ
が転送されてきた際にとるべき処理の同期化がきわめて
複雑となる。このため、本発明の場合、上記ホールド・
オフ状態中におけるマイクロ命令のエラーに伴なつて行
なわれるエラー訂正処理は無視される。

この場合、エラー発生のみを保持しておき、データ転送
が終了された後に対策をとればよい。以上説明した如く
、本発明によれば、時間遅れを最小限に抑えて制御メモ
リにエラー自動訂正機構を採用することが可能となる。

そして、エラー自動訂正機構を制御メモリに適用したこ
とに伴なつて生ずる各種の問題点に対する対策がとられ
ており、適正なマイクロプログラム処理を実行させるこ
とが可能となる。

【図面の簡単な説明】

図は本発明の一実施例を示す。 図中、１は制御メモリ、２はアドレス・レジスタ、３は
データ・レジスタ、４はデコーダ群、５はエラー検出・
訂正回路、８はモジュール・アドレス・セーブ・レジス
タ、９はフアンクシヨン・ブランチ・アドレス・セーブ
・レジスタ、１０はリターン・アドレスを表わす。

Claims (1)

1. 【特許請求の範囲】 １ マイクロ命令が格納される制御メモリ、該制御メモ
   リをアクセスするアドレス・レジスタ、上記制御メモリ
   から読出された読出しデータがセツトされるデータ・レ
   ジスタ、および該データ・レジスタの内容を解読するデ
   コーダ群を有するマイクロプログラム制御のデータ処理
   装置において、上記制御メモリに格納されるマイクロ命
   令にエラー訂正コードを附与して格納すると共に、上記
   データ・レジスタにセツトされた内容にもとづいてエラ
   ー検出・訂正を行なうエラー検出・訂正回路部をもうけ
   、上記データ・レジスタの内容にもとづいた上記デコー
   ダ群による命令解読処理と上記データ・レジスタの内容
   にもとづいた上記エラー検出・訂正回路部によるエラー
   検出処理とを時間的に並行して実行せしめるよう構成し
   、上記デコーダ群からのデコード出力を上記エラー検出
   ・訂正回路部からのエラー検出信号によつてインバリツ
   ドを行ない、上記エラー検出・訂正回路部によるエラー
   検出時に当該エラー検出・訂正回路部によつて訂正した
   マイクロ命令を上記データ・レジスタにセツトするよう
   にしてなり、上記アドレス・レジスタは、当該アドレス
   ・レジスタの内容中の少なくともモジユール・アドレス
   部に対応してモジユール・アドレス・セーブ・レジスタ
   をそなえると共に当該アドレス・レジスタの内容中の分
   岐アドレス部に対応してフアンクシヨン・ブランチ・ア
   ドレス・セーブ・レジスタをそなえ、上記エラー検出・
   訂正回路部によるエラー検出が行なわれた場合、上記モ
   ジユール・アドレス・セーブ・レジスタの内容および／
   または上記フアンクシヨン・ブランチ・アドレス・セー
   ブ・レジスタの内容が上記アドレス・レジスタにセツト
   されるよう構成されることを特徴とする制御メモリ・エ
   ラー自動訂正処理方式。 ２ マイクロ命令が格納される制御メモリ、該制御メモ
   リをアクセスするアドレス・レジスタ、上記制御メモリ
   から読出された読出しデータがセツトされるデータ・レ
   ジスタ、および該データ・レジスタの内容を解読するデ
   コーダ群を有するマイクロプログラム制御のデータ処理
   装置において、上記制御メモリに格納されるマイクロ命
   令にエラー訂正コードを附与して格納すると共に、上記
   データ・レジスタにセツトされた内容にもとづいてエラ
   ー検出・訂正を行なうエラー検出・訂正回路部をもうけ
   、上記データ・レジスタの内容にもとづいた上記デコー
   ダ群による命令解読処理と上記データ・レジスタの内容
   にもとづいた上記エラー検出・訂正回路部によるエラー
   検出処理とを時間的に並行して実行せしめるよう構成し
   、上記デコーダ群からのデコード出力を上記エラー検出
   ・訂正回路部からのエラー検出信号によつてインバリツ
   ドを行ない、上記エラー検出・訂正回路部によるエラー
   検出時に当該エラー検出・訂正回路部によつて訂正した
   マイクロ命令を上記データ・レジスタにセツトするよう
   にしてなり、上記アドレス・レジスタは、上記データ・
   レジスタにリターン命令がセツトされて実行された直後
   に当該データ・レジスタにセツトされた命令にエラーが
   生じていることを上記エラー検出・訂正回路部が検出し
   た場合、当該アドレス・レジスタにセツトされたリター
   ン・アドレス情報が失なわれないよう、当該アドレス・
   レジスタに対するクロツクを停止するよう構成されるこ
   とを特徴とする制御メモリ・エラー自動訂正処理方式。 ３ マイクロ命令が格納される制御メモリ、該制御メモ
   リをアクセスするアドレス・レジスタ、上記制御メモリ
   から読出された読出しデータがセツトされるデータ・レ
   ジスタ、および該データ・レジスタの内容を解読するデ
   コーダ群を有するマイクロプログラム制御のデータ処理
   装置において上記制御メモリに格納されるマイクロ命令
   にエラー訂正コードを附与して格納すると共に、上記デ
   ータ・レジスタにセツトされた内容にもとづいてエラー
   検出・訂正を行なうエラー検出・訂正回路部をもうけ、
   上記データ・レジスタの内容にもとづいた上記デコーダ
   群による命令解読処理と上記データ・レジスタの内容に
   もとづいた上記エラー検出・訂正回路部によるエラー検
   出処理とを時間的に並行して実行せしめるよう構成し、
   上記デコーダ群からのデコード出力を上記エラー検出・
   訂正回路部からのエラー検出信号によつてインバリツド
   を行ない、上記エラー検出・訂正回路部によるエラー検
   出時に当該エラー検出・訂正回路部によつて訂正したマ
   イクロ命令を上記データ・レジスタにセツトするように
   してなり、上記エラー検出・訂正回路部は、割込み発生
   直後の上記データ・レジスタにセツトされた命令に関し
   てエラーを検出した場合、該エラー検出を無視すること
   を特徴とする制御メモリ・エラー自動訂正処理方式。４
   マイクロ命令が格納される制御メモリ、該制御メモリ
   をアクセスするアドレス・レジスタ、上記制御メモリか
   ら読出された読出しデータがセツトされるデータ・レジ
   スタ、および該データ・レジスタの内容を解読するデコ
   ーダ群を有するマイクロプログラム制御のデータ処理装
   置において上記制御メモリに格納されるマイクロ命令に
   エラー訂正コードを附与して格納すると共に、上記デー
   タ・レジスタにセツトされた内容にもとづいてエラー検
   出・訂正を行なうエラー検出・訂正回路部をもうけ、上
   記データ・レジスタの内容にもとづいた上記デコーダ群
   による命令解読処理と上記データ・レジスタの内容にも
   とづいた上記エラー検出・訂正回路部によるエラー検出
   処理とを時間的に並行して実行せしめるよう構成し、上
   記デコーダ群からのデコード出力を上記エラー検出・訂
   正回路部からのエラー検出信号によつてインバリツドを
   行ない、上記エラー検出・訂正回路部によるエラー検出
   時に当該エラー検出・訂正回路部によつて訂正したマイ
   クロ命令を上記データ・レジスタにセツトするようにし
   てなり、上記エラー検出・訂正回路部は、ＣＰＵホール
   ド、オフ期間中における上記データ・レジスタにセツト
   された命令に関してエラーを検出した場合、該エラー検
   出を無視することを特徴とする制御メモリ・エラー自動
   訂正処理方式。