JPH11327940A - 命令再実行制御方式 - Google Patents
命令再実行制御方式Info
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- JPH11327940A JPH11327940A JP10155158A JP15515898A JPH11327940A JP H11327940 A JPH11327940 A JP H11327940A JP 10155158 A JP10155158 A JP 10155158A JP 15515898 A JP15515898 A JP 15515898A JP H11327940 A JPH11327940 A JP H11327940A
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Abstract
(57)【要約】
【課題】 再実行ポイントを障害が発生した命令の開始
時点、つまり先頭に統一し、命令再実行処理の簡略化を
図ることにある。 【解決手段】 命令終了時点からカレントレジスタ113
への書き込みが、全て正常に行われたことが保証される
まで、一定サイクル間待ち、当該命令処理中において障
害報告が無かった場合のみ、当該命令の完了報告及び完
了命令番号を出力する完了制御部310と、命令実行の各
サイクルごとに命令番号、レジスタ情報、レジスタ番
号、結果データをテンポラリレジスタ302に格納し、命
令完了報告及び完了命令番号に従いテンポラリレジスタ
の内容をリリースするテンポラリレジスタ部300と、障
害の無いときリリースされた情報をマスタＲＡＭ322に
格納し、障害時にはマスタＲＡＭ322のデータを全てカ
レントレジスタ113に転送するマスタＲＡＭ320を備えて
いる。
時点、つまり先頭に統一し、命令再実行処理の簡略化を
図ることにある。 【解決手段】 命令終了時点からカレントレジスタ113
への書き込みが、全て正常に行われたことが保証される
まで、一定サイクル間待ち、当該命令処理中において障
害報告が無かった場合のみ、当該命令の完了報告及び完
了命令番号を出力する完了制御部310と、命令実行の各
サイクルごとに命令番号、レジスタ情報、レジスタ番
号、結果データをテンポラリレジスタ302に格納し、命
令完了報告及び完了命令番号に従いテンポラリレジスタ
の内容をリリースするテンポラリレジスタ部300と、障
害の無いときリリースされた情報をマスタＲＡＭ322に
格納し、障害時にはマスタＲＡＭ322のデータを全てカ
レントレジスタ113に転送するマスタＲＡＭ320を備えて
いる。
Description
【０００１】
【発明の属する技術分野】本発明はパイプライン方式を
用いた情報処理装置における命令再実行制御方式に関す
る。
用いた情報処理装置における命令再実行制御方式に関す
る。
【０００２】
【従来の技術】パイプライン方式の情報処理装置では、
ある命令実行中に障害が発生しても、すぐにその命令の
処理を凍結することはできず、後続の命令が実行されて
しまうことがある。そこで、命令が実行される時に、こ
の命令により書き換わる前のレジスタの内容、汎用レジ
スタ（ＧＰＲ）、浮動小数点レジスタ（ＦＰＲ）、アク
セスレジスタ（ＡＲ）、コントロールレジスタ（Ｃ
Ｒ）、及びデータ回復情報であるリトライコードを待避
するデータスタックを設け、障害発生時にはこのデータ
スタックをポインタ制御で一定サイクル数だけ読み出
し、データスタックの内容を各レジスタに書き戻し、命
令を再実行する方式がとられている。しかし、上記従来
の方法では、一命令内で複数のレジスタ格納動作を行う
命令で障害が発生した場合、上記のように一定サイクル
数しかデータ回復をおこなえないため、その障害発生ポ
イントによっては、命令の先頭から再実行はできない。
このような場合、指定されていたリトライコードによ
り、マイクロプログラムがデータ回復処理と再実行処理
を分けている。
ある命令実行中に障害が発生しても、すぐにその命令の
処理を凍結することはできず、後続の命令が実行されて
しまうことがある。そこで、命令が実行される時に、こ
の命令により書き換わる前のレジスタの内容、汎用レジ
スタ（ＧＰＲ）、浮動小数点レジスタ（ＦＰＲ）、アク
セスレジスタ（ＡＲ）、コントロールレジスタ（Ｃ
Ｒ）、及びデータ回復情報であるリトライコードを待避
するデータスタックを設け、障害発生時にはこのデータ
スタックをポインタ制御で一定サイクル数だけ読み出
し、データスタックの内容を各レジスタに書き戻し、命
令を再実行する方式がとられている。しかし、上記従来
の方法では、一命令内で複数のレジスタ格納動作を行う
命令で障害が発生した場合、上記のように一定サイクル
数しかデータ回復をおこなえないため、その障害発生ポ
イントによっては、命令の先頭から再実行はできない。
このような場合、指定されていたリトライコードによ
り、マイクロプログラムがデータ回復処理と再実行処理
を分けている。
【０００３】
【発明が解決しようとする課題】上記従来方式の命令再
実行方法では、命令個別または命令組み合わせ（Ｅｘｅ
ｃｕｔｅ命令におけるターゲット命令）で障害発生ポイ
ントを考慮して、データ回復処理及び再実行処理をおこ
なわなければならず、多数のリトライコードが必要とな
った。また、それにあわせて、マイクロプログラムのデ
ータ回復処理及び再実行処理も必要となり、かつ処理も
複雑化し、マイクロプログラムの開発工数が増え、ま
た、命令再実行処理の検証工数が増大するという問題が
あった。また、一定サイクルだけデータの回復をおこな
う従来の方式では、障害報告タイミングによっては障害
発生命令より前の命令を再実行することがあり、これが
再実行不可能な命令だった場合、再実行不可となり、再
実行の成功率を下げてしまい、装置の信頼性を下げる要
因にもなった。
実行方法では、命令個別または命令組み合わせ（Ｅｘｅ
ｃｕｔｅ命令におけるターゲット命令）で障害発生ポイ
ントを考慮して、データ回復処理及び再実行処理をおこ
なわなければならず、多数のリトライコードが必要とな
った。また、それにあわせて、マイクロプログラムのデ
ータ回復処理及び再実行処理も必要となり、かつ処理も
複雑化し、マイクロプログラムの開発工数が増え、ま
た、命令再実行処理の検証工数が増大するという問題が
あった。また、一定サイクルだけデータの回復をおこな
う従来の方式では、障害報告タイミングによっては障害
発生命令より前の命令を再実行することがあり、これが
再実行不可能な命令だった場合、再実行不可となり、再
実行の成功率を下げてしまい、装置の信頼性を下げる要
因にもなった。
【０００４】本発明の目的は、再実行ポイントを障害が
発生した命令の開始時点、つまり先頭に統一し、命令再
実行処理の簡略化を図ることにある。
発生した命令の開始時点、つまり先頭に統一し、命令再
実行処理の簡略化を図ることにある。
【０００５】本発明の他の目的は、マイクロプログラム
による命令再実行処理の開発工数及び検証工数を大幅に
削減することにある。
による命令再実行処理の開発工数及び検証工数を大幅に
削減することにある。
【０００６】本発明のさらに他の目的は、命令を過剰に
リトライすること無く、命令リトライ率の向上を図るこ
とにある。
リトライすること無く、命令リトライ率の向上を図るこ
とにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、パイプライン方式の情報処理装置で、命
令実行中に障害が発生した場合、通常命令処理で使用す
る第一レジスタへのデータ回復をおこない、命令の再実
行をおこなう命令再実行制御方式において、命令終了時
点から、当該命令処理における演算結果の前記第一レジ
スタへの書き込みが、全て正常に行われたことが保証さ
れるまで、一定サイクル間待ち、当該命令処理中におい
て障害報告が無かった場合のみ、当該命令の命令完了報
告を出力し、障害報告があった場合は障害報告を出力す
る手段と、前記第一レジスタとは分離して、前記命令完
了報告により、当該命令処理における演算結果を格納す
るマスタＲＡＭと、前記第一レジスタとマスタＲＡＭ間
に設けられた緩衝用レジスタと、前記第一レジスタに演
算結果を書き込むと同時に前記緩衝用レジスタにも演算
結果を一時的に保持していき、前記命令完了報告をもっ
て、緩衝用レジスタからマスタＲＡＭへ演算結果を格納
する手段と、前記障害報告の出力に応じて前記マスタＲ
ＡＭ内の情報を前記第一レジスタに転送する手段を備え
るようにしている。
め、本発明は、パイプライン方式の情報処理装置で、命
令実行中に障害が発生した場合、通常命令処理で使用す
る第一レジスタへのデータ回復をおこない、命令の再実
行をおこなう命令再実行制御方式において、命令終了時
点から、当該命令処理における演算結果の前記第一レジ
スタへの書き込みが、全て正常に行われたことが保証さ
れるまで、一定サイクル間待ち、当該命令処理中におい
て障害報告が無かった場合のみ、当該命令の命令完了報
告を出力し、障害報告があった場合は障害報告を出力す
る手段と、前記第一レジスタとは分離して、前記命令完
了報告により、当該命令処理における演算結果を格納す
るマスタＲＡＭと、前記第一レジスタとマスタＲＡＭ間
に設けられた緩衝用レジスタと、前記第一レジスタに演
算結果を書き込むと同時に前記緩衝用レジスタにも演算
結果を一時的に保持していき、前記命令完了報告をもっ
て、緩衝用レジスタからマスタＲＡＭへ演算結果を格納
する手段と、前記障害報告の出力に応じて前記マスタＲ
ＡＭ内の情報を前記第一レジスタに転送する手段を備え
るようにしている。
【０００８】
【発明の実施の形態】以下、本発明を図を用いて説明す
る。図１は本発明である命令再実行制御方式の一実施例
を示したものである。命令実行に当たって、命令制御ユ
ニット（ＩＵ）１０１から当該命令番号が実行制御部１
２０に送出される。バッファ制御ユニット（ＢＵ）１０
２からはメモリデータがワークレジスタＡ（ＷＡＲ）１
１０にセットされ、カレントレジスタ部１１３からはデ
ータが（ＷＢＲ）にセットされ、演算器１１１により演
算結果がワークレジスタＣ（ＷＣＲ）１１２にセットさ
れ、通常命令処理で使用されるカレントレジスタ部１１
３に書き込まれる。カレントレジスタ部１１３への書き
込みは実行制御部１２０から送出される書き込み指示
（ＥＸＤ）及びレジスタ番号をデコーダ１１４によって
デコードした結果をもとにおこなう。カレントレジスタ
部１１３は汎用レジスタ（ＧＰＲ）、浮動小数点レジス
タ（ＦＰＲ）、アクセスレジスタ（ＡＲ）、コントロー
ルレジスタ（ＣＲ）から構成されている。
る。図１は本発明である命令再実行制御方式の一実施例
を示したものである。命令実行に当たって、命令制御ユ
ニット（ＩＵ）１０１から当該命令番号が実行制御部１
２０に送出される。バッファ制御ユニット（ＢＵ）１０
２からはメモリデータがワークレジスタＡ（ＷＡＲ）１
１０にセットされ、カレントレジスタ部１１３からはデ
ータが（ＷＢＲ）にセットされ、演算器１１１により演
算結果がワークレジスタＣ（ＷＣＲ）１１２にセットさ
れ、通常命令処理で使用されるカレントレジスタ部１１
３に書き込まれる。カレントレジスタ部１１３への書き
込みは実行制御部１２０から送出される書き込み指示
（ＥＸＤ）及びレジスタ番号をデコーダ１１４によって
デコードした結果をもとにおこなう。カレントレジスタ
部１１３は汎用レジスタ（ＧＰＲ）、浮動小数点レジス
タ（ＦＰＲ）、アクセスレジスタ（ＡＲ）、コントロー
ルレジスタ（ＣＲ）から構成されている。
【０００９】書き込み指示（ＥＸＤ）は同時に、テンポ
ラリレジスタ部３００内の入・出力制御部３０１にも送
出され、書き込み指示（ＥＸＤ）により入力ポインタを
更新するとともに、該入力ポインタの指示するテンポラ
リレジスタ３０２の位置にデータ書き込みも行う。テン
ポラリレジスタ３０２へ書き込まれるデータは、実行制
御部１２０から当該命令番号、レジスタ情報、レジスタ
番号が送出され、ＷＣＲ１１２からは演算結果が送出さ
れテンポラリレジスタ３０２へ書き込まれる。
ラリレジスタ部３００内の入・出力制御部３０１にも送
出され、書き込み指示（ＥＸＤ）により入力ポインタを
更新するとともに、該入力ポインタの指示するテンポラ
リレジスタ３０２の位置にデータ書き込みも行う。テン
ポラリレジスタ３０２へ書き込まれるデータは、実行制
御部１２０から当該命令番号、レジスタ情報、レジスタ
番号が送出され、ＷＣＲ１１２からは演算結果が送出さ
れテンポラリレジスタ３０２へ書き込まれる。
【００１０】また、実行制御部１２０からは命令終了報
告と終了命令番号及び当該命令の次命令アドレスが完了
制御部３１０に送出される。完了制御部３１０はディレ
イ回路１，２及びＡＮＤゲート３１１，ＯＲゲート３１
２、完了報告ラッチ３１３、完了命令番号ラッチ３１
４、マスタ命令アドレスレジスタ（ＭＩＡ）３１５から
構成されている。命令終了報告はディレイ回路１及びデ
ィレイ回路２によって一定サイクルディレイ後、ＡＮＤ
ゲート３１１に入力され、ＩＵからの障害報告、ＢＵか
らの障害報告及びＷＣＲのパリティチェック報告（ＰＣ
Ｋ１）、テンポラリレジスタへの入力データのパリティ
チェック報告（ＰＣＫ２）がすべて’０’、つまり当該
命令処理開始から演算結果がレジスタに格納されるまで
に障害が発生しなかったことをＡＮＤゲート３１１にて
判定し、命令完了報告ラッチ３１３に入力する。障害報
告があった場合には、命令完了報告は抑止される。
告と終了命令番号及び当該命令の次命令アドレスが完了
制御部３１０に送出される。完了制御部３１０はディレ
イ回路１，２及びＡＮＤゲート３１１，ＯＲゲート３１
２、完了報告ラッチ３１３、完了命令番号ラッチ３１
４、マスタ命令アドレスレジスタ（ＭＩＡ）３１５から
構成されている。命令終了報告はディレイ回路１及びデ
ィレイ回路２によって一定サイクルディレイ後、ＡＮＤ
ゲート３１１に入力され、ＩＵからの障害報告、ＢＵか
らの障害報告及びＷＣＲのパリティチェック報告（ＰＣ
Ｋ１）、テンポラリレジスタへの入力データのパリティ
チェック報告（ＰＣＫ２）がすべて’０’、つまり当該
命令処理開始から演算結果がレジスタに格納されるまで
に障害が発生しなかったことをＡＮＤゲート３１１にて
判定し、命令完了報告ラッチ３１３に入力する。障害報
告があった場合には、命令完了報告は抑止される。
【００１１】終了命令番号も同様にディレイ回路１及び
ディレイ回路２をへてＡＮＤゲート３１１の命令完了指
示によって、ラッチ３１４に完了命令番号を保持する。
次命令アドレスも同様に、ディレイ回路１，２で一定サ
イクルディレイされ、ＡＮＤゲート３１１の命令完了指
示によりＭＩＡレジスタ３１５に保持される。当該命令
処理中に障害報告があった場合、命令完了報告は抑止さ
れるため、ＭＩＡレジスタ３１５には、前に完了した命
令の次命令アドレス、つまり、当該命令アドレスが保持
されることになる。また、完了制御部３１０にてＩＵか
らの障害報告、ＢＵからの障害報告及びＷＣＲのパリテ
ィチェック報告（ＰＣＫ１）、テンポラリレジスタへの
入力データのパリティチェック報告（ＰＣＫ２）を受け
てＯＲゲート３１２がＯＲ信号を生成し、マスタＲＡＭ
部３２０内の回復制御部３２３に報告する。
ディレイ回路２をへてＡＮＤゲート３１１の命令完了指
示によって、ラッチ３１４に完了命令番号を保持する。
次命令アドレスも同様に、ディレイ回路１，２で一定サ
イクルディレイされ、ＡＮＤゲート３１１の命令完了指
示によりＭＩＡレジスタ３１５に保持される。当該命令
処理中に障害報告があった場合、命令完了報告は抑止さ
れるため、ＭＩＡレジスタ３１５には、前に完了した命
令の次命令アドレス、つまり、当該命令アドレスが保持
されることになる。また、完了制御部３１０にてＩＵか
らの障害報告、ＢＵからの障害報告及びＷＣＲのパリテ
ィチェック報告（ＰＣＫ１）、テンポラリレジスタへの
入力データのパリティチェック報告（ＰＣＫ２）を受け
てＯＲゲート３１２がＯＲ信号を生成し、マスタＲＡＭ
部３２０内の回復制御部３２３に報告する。
【００１２】命令完了報告及び完了命令番号はテンポラ
リレジスタ部３００内の状態制御部３０３に送出され、
テンポラリレジスタ３０２内に保持されている命令番号
と完了命令番号が一致した場合には、テンポラリレジス
タ内に保持されているレジスタ情報、レジスタ番号及び
演算結果をマスタＲＡＭ部３２０へリリースする。マス
タＲＡＭ部３２０内の入力制御部３２１はテンポラリレ
ジスタ３０２からリリースされたレジスタ情報、レジス
タ番号を用い、演算結果をマスタＲＡＭ３２２に書き込
むが、この時、演算結果データからＥＣＣ生成回路３０
４でＥＣＣを生成し、演算結果データとともにマスタＲ
ＡＭ３２２へ格納する。完了制御部３１０のＯＲゲート
３１２の出力であるＯＲ信号が障害報告として報告され
た場合、回復制御部３２３はマスタＲＡＭ３２２からＧ
ＰＲ，ＦＰＲ，ＡＲ，ＣＲの全てのデータを読み出し、
カレントレジスタ部１１３にデータ回復を行う。この
時、読み出したデータに１ビットエラーがあった場合
は、マスタＲＡＭに書き込まれているＥＣＣを用いて、
１ビット訂正をＥＣＣ訂正３２４にておこなう。
リレジスタ部３００内の状態制御部３０３に送出され、
テンポラリレジスタ３０２内に保持されている命令番号
と完了命令番号が一致した場合には、テンポラリレジス
タ内に保持されているレジスタ情報、レジスタ番号及び
演算結果をマスタＲＡＭ部３２０へリリースする。マス
タＲＡＭ部３２０内の入力制御部３２１はテンポラリレ
ジスタ３０２からリリースされたレジスタ情報、レジス
タ番号を用い、演算結果をマスタＲＡＭ３２２に書き込
むが、この時、演算結果データからＥＣＣ生成回路３０
４でＥＣＣを生成し、演算結果データとともにマスタＲ
ＡＭ３２２へ格納する。完了制御部３１０のＯＲゲート
３１２の出力であるＯＲ信号が障害報告として報告され
た場合、回復制御部３２３はマスタＲＡＭ３２２からＧ
ＰＲ，ＦＰＲ，ＡＲ，ＣＲの全てのデータを読み出し、
カレントレジスタ部１１３にデータ回復を行う。この
時、読み出したデータに１ビットエラーがあった場合
は、マスタＲＡＭに書き込まれているＥＣＣを用いて、
１ビット訂正をＥＣＣ訂正３２４にておこなう。
【００１３】図２は、上述した命令の演算処理からテン
ポラリレジスタへのデータ格納及び命令完了報告による
テンポラリレジスタからマスタＲＡＭへのリリースまで
の処理の一例をタイムチャートにより示したものであ
る。このタイムチャートは、４サイクル命令と後続で２
つの１サイクル命令を実行した場合のタイムチャートで
ある。図２に示すようにテンポラリレジスタは、一命令
あたりで使用する最大レジスタ本数（この場合４本）と
自命令処理の完了報告によるテンポラリレジスタからマ
スタＲＡＭへのリリースまでに、後続命令でテンポラリ
レジスタに書き込まれる本数（この場合２本）の合計本
数が（この場合６本）必要となる。
ポラリレジスタへのデータ格納及び命令完了報告による
テンポラリレジスタからマスタＲＡＭへのリリースまで
の処理の一例をタイムチャートにより示したものであ
る。このタイムチャートは、４サイクル命令と後続で２
つの１サイクル命令を実行した場合のタイムチャートで
ある。図２に示すようにテンポラリレジスタは、一命令
あたりで使用する最大レジスタ本数（この場合４本）と
自命令処理の完了報告によるテンポラリレジスタからマ
スタＲＡＭへのリリースまでに、後続命令でテンポラリ
レジスタに書き込まれる本数（この場合２本）の合計本
数が（この場合６本）必要となる。
【００１４】図３は、図で示すテンポラリレジスタ部３
００内の状態制御部３０３の動作を示すものである。テ
ンポラリレジスタの状態は、テンポラリレジスタ１本単
位に２ビットの識別ビット（Ｖ(バリット)ビット・Ｒ
(リリース)ビット）を状態制御部に持ち、制御する。以
下図３を用いて詳細に説明する。状態１はテンポラリレ
ジスタの初期状態、またはテンポラリレジスタ内のデー
タをマスタＲＡＭへリリースしたことによる空き状態を
示し、Ｖ／Ｒビットは’００’となる。状態２はテンポ
ラリレジスタに有効なデータが格納されていることを示
し、Ｖ／Ｒビットは’１０’となる。Ｖビットの更新及
びテンポラリレジスタへのデータのセットはレジスタ書
き込み指示（ＥＸＤ）により更新される上記した入力ポ
インタでおこなう。状態３は命令完了報告により、テン
ポラリレジスタ内に格納されているデータがマスタＲＡ
Ｍへリリース可能となったことを示し、Ｖ／Ｒビット
は’１１’となる。
００内の状態制御部３０３の動作を示すものである。テ
ンポラリレジスタの状態は、テンポラリレジスタ１本単
位に２ビットの識別ビット（Ｖ(バリット)ビット・Ｒ
(リリース)ビット）を状態制御部に持ち、制御する。以
下図３を用いて詳細に説明する。状態１はテンポラリレ
ジスタの初期状態、またはテンポラリレジスタ内のデー
タをマスタＲＡＭへリリースしたことによる空き状態を
示し、Ｖ／Ｒビットは’００’となる。状態２はテンポ
ラリレジスタに有効なデータが格納されていることを示
し、Ｖ／Ｒビットは’１０’となる。Ｖビットの更新及
びテンポラリレジスタへのデータのセットはレジスタ書
き込み指示（ＥＸＤ）により更新される上記した入力ポ
インタでおこなう。状態３は命令完了報告により、テン
ポラリレジスタ内に格納されているデータがマスタＲＡ
Ｍへリリース可能となったことを示し、Ｖ／Ｒビット
は’１１’となる。
【００１５】Ｒビットの更新は、Ｒビット更新論理３０
５によりおこなわれ、状態２にてテンポラリレジスタ内
に書き込まれている命令番号と、命令完了報告と同期し
て送出される完了命令番号の比較結果が一致し、かつ状
態２によって、Ｖビットが’１’になっている場合にＲ
ビットを’１’に更新する。上記Ｒビット更新論理は、
テンポラリレジスタ1本ずつ、全てに設けることによ
り、複数サイクル命令の実行により、同一命令番号で、
テンポラリレジスタを複数本使用した場合にも、当該完
了命令番号をもとに、複数本をＲビットを同時に’１’
にすることができる。状態３によりＶ／Ｒビットが’１
１’になったら、ＡＮＤゲート３０６によりテンポラリ
レジスタ内データのマスタＲＡＭへのリリース指示をお
こない、リリース指示送出後、状態１へ、つまりＶ／Ｒ
ビットを’００’にクリアする。また、上記リリース指
示により入出力制御部内の出力ポインタ３０７を更新し
ていき、次のテンポラリレジスタ及びＶ／Ｒビットを読
み出し、Ｖ／Ｒビットが’１１’になっているものは、
次々にマスタＲＡＭへリリースしていく。なお、入力ポ
インタの更新については図示していないが、出力ポイン
タ３０７の更新と同様にして行われる。
５によりおこなわれ、状態２にてテンポラリレジスタ内
に書き込まれている命令番号と、命令完了報告と同期し
て送出される完了命令番号の比較結果が一致し、かつ状
態２によって、Ｖビットが’１’になっている場合にＲ
ビットを’１’に更新する。上記Ｒビット更新論理は、
テンポラリレジスタ1本ずつ、全てに設けることによ
り、複数サイクル命令の実行により、同一命令番号で、
テンポラリレジスタを複数本使用した場合にも、当該完
了命令番号をもとに、複数本をＲビットを同時に’１’
にすることができる。状態３によりＶ／Ｒビットが’１
１’になったら、ＡＮＤゲート３０６によりテンポラリ
レジスタ内データのマスタＲＡＭへのリリース指示をお
こない、リリース指示送出後、状態１へ、つまりＶ／Ｒ
ビットを’００’にクリアする。また、上記リリース指
示により入出力制御部内の出力ポインタ３０７を更新し
ていき、次のテンポラリレジスタ及びＶ／Ｒビットを読
み出し、Ｖ／Ｒビットが’１１’になっているものは、
次々にマスタＲＡＭへリリースしていく。なお、入力ポ
インタの更新については図示していないが、出力ポイン
タ３０７の更新と同様にして行われる。
【００１６】図４はマスタＲＡＭ部の入力制御及びデー
タ回復制御を示すものである。入力制御部３２１はマス
タＲＡＭへの入力制御を、テンポラリレジスタ３０２か
らリリースされたレジスタ情報及びレジスタ番号及び状
態制御部３０３から送出されたリリース指示で制御す
る。レジスタ情報は図５に示すように２ビットで識別さ
れ、格納先のレジスタ種を示すものである。レジスタ番
号はレジスタ情報で示される格納先レジスタ種内のレジ
スタ番号を示すものである。レジスタ情報とレジスタ番
号はそれぞれデコーダ３３０、デコーダ３３１によって
デコードされ、マスタＲＡＭ内の格納先を示す。各デコ
ーダ３３０，３３１には状態制御部３０３からのリリー
ス指示がイネーブル信号として与えられる。
タ回復制御を示すものである。入力制御部３２１はマス
タＲＡＭへの入力制御を、テンポラリレジスタ３０２か
らリリースされたレジスタ情報及びレジスタ番号及び状
態制御部３０３から送出されたリリース指示で制御す
る。レジスタ情報は図５に示すように２ビットで識別さ
れ、格納先のレジスタ種を示すものである。レジスタ番
号はレジスタ情報で示される格納先レジスタ種内のレジ
スタ番号を示すものである。レジスタ情報とレジスタ番
号はそれぞれデコーダ３３０、デコーダ３３１によって
デコードされ、マスタＲＡＭ内の格納先を示す。各デコ
ーダ３３０，３３１には状態制御部３０３からのリリー
ス指示がイネーブル信号として与えられる。
【００１７】回復制御部３２３は、図１で示す完了制御
部３１０内のＯＲゲート３１２により、ＩＵからの障害
報告、ＢＵからの障害報告、ＰＣＫ１、ＰＣＫ２のいず
れかの障害報告があった場合に、セレクタ３３２，３３
３を切り替え、回復制御部からレジスタ情報、レジスタ
番号を与え、ＧＰＲ０番〜１５番、ＦＰＲ０番〜１５
番、ＡＲ０番〜１５番、ＣＲ０番〜１５番の順番でマス
タＲＡＭから各レジスタを全て読み出し、図１に示すカ
レントレジスタ部１３０へのデータ回復をおこなう。こ
のデータ回復時、マスタＲＡＭ読み出しデータに、1ビ
ット障害が発生していた場合には、ＥＣＣ訂正３２４に
よりエラー訂正をおこなう。
部３１０内のＯＲゲート３１２により、ＩＵからの障害
報告、ＢＵからの障害報告、ＰＣＫ１、ＰＣＫ２のいず
れかの障害報告があった場合に、セレクタ３３２，３３
３を切り替え、回復制御部からレジスタ情報、レジスタ
番号を与え、ＧＰＲ０番〜１５番、ＦＰＲ０番〜１５
番、ＡＲ０番〜１５番、ＣＲ０番〜１５番の順番でマス
タＲＡＭから各レジスタを全て読み出し、図１に示すカ
レントレジスタ部１３０へのデータ回復をおこなう。こ
のデータ回復時、マスタＲＡＭ読み出しデータに、1ビ
ット障害が発生していた場合には、ＥＣＣ訂正３２４に
よりエラー訂正をおこなう。
【００１８】以上説明したように、本発明では、命令終
了時点から当該命令処理におけるレジスタへの書き込み
が、全て正常に行われたことが保証されるまで一定サイ
クル間待ち、障害報告が無かった場合のみ当該命令を完
了とし、命令単位のチェックポイントを持つことによっ
て、障害発生時はマスタＲＡＭから各レジスタへデータ
回復をおこなうことにより、障害発生命令の開始時点ま
で状態を戻し、マスタ命令アドレスレジスタ（ＭＩＡ）
に保持されている障害発生命令アドレスから命令再実行
を行うことにより、命令再実行処理の簡略化を図ること
ができる。
了時点から当該命令処理におけるレジスタへの書き込み
が、全て正常に行われたことが保証されるまで一定サイ
クル間待ち、障害報告が無かった場合のみ当該命令を完
了とし、命令単位のチェックポイントを持つことによっ
て、障害発生時はマスタＲＡＭから各レジスタへデータ
回復をおこなうことにより、障害発生命令の開始時点ま
で状態を戻し、マスタ命令アドレスレジスタ（ＭＩＡ）
に保持されている障害発生命令アドレスから命令再実行
を行うことにより、命令再実行処理の簡略化を図ること
ができる。
【００１９】
【発明の効果】本発明によれば、再実行ポイントを障害
が発生した命令の開始時点、つまり先頭に統一し、命令
再実行処理を簡略化することができる。また、命令再実
行処理のマイクロプログラムの開発工数、およびシミュ
レーション、実機調整における検証工数を大幅に削減で
き、開発日程の短縮が可能になる。また、従来のように
命令を過剰にリトライすることも無く、命令リトライ率
を向上することができる。
が発生した命令の開始時点、つまり先頭に統一し、命令
再実行処理を簡略化することができる。また、命令再実
行処理のマイクロプログラムの開発工数、およびシミュ
レーション、実機調整における検証工数を大幅に削減で
き、開発日程の短縮が可能になる。また、従来のように
命令を過剰にリトライすることも無く、命令リトライ率
を向上することができる。
【図１】本発明における命令再実行方式の構成を示す図
である。
である。
【図２】演算処理からマスタＲＡＭへのリリースまでの
タイムチャート例を示す図である。
タイムチャート例を示す図である。
【図３】テンポラリレジスタの状態制御を説明するため
の図である。
の図である。
【図４】マスタＲＡＭのデータ入力制御及びデータ回復
制御を説明するための図である。
制御を説明するための図である。
【図５】レジスタ情報の詳細を示す図である。
１０１ 命令制御部 １０２ バッファ制御ユニット １１０、１１２ ワークレジスタ １１１ 演算器 １１３ カレントレジスタ部 １１４ デコーダ １２０ 実行制御部 ３００ テンポラリレジスタ部 ３０１ 入力・出力制御部 ３０２ テンポラリレジスタ ３０３ 状態制御部 ３０４ ＥＣＣ生成回路 ３１０ 完了制御部 ３１１ ＡＮＤゲート ３１２ ＯＲゲート ３１３ 命令完了報告ラッチ ３１４ 完了命令番号ラッチ ３１５ マスタ命令アドレスレジスタ ３２０ マスタＲＡＭ部 ３２１ 入力制御部 ３２２ マスタＲＡＭ ３２３ 回復制御部 ３２４ ＥＣＣ訂正回路
Claims (1)
- 【請求項１】 パイプライン方式の情報処理装置で、命
令実行中に障害が発生した場合、通常命令処理で使用す
る第一レジスタへのデータ回復をおこない、命令の再実
行をおこなう命令再実行制御方式において、 命令終了時点から、当該命令処理における演算結果の前
記第一レジスタへの書き込みが、全て正常に行われたこ
とが保証されるまで、一定サイクル間待ち、当該命令処
理中において障害報告が無かった場合のみ、当該命令の
命令完了報告を出力し、障害報告があった場合は障害報
告を出力する手段と、 前記第一レジスタとは分離して、前記命令完了報告によ
り、当該命令処理における演算結果を格納するマスタＲ
ＡＭと、 前記第一レジスタとマスタＲＡＭ間に設けられた緩衝用
レジスタと、 前記第一レジスタに演算結果を書き込むと同時に前記緩
衝用レジスタにも演算結果を一時的に保持していき、前
記命令完了報告をもって、緩衝用レジスタからマスタＲ
ＡＭへ演算結果を格納する手段と、 前記障害報告の出力に応じて前記マスタＲＡＭ内の情報
を前記第一レジスタに転送する手段を備えることを特徴
とする命令再実行制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10155158A JPH11327940A (ja) | 1998-05-20 | 1998-05-20 | 命令再実行制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10155158A JPH11327940A (ja) | 1998-05-20 | 1998-05-20 | 命令再実行制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11327940A true JPH11327940A (ja) | 1999-11-30 |
Family
ID=15599802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10155158A Pending JPH11327940A (ja) | 1998-05-20 | 1998-05-20 | 命令再実行制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11327940A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007188379A (ja) * | 2006-01-16 | 2007-07-26 | Renesas Technology Corp | エラー訂正方法 |
| US11372712B2 (en) | 2018-11-26 | 2022-06-28 | Fujitsu Limited | Processing device and method of controlling processing device |
-
1998
- 1998-05-20 JP JP10155158A patent/JPH11327940A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007188379A (ja) * | 2006-01-16 | 2007-07-26 | Renesas Technology Corp | エラー訂正方法 |
| US8095825B2 (en) | 2006-01-16 | 2012-01-10 | Renesas Electronics Corporation | Error correction method with instruction level rollback |
| US11372712B2 (en) | 2018-11-26 | 2022-06-28 | Fujitsu Limited | Processing device and method of controlling processing device |
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| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040317 |