JPS5918800B2 - 部分書込み方法 - Google Patents

Description

【発明の詳細な説明】 本発明は、エラー訂正論理を有する記憶装置への部分書
込みに関するものである。

部分書込みを行なう記憶装置にエラー訂正論理を組込ん
だシステムとしては、例えは米国特許第３５７３７２８
号明細書に記載されているようなものがある。

一般に、データを記憶する場合には、複数の検査ビット
が付加されて、データと共に記憶装置に記憶される。単
一エラー訂正／多重エラー検出コードが使用されている
と、検査ビットの計算は、ワード全体（例えは８バイト
）を用いて行なう必要があるが、部分データ・ブロック
を記憶する際には問題が生じる。即ち、このような部分
データ・ブロックの最初及び最後のワードの一方又は両
方が８バイトよりも少ない部分ワードになつていること
があるので、そのような場合には、部分ワードのための
検査ビットの計算は、通常の方法ではもはや不可能であ
る。上記米国特許によれは、部分ワードは一旦記憶装置
の入力データ・レジスタに記憶され、続いて対応するワ
ード（部分ワードではない完全なワード。以下、これを
フル・ワードという）が記憶装置から読出されて、部分
ワードの不足バイト分が入力データ・レジスタの対応す
るバイト位置に記憶される。これにより、入力レジスタ
の内容はフル・ワードになる。しかしながら、この入力
レジスタの内容は、記憶装置から読出されたフル・ワー
ドが検査ビットを用いて検査された後でのみ記憶装置に
記憶される。部分データ・プロツクの最初及び最後のワ
ードの両方が部分ワードであつた場合には、このような
プロセスは２回必要になり、従つて、処理装置から記憶
装置への部分データ・プロツクの転送は大幅に遅れてし
まう。また記憶装置から読出されたワードのエラー訂正
は入力レジスタで行なわれるので、処理装置から送られ
てきた部分ワードのバイトが誤つて訂正されることのな
いようにするための手段が必要である。ドイツ国公告特
許第２１３３３２３号明細書には、半ワード構成の記憶
装置を使用し（半ワード＝２バイト）、記憶装置から読
出された２バイトを第１レジスタ及び第２レジスタヘロ
ードして、各々のバイトについて検査ビツトを別々に計
算するようなシステムが開示されている。

これによれは、処理装置から送られてきた部分ワードと
記憶装置から読出されたフル・ワードとを組合わせる際
の上述のような問題点は解決されるかも知れないが、こ
のシステムでは、各バイトについて４乃至５個の検査ビ
ツトが計算されねはならないので、例えは１ワードを８
バイトとすると、３２乃至４０個の検査ビツトの計算及
び処理を行なわねはならない。当然のことながら、記憶
スペース及び検査ビツト処理回路のビツト幅も拡げる必
要があるが、これは余り好ましいことではない。前述の
米国特許では、６４個のデータ・ビツトに対し、検査ビ
ツトの数は８個に過ぎない。本発明の目的は、複数の検
査ビツトを有するデータが処理装置から記憶装置へ転送
されるようなシステムにおいて、部分データ・プロツク
の転送時間を最小限の回路構成で短縮することにある。

本発明に従えば、部分ワードと組合わされるべきデータ
・ワードは、データ転送中の必要なときに時間のロスな
しにバツフア記憶装置から取出されて、部分ワードと組
合わされるので、部分デ一 ５夕・プロツクの転送を時
間遅延なしに行なうことができる。ワードの組合わせは
、データ・プロツクの転送中に行なわれる（オン・ザ・
フライ方式）。このためには、検査済みのデータ・ワー
ドを一時記憶しておくための補助レジスタが１個余分に
必 ４要とされるだけである。補助レジスタから供給さ
れたデータ・ワードの不要のバイトをマスクして、その
代りに部分ワードの対応するバイトを通過させるための
マスク機構は簡単なものでよい。

このマスク処理は、処理装置から部分データ・プロツク
の開始アドレス及びフイールド長データを受取る制御論
理によつて制御される。転送されるデータ・プロツクが
部分データ・プロツクであるか否かは制御論理で決定さ
れてもよく、また、部分データ・プロツクである旨の表
示を処理装置が与えるようにしてもよい。データ・プロ
ツクの転送時間は、部分ワードのプリフエツチをオーバ
ーラツプ方式で行なうことにより、更に短縮され得る。
従つて、本発明に従えは、部分データ・プロツクの転送
は、部分ワードとフル・ワードとを組合せることが必要
であるにもかかわらず、フル・データ・プロツクの転送
時間より長くなることはない。本発明の良好な実施例に
おいては、バツフア記憶装置の入力レジスタは、２つの
部分即ちマスター部分とスレーブ部分とに分けられ、そ
れらの間の接続部に補助レジスタの入力が結合される。

従つて、補助レジスタは完全なレジスタである必要はな
く、入力レジスタのマスター部分に対する別のスレーブ
部分として働くもので十分である。以下、図面を参照し
ながら、本発明の実施例について詳しく説明する。第１
図は、本発明が実施され得るデータ処理システムの概要
を示したもので、低速大容量記憶装置１、高速小容量バ
ツフア２、ＥＣＣ（エラー検出訂正符号）装置３及び処
理装置４から成つている。

バツフア２は、記憶装置１と同じチツプに形成しておく
ことができる。本実施例におけるバツフア２の記憶容量
は８ワード（１ワード＝８バイト）であるが、勿論本発
明はこれに限定されるものではない。各ワードは、バツ
フア２の１つの記憶位置に記憶される。バツフア２の各
記憶位置に対しては、ランダム・アクセスのみならず、
順次アクセスも町能である。バツフア２からは１ワード
即ち８バイトを同時に読出すことができ、従つて、バツ
フア２の全内容（６４バイト）のアクセスは、８回の記
憶サイクルですむ。所与のデータ・ワードが処理装置４
から記憶装置１へ書込まれるときには、ＥＣＣ装置３で
所定の符号に従つて検査ビツトが発生され、データ・ワ
ードと共に記憶される。

例えば、８バイトの各ワードに対して８個の検査ビツト
が発生される。これらの検査ビツトは、各データ・バイ
トに１つずつ付加することができ、この場合、記憶され
る各バイトは９ビツトで構成される。記憶装置１からデ
ータ・ワードを読出したときにもＥＣＣ装置３で検査ビ
ツトが発生される。

これらの検査ビツトは、記憶装置１からデータ・ワード
と共に読出された検査ビツトと比較され、もし一致して
いなけれは、エラー訂正信号が発生される。ＥＣＣ装置
３は次いで読出されたデータ・ワードのためのパリテイ
・ビツトを発生し、データ・ワードと共に処理装置４へ
送る。検査ビツトを発生するのに必要な符号は、データ
・ビツト数が固定されているという前提で設計されてい
るので、ＥＣＣ装置３は８バイトのフル・ワードだけを
処理できる。

従つて、部分ワードの転送の際には、不足分を補つてフ
ル・ワードに直す必要がある。次に、第２ａ図乃至第２
ｃ図を参照しながら、処理装置４からバツフア２へ部分
ワードを含む部分データ・プロツクが転送される場合を
例にとつて説明する。

なお、図中の数字１乃至６４はバイト番号を示している
。第２ａ図はバツフア２の記憶内容を示したもので、図
示のように、バツフア２は６４バイト（８ワード）のデ
ータ・プロツクを記憶することができる。処理装置４か
らの部分データ・プロツクは、第２ｂ図に示したように
、７ワードから成つており、そのうち最初のワードＡ及
び最後のワードＯが部分ワードになつている。第２ｃ図
は、この部分データ・プロツクがバツフア２に書込まれ
たあとの様手を示したものである。これから明らかなよ
うに、バツフア２の最初のワード位置には書込みが行な
われず、２番目及び最後のワード位置には部分書込みが
行なわれ、そして残りのワード位置には完全な書込みが
行なわれる。ＥＣＣ装置３による検査ビツトの発生を考
えてみると、バツフア２のワード１及びワード３乃至７
に関しては問題ないが、ワード２に対応する最初の部分
ワードＡは７バイトしか有していないので、ＥＣＣ装置
３での検査ビツトの発生のためには、バツフア２からの
バイト９を付加して部分ワードＡをフル・ワードにしな
ければならない。

最後の部分ワードＯについても同様であり、この場合は
バツフア２からのバイト６１乃至６４が付）加される
。

これらの付加は、部分データ・プロツクがＥＣＣ装置３
を通つてバツフア２へ転送される前に行なわれる。第３
図は、上述のような問題を解決する本発明の一実施例を
示したものである。

バツフア２から処理装置４へのデータ転送においては、
データは、第１方向スイツチ９、第１データ・レジスタ
１２、ＥＣＣ装置３、第２データ・レジスタ１０、第２
方向スイツチ８及び線１４を通つて処理装置４へ送られ
る。これらの装置は何れも８バイトのデータ幅を有して
いる。処理装置４からバツフア２へのデータ転送は、マ
スク・スイツチ６、線１６、第１方向スイツチ９、第１
データ・レジスタ１２、ＥＣＣ装置３、第２データ・レ
ジスタ１０、第２方向スイツチ８及び線１５を通つて行
なわれる。本発明に従えは、処理装置４からバツフア２
へ部分データ・プロツクが転送される前に、その部分ワ
ードＡ及びＯ（第２ｂ図）と組合わされるべき２つのフ
ル・ワードａ及びｏ（第２ａ図）が、プリフエツチ操作
によつてバツフア２から読出される。その場合、ワード
ａが最初に読出され、第１方向スィツチ９、第１データ
・レジスタ１２及びＥＣＣ装置３を通つて第２データ・
レジスタ１０へ送られる。第２データ・レジスタ１０は
、マスター部分Ｍ２及びスレーブ部分Ｓ２から成つてい
る（第１データ・レジスタ１２も同様）。このような構
成は、レジスタを検査するのに都合がよい。というのは
、レジスタの一方の部分を検査している間に、他方の部
分へデータを記憶させることができるからである。なお
、部分データ・プロツクに対応するフル・データ・プロ
ツクがバツフア２になかつた場合には、周知の方式に従
い、上述のプリフエツチに先立つて、対応するフル・デ
ータ・プロツクが記憶装置１からバツフア２へ転送され
る。第３図の実施例においては、第２データ・レジスタ
１０のマスター部分Ｍ２に記憶されたワードａは、続い
て補助レジスタ５へ取出される。

次いで、バツフア２からワードｏが読出され、前述の経
路に沿つて、第２データ・レジスタ１０のマスター部分
Ｍ２にロードされる。なお前述のように、第１データ・
レジスタ１２もマスター部分Ｍ１及びスレーブ部分Ｓ１
から成つているが、第１データ・レジスタ１２をこのよ
うに構成することは、必らずしも必要ではない。第２デ
ータ・レジスタ１０のマスター部分Ｍ２に記憶されたワ
ードｏは、１サイクルの間そこに留まつている。オーバ
ーラツプ方式で実行され得る上述のプリフエツチ操作に
続いて、処理装置４からバツフア２への部分データ・プ
ロツクの転送が行なわれる。

最初のワードＡは部分ワードであるから、ＥＣＣ装置３
を通つてバツフア２へ送られる前に、不足分を付加して
フル・ワードに直す必要がある。前述のマスク・スイツ
チ６はこのためのものである。マスク・スイツチ６は、
その入力Ｐ及びＨに、処理装置４からの部分ワードＡ及
び補助レジスタ５からのワードａを各々受取る。制御論
理７は、補助レジスタ５からのバイト９と処理装置４か
らのバイト１０乃至１６とを正しく組合わせてマスク・
スイツチ６を通過させるための適切なマスク信号をマス
ク・スイツチ６へ供給する。このようにして構成された
フル・ワードは、検査ビツトの生成のために、マスク・
スイツチ６から第１方向スイツチ９及び第１データ・レ
ジスタ１２を通つて、ＥＣＣ装置３へ送られる。ワード
ａが補助レジス ニタ５からマスク・スイツチ６の方へ
読出されてしまうと、直ちに、ワードｏが第２データ・
レジスタ１０のマスター部分Ｍ２から補助レジスタ５へ
送られ、そこに記憶される。ワードａ及びｏは共にＥＣ
Ｃ装置３を通つて送 二られてくるので、補助レジスタ
５には誤りのないワードだけが記憶される。

従つて、ＥＣＣ装置３から第２データ・レジスタ１０、
第２方向スイツチ８及び線１５を通つてバツフア２へ送
られる組合わされたワードａ′（第２ｃ図参照）にも誤
りはない。次いで、ワードａ′に続く５つのワード即ち
バイカ７乃至５６が、処理装置４からマスク・スイツチ
６及び上述の経路を通つてバツフア２へ送られる。処理
装置４からの最後のワードＯも部分ワード ３であるが
、これと補助レジスタ５に記憶されているワードｏとの
組合わせは、マスク・スイツチ６で前と同じようにして
行なわれる。

この場合、制御論理７は、処理装置からのバイト５７乃
至６０と補助レジスタ５からのバイト６１乃至６４とを
４・正しく組合わせ送り出すための適切なマスク信号
をマスク・スイツチ６へ供給する。処理装置４及び補助
レジスタ５からマスク・スイツチ６へ供給されるデータ
・バイトは、何れもパリテイ・ビツトを伴なつているの
で、これらのパリテイ・ビツトに関しては、マスク・ス
イツチ６でのデータ・バイトの組合わせによつて問題が
起こることはない。

マスク・スイツチ６は各データ・バイトをそのバリテイ
・ビツトと共に通過させ得る。上述の実施例では、１つ
のレジスタ即ち補助レジスタ５を付加するだけで、処理
装置４からバツフア２への部分データ・プロツクの転送
を、時間のロスなしに行なうことができる。

あとで説明するように、プリフエッチ操作は、部分オー
バーラツプ方式で実行され得る。本発明の最大の特長は
、部分データ・プロツクに含まれる部分ワードとバツフ
ア２からのワードとの組合わせが「オン・ザ・フライ」
で行なわれること、即ち、データ転送がこのような組合
わせのための操作によつて割込みをかけられることがな
いという点にある。バツフア２からの２つのワードａ及
びｏの記憶には１つのレジスタで十分である。前述の実
施例においては、このレジスタ（補助レジスタ５）は、
マスター部分Ｍ２に対する２番目のスレーブ・レジスタ
として設計され得る。これは、データ・レジスタ１０の
半分の容量でよい。部分データ・プロツクの転送の制御
は、主として制御論理７によつて行なわれる。

処理装置４のオペレーシヨン・レジスタ１７にある命令
の解読の結果、この命令が部分データ・プロツクの転送
に関するものであることがわかると、処理装置４から線
１８を通つて制御論理７へ対応する制御信号が送られる
。これと同時に、データ転送に必要な情報即ち開始アド
レスＳＡ及びフィールド長データＦＬも線１８を通つて
制御論理７へ送られる。制御論理７は、これらの情報に
基づいて、バツフア制御装置２２に前述のプリフエツチ
操作を実行させる。これの制御は、線２０を介して行な
われる。次いで、制御論理７は適切な時刻に線２４を通
つて処理装置４へ指令を送り、プロツク転送を開始させ
る。この時刻は、例えば、マスター部分Ｍ２から補助レ
ジスタ５へのワードａの転送時刻と一致していてもよい
。制御論理７及びマスク・スイツチ６の詳細を第４図に
示す。

制御論理７は、部分データ・プロツクの転送に必要なア
ドレス計算を行なうためのアドレス計算装置３２を含ん
でいる。このアドレス計算装置３２は、アドレス計算に
必要なデータをフイールド長レジスタ２６、開始アドレ
ス・レジスタ２８及びアドレス・カウンタ兼タイミング
制御装置３０から受取る。これらの装置２６，２８及び
３０は、処理装置４のオペレーシヨン・レジスタ１７に
ある命令の０Ｐコードが部分データ・プロツクの転送を
指定していたときに（バイト開始アドレスはワード境界
上にない）、線１８から各々のデータを受取る。勿論、
オペレーシヨン・レジスタ１７からのフイールド長デー
タＦＬはフイールド長レジスタ２６にロードされ、開始
アドレスＳＡは開始アドレス・レジスタ２８にロードさ
れる。アドレス計算装置３２は、これらのフイールド長
データＦＬ及び開始アドレスＳＡから、部分データ・プ
ロツクの最後の部分ワードのアドレスを計算する。次い
で、制御論理７は、線２０へ信号を出して、バツフア制
御装置２２にプリフエツチ・サイクルを開始させる。こ
の結果、バツフア２からのワードａは、前述のようにし
て、マスター部分Ｍ２を通つて補助レジスタ５へロード
され、ワードｏはマスター部分Ｍ２へロードされる。処
理装置４は、制御論理７から線２４を介して、プリフエ
ツチ操作が実行されてしまつたことを知らされると、部
分データ・プロツクの転送を開始する。その際、まず最
初の部分ワードＡがマスク・スイツチ６へ送られる。マ
スク・スイツチ６は、処理装置４から入力Ｐへ送られて
きたワードＡと補助レジスタ５から入力Ｈへ送られてき
たワードａとを適切に組合わせて、フル・ワードを線１
６へ出力する。

第２ａ図乃至第２ｃ図の例では、ワードａのバイト９゛
がワードＡのバイト１０乃至１６に付加されて フル・
）ワードが構成される。

このため、マスク・スイツチ６には８個のバイト・ゲー
トＢ１乃至Ｂ８が備えられる。各バイトデートＢ１乃至
Ｂ８は、処理装置４からの対応するバイトＰ１乃至Ｐ８
及び補助レジスタ５からの対応するバイトＨ１乃至Ｈ８
を各々受取る。制御論理７のマスク制御装置３４は、こ
れらのバイト・デートＢ１乃至Ｂ８へマスク信号Ｐ／Ｈ
を供給し、各バイトゲートにおける入力バイトＰｉ及び
Ｈｉ（１＝１，２，・・・，８）の何れか一方だけを通
過させる。上述のワードＡ及びａの場合には、補助レジ
スタ５からのバイトＨ１（バイト９）と処理装置４から
のバイトＰ２乃至Ｐ８（バイト１０乃至１６）とを通過
させるようなマスク信号が供給される。これから明らか
なように、マスク制御装置３４からのマスク信号は、処
理装置４及び補助レジスタ５からのワードを組合わせる
際の境界点を定めるもので、この境界点の一方の側では
、処理装置４からのバイトだけが通され、他方の側では
、補助レジスタ５からのバイトだけが通される。

なお、マスク制御装置３４は、部分ワードＡ及びＯに関
する情報に基づいて制御され、上述のマスク信号を発生
する。処理装置４からのフル・ワード（第２ｂ図の例で
はバィカ７乃至５６）の転送は、アドレス・カウンタ兼
タイミング制御装置３０の制御のもとに行なわれる。次
の第５図は、部分データ・プロツクの転送プロセスを詳
細に示したものである。

この例では、１から１４までの各サイクルは、マスター
・サブサイクルＭ及びスレーブ・サブサイクルＳに分割
されている。マスター・サブサイクルＭからスレーブ・
サブサイクルＳへの切替えは、半サイクルに達した時点
で行なわれてもよい。また、マスター・サブサイクルＭ
の方がスレーブ・サブサイクルＳよりも長くなるように
設定しておくことも可能である。次に、第５図で示した
転送プロセスを順に説明する。

まず最初のサイクル１でワードａがパツフア２から読出
され、次のサイクル２で第１データ・レジスタ１２のマ
スター部分Ｍ１へロードされる。

ワードａは、同じサイクル２のスレーブ・サブサイクル
Ｓで第１データ・レジスタ１２のスレーブ部分Ｓ１へロ
ードされた後、ＥＣＣ装置３を通つて第２データ・レジ
スタ１０のマスター部分Ｍ２へ送られたことになるが、
ＥＣＣ装置３での処理は約１．５サイクルの時間を必要
とするので、第２データ・レジスタ１０のマスター部分
Ｍ２へのロードはサイクル４で行なわれる。第１データ
・レジスタ１２のスレーブ部分Ｓ１からのワードａの読
出しと同時に、ワードｏがバツフア２から読出され、次
のサイクル３の間に、第１データ・レジスタ１２のマス
ター部分Ｍ１へロードされ、続いてスレーブ部分Ｓ１へ
ロードされる。このようにワードａ及びｏのプリフエツ
チは、オーバーラツプ方式で実行され得る。サイクル４
においては、ＥＣＣ装置３を通つて第２データ・レジス
タ１０のマスター部分Ｍ２へ送られてきたワードａが補
助レジスタ５へロードされる。処理装置４からの最初の
部分ワードＡの転送は、同じサイクル４の間に開始され
得る。サイクル５においては、ワードＡ及びａが組合わ
されてフル・ワードａ′が構成され、サイクル５のマス
ター・サブサイクルＭで第１データ・レジスタ１２のマ
スター部分Ｍ１へロードされる。このとき、第２データ
・レジスタ１０のマスター部分Ｍ２は、前のサイクル４
で既にクリアされているので、同じマスター・サブサイ
クルＭにおいて、ワードｏが第２データ・レジスタ１０
のマスター部分Ｍ２へロードされ得る。このワードＯは
、サイクル５のスレーブ・サブサイクルＳの間に補助レ
ジスタ５へ送られ、部分データ・プロツクの転送の終り
において最後の部分ワードＯと組合わされるときまで（
第５図の例ではサイクル１１）、補助レジスタ５に記憶
されている。処理装置４は、サイクル５のスレーブ・サ
ブサイクルＳの間に、バイト１７乃至２４から成る次の
ワード（第５図には［１７／２４」で示されている）を
出力する。

同様に、処理装置４は、バイト２５乃至３２、３３乃至
４０、４１乃至４８及び４９乃至５６から成る４つのワ
ードを各々サイクル６乃至９の間に出力する。処理装置
４から出力されたこれら５つのワード（すべてフル・ワ
ードである）は、マスク・スイツチ６、線１６、第１方
向スイツチ９、第１データ・レジスタ１２、ＥＣＣ装置
３、第２データ・レジスタ１０、第２方向スィツチ８及
び線１５を通つてバツフア２へ順次送られる。最初の部
分ワードＡとバツフア２からのワードａとを組合わせる
ことによつて構成されたフル・ワードＡ５は、サイクル
８のマスター・サブサイクルＭの間にバツフア２に書込
まれる。続く５サイクル即ちサイクル９乃至１３におい
ては、部分データ・プロツク中の５つのフル・ワードが
順次バツフア２に書込まれる。部分データ・プロツクの
最後のワードである部分ワードＯは、サイクル１０のス
レーブ・サブサイクルＳの間に処理装置４から出力され
、補助レジスタ５からのワードｏと組合わされた後、サ
イクル１１のマスター・サブサイクルＭで第１データ・
レジスタ１２のマスター部分Ｍ１へロードされる。

組合わされたワードｏ′は、先行の各ワードのときと同
じ経路を通つて サイクル１４のマスター・サブサイク
ルＭでバツフア２に書込まれる。マスク制御装置３４の
制御のもとにマスク・スイツチ６でワードの組合わせが
行なわれるのはサイクル５及び１１だけである。第５図
から明らかなように、本発明に従えは、転送されるべき
データ・プロツクの最初及び最後のワードが部分ワード
であることによる転送遅延は生じない。

処理装置４からの転送はサイクル４で開始され、サイク
ル１０で終了する。即ち、処理装置４からの転送は７サ
イクルで終る。また、バツフア２への書込みも、同じサ
イクル数（サイクル８乃至１４）しか必要としない。サ
イクル４からサイクル８までの間の４サイクルの遅延は
通常のデータ転送経路における転送遅延に過ぎず、部分
ワードの処理に起因するものではない。最後に一言述べ
ておくと、第３図及び第５図の実施例では、２つのデー
タ・レジスタ１０及び１２は共にマスター部分及びスレ
ーブ部分から構成されているが、データ・レジスタ１０
及び１２をこのように構成することは、必らずしも必要
ではない。第１データ・レジスタ１２に関してはてれが
単一のレジスタであつてもよいことは明らかであろうが
、第２データ・レジスタ１０を単一のレジスタにした場
合には、補助レジスタ５の入力は、第２データ・レジス
タ１０の出力と第２方向スイツチ８の入力との間に接続
されることになろう。ただし、第２データ・レジスタ１
０の構成を第３図のようにすると、補助レジスタ５を第
２データ・レジスタ１０の付加的なスレーブ部分として
設けることができ、これに対する付加的なマスター部分
は不要である。

【図面の簡単な説明】

第１図は本発明の対象となるデータ処理システムの一例
を示すプロツク図、第２ａ図乃至第２ｃ図はバツフアの
記憶内容と転送されるべき部分データ・プロツクの関係
を示す線図、第３図及び第４図は本発明の一実施例を示
すプロツク図、第５図は本発明に従う転送プロセスのタ
イミングを示す流れ図である。 １・・・・・・記憶装置、２・・・・・・バツフア、３
・・・・・・ＥＣＣ装置、４・・・・・・処理装置、５
・・・・・・補助レジスタ、６・・・・・・マスク・ス
イツチ、７・・・・・・制御論理、８，９・・・・・・
方向スイツチ、１０、１２・・・・・・データ・レジス
タ、２２・・・・・・バツフア制御装置。

Claims (1)

【特許請求の範囲】
1. １ 部分ワードを含む部分データ・ブロックを処理装置
   から記憶装置へ書込むための部分書込み方法にして、上
   記処理装置の部分書込み要求により上記部分ワードに対
   応するフル・ワードを上記記憶装置から第１データ・レ
   ジスタへ読出し、上記フル・ワードを上記第１データ・
   レジスタからＥＣＣ装置へ送つてエラー検査を行ない、
   検査済みのフル・ワードを補助レジスタへロードし、上
   記補助レジスタにロードされた上記フル・ワードと上記
   処理装置からの上記部分ワードとを組合わせて別のフル
   ・ワードを生成し、上記別のフル・ワードを上記ＥＣＣ
   装置へ送つて検査ビットを発生させ、上記検査ビットを
   付加された上記別のフル・ワードを第２データ・レジス
   タを介して上記記憶装置に書込む、ことを特徴とする部
   分書込み方法。