JPH02208763A - エラー修正能力を備えた書き戻しバッファ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本出願は、本出願と同時に出願された下記の米国特許出
願に詳しく記載されている計算システムの幾つかの特徴
を開示する：　Ｅｖａｎｓ等、デジタルコンピュータの
システム制御装置とサービス処置装置間のインタフェー
ス：　Ａｒｎｏｌｄ等、マルチプロセッサシステム用の
システム制御装置を中央処理装置とインタフェースする
方法及び装置：Ｃａｇｌｉａｒｄｏ等、マルチプロセッ
サシステム用のシステム制御装置をシステム主メモリと
インタフェースする方法及び手段：Ｄ、Ｆｉｔｅ等、パ
イプライン式コンピュータシステムにおける可変数の潜
在的なメモリアクセス衝突を解消する方法及び装置：Ｄ
、　Ｆｉｔｅ等、可変長さの命令のアーキテクチャにお
ける複数指定子のデコーディング：Ｄ、Ｆ（ｔｏ等、仮
想命令キャッシュリフィルアルゴリズム：Ｍｕｒｒａｙ
等、同−命令内におけるレジスタ変更指定子及びレジス
タのパイプライン処理ｊ　Ｍｕｒｒａｙ等、デジタルコ
ンピュータ用のデータ依存性の解消による複数命令処理
システム：Ｄ、Ｆｉｔｅ等、パイプライン式プロセッサ
における事前処理暗示指定子：０、　Ｆｉｔｅ等、分岐
予測、Ｆｏｓｓｕｍ等、デジタルコンピュータ用パイプ
ライン式浮動少数点加算器：Ｇｒｕｎｄｍａｎｎ等、自
己タイミング式レジスタファイル：　Ｂｅａｖｅｎ等、
パイプライン式コンピュータシステム内のエラーを検出
及び修正する方法及び装置；Ｆｌｙｎｎ等、マルチプロ
セッサシステムでシステム制御装置を用いて交信要求を
仲裁する方法及び手段；Ｅ、　Ｆｉｔｅ等、マイクロコ
ード式実行装置での並列動作による複数機能装置の制御
；　Ｗｅｂｂ、　Ｊｒ。

等、仮想メモリシステムに基づいたデジタルコンピュー
タの命令パイプライン内でのブリフェッチ命令によるメ
モリアクセス例外の処理；　Ｈｅｔｈｅｒｉｎｇｔｏｎ
等、デジタルコンピュータシステム内で仮想から物理メ
モリアドレスへの変換を制御する方法及び装置；　Ｆｌ
ｙｎｎ等、マルチプロセッサシステムでシステム制御装
置を用いて交信要求を仲裁する方法及び手段；　Ｃｈｉ
ｎｎａｓｗａｍｙ等、マルチプロセッサシステムにおけ
るシステム装置間でのデータトランザクション用モジュ
ラ−クロスバ−相互接続ネットワーク１Ｐｏｌｚｉｎ等
、マルチプロセッサシステム用のシステム制御装置を入
／出力装置とインタフェースする方法及び装置ｉ　Ｇａ
ｇｌｉａｒｄｏ等、マルチプロセッサシステム用のシス
テム制御装置をシステム主メモリとインタフェースする
手段で用いられる。メモリ構成：及びＧａｇｌｉａｒｄ
ｏ等、システムモジュール間でのＤＲＡＭ制御信号をエ
ラーチエツクする方法及び手段。

（産業上の利用分野） 本装置は一般に中央処理装置（ＣＰＵ）内でのデータビ
ットエラーを検出″して修正するシステムに関し、より
詳しくは主メモリへの書き戻し動作中におけるキャッシ
ュメモリのエラー修正に関する。

（従来の技術） 高速演算の分野において、プロセッサの速度は一般にメ
モリの性能によって制限される。例えば、ＣＰＵは所定
の速度で命令を実行する。同じく主メモリは、一般にＣ
ＰＵの実行速度と比べ１桁以下低い大きさの別の所定速
度で読取及び書込動作を行う。すなわち、主メモリのア
クセス時間はＣＰＵに追いつくのに不十分である。従っ
て、メモリアクセス命令の実行中、ＣＰＵの性能はメモ
リアクセス速度にまで低下する。ｃｐｕは、各命令の実
行毎にメモリがそのサイクルを完了するのを待たねばな
らない。

ＣＰＵの命令サイクル時間とほぼ等しいサイクル時間を
有する、専用のメモリを構成することも可能である。し
かし残念ながら、このようなメモリは通例の半導体メモ
リよりはるかに高価で、全体的な主メモリの解決策とし
ては一般に適さない。

従って多くのコンピュータシステムは、より遅い半導体
メモリを主メモリとして維持しながら、高速のメモリで
比較的小型のキャッシュを構成してなる。

キャッシュはハードウェアの制御下で管理され、ＣＰＵ
によって使われると見込まれる主メモリの一部のコピー
を保持する。つまり、キャッシュ内に保持されたメモリ
ロケーションにだけアクセスしている限り、ＣＰＵは能
カー杯の速度で実行する。もちろん、ＣＰＵが時折キャ
ッシュに含まれていないメモリロケーションを読み取ろ
うとすることは避けられない、こうしたミス時、データ
は主メモリから検索されて、キャッシュ内に記憶される
。そのため、ＣＰＵの性能は、ミス時主メモリのアクセ
ス速度にまで低下するが、プロセッサの全体速度は高速
キャッシュの使用によって高められる。

キャッシュメモリの使用は、複雑化を免れない。

主メモリ内にも存在するデータを記憶するキャッシュを
用いることによって、データの一貫性の問題が生じ得る
。例えば、ＣＰＵによって変更されキャッシュ内に記憶
されるデータは、主メモリ内の同一メモリロケーション
に記憶されているデータと必然的に異なってくる。これ
は特に、マルチプロセッサシステムにおいて問題となる
。これらのプロセッサは各々、同一データにアクセスす
る必要がある。言い換えれば、主メモリに記憶されたデ
ータの読取動作は、別のプロセッサのキャッシュ内に記
憶されたデータの最新版を検索しない。

一般に、データの一貫性を保証する方法に次の２つがあ
るニライトスルー（Ｗｒｉ　ｔｅ−ｔｈｒｏｕｇｈ）法
とダーティビット（ｄｉｒｔｙ−ｂｉｔ）法。

（発明が解決しようとする課題） ライトスルー法とは、データの一貫性の問題に対する強
引な解決策である。キャッシュメモリに対するＣＰＵの
書込が主メモリへ直ちに送られ、キャッシュと主メモリ
間における相違を取り除くことによってデータの一貫性
を維持する。このような解決策の当然の逆効果として、
プロセッサの速度が減少する。つまり複数の書込動作の
場合、新しい書込が発生可能となる前に前の書込が完了
されねばならないため、キャッシュのサイクル時間は主
メモリのサイクル時間と実質上等しくなる。

また、遅れはその多くが全く不必要なことから、特に障
害をもたらす０例えば、書き込まれるデータのほとんど
は一時的な性質で、他のいずれのプロセッサによっても
必要ない。つまり、それら不要な書込動作にさかれる時
間が無駄となる。

ダーティビット法とは、演算の速度という観点に基づい
た、データの一貫性の問題に対するもっとも望ましい解
決策である。キャッシュの各エントリが、そのロケーシ
ョンへＣＰＵがデータを書き込むときに設定される追加
のビットを有する。

データは主メモリまで書き込まれない。その代わりに、
特定のキャッシュエントリが現在該当データの唯一のコ
ピーで、主メモリの同一ロケーションにおけるデータと
異なることを設定ビットが示す。主メモリへの不必要な
書込を防ぐため、そのキャッシュエントリは２つの択一
条件下でのみ主メモリに書き戻される。第１に、他のＣ
ＰＵがデータを要求した場合、そのデータは主メモリに
書き込まれねばならない、第２に、ＣＰＵがキャッシュ
にないデータを要求することがある。もちろんこの場合
、要求されたデータは主メモリから検索され、キャッシ
ュ内に記憶される。しかし、検索データを記憶するのに
使われるキャッシュロケーションが、設定されたダーテ
ィビットを有している場合がある。従って、キャッシュ
に記憶されているデータが失われるのを防ぐため、それ
らのデータが主メモリに書き戻される。

ダーティビット法に固有なリスクは、データを失う可能
性を伴うことである。キャッシュが書き込まれたデータ
の唯一のコピーを含んでいるので、これらのデータが失
われると、ＣＰＵによって現在実行されている処理が全
体的に誤動作する恐れがある。キャッシュと主メモリの
間にエラー修正システムを導入することも可能だが、そ
の使用は主メモリへの書込動作をさらに遅らせる。つま
り、不必要な書込動作を取り除（ことで節約された時間
が、キャッシュデータの保存を確保することによって失
われてしまう。

さらに、ダーティピット法は書込動作の数を絶対的に必
要なものにだけ減少させるが、これらの残された書込動
作のため、プロセッサの速度はその分遅くなる。従って
ＣＰＵは、主メモリへの書込動作の数を絶対的に必要な
ものにだけ減少させ、残された書込動作を他の必要なＣ
ＰＵ処理の下に隠し、主メモリへの書込動作の速度に悪
影響を及ぼすことな（キャッシュデータの完全性を保つ
ように構成されるのが望ましい。

（課題を解決するための手段） 処理速度に悪影響を及ぼすことなく、主メモリへ書き戻
されるキャッシュメモリのエラー修正を行うため、中央
処理装置内に配置されたキャッシュメモリと主メモリ間
での書き戻し動作を制御するための装置を有するデジタ
ルコンピュータシステムが提供される。本デジタルコン
ピュータシステムは、キャッシュ内に所望データが存在
しないことを検出し、再充填要求信号を主メモリに送出
する手段を含む。主メモリは、所定時間の継続中に再充
填要求信号を処理し、所望データをキャッシュに送出す
る手段を含む。本システムはさらに下記の手段を含む：
前記所定時間の継続中に、所望データを記憶するキャッ
シュロケーションを求め、所望のキャッシュロケーショ
ンから書き戻しバッファへ先在データを送出する手段：
所望データを主メモリから受け取り、所望データを所望
のキャッシュロケーションに記憶する手段：及び所望デ
ータのキャッシュへの送出が完了されると、前記先在デ
ータを書き戻しバッファから主メモリへ送出する手段。

発明のその他の目的及び利点は、添付の図面を参照しな
がら、以下の詳細な説明を読み進むことによって明かと
なろう。

（実施例） 本発明はさまざまな変更及び代替の態様を取り得るが、
その特定実施例を図面に例示として示し、以下詳しく説
明する。イｉａシ、本発明はここに開示される特定の態
様に制限されるものでなく、逆に特許請求の範囲に限定
された発明の精神及び範囲内に入る全ての変更、等価及
び代替物を包含するものであることが理解されるべきで
ある。

次に図面を参照すれば、第１図は、主メモリ１０、メモ
リアクセス装置１２、及び命令装置１４と実行装置１６
を備えた少なくとも１つの中央処理装置内（ＣＰｔＪ）
１３を含むデジタルコンピュータシステムの一部のトッ
プレベル図を示す。

もちろん；かかるシステムでは、主メモリ１０を共有す
ることによって追加のＣＰＵを使用できる。

例えば、４つまでのＣＰＵを同時に作動し、共有の主メ
モリ１０を介して効率的に交信するのが実用的である。

ＣＰＵＩ　ａ内で、個々の命令の実行が複数のより小さ
いタスクに分けられる。これらのタスクは、それぞれの
目的に最適な専用の、分離した独立の機能装置によって
行われる。各命令は最終的に異なる動作を実施するが、
各命令から分けられたより小さいタスクの多くは、全て
の命令に共通である。一般的に、命令装置１４は例えば
次のステップを実施する：命令のフェッチ、命令のデコ
ード、及びオペランドのフェッチ。その後、デコードさ
れた命令が実行装置１６に転送され、そこで命令が実行
されて、結果がメモリに記憶される。

従って、命令及び実行両装置１４．１６がメモリにアク
セスしなければならない。命令装置１４はメモリ内に記
憶された命令を検索すると共に、実行装置１６によって
行われる読取及び書込動作用のアドレスを送出する。同
じく、実行装置１６を書き込まれるべき実際のデータの
他、読取及び書込動作用のアドレスを送出する。

メモリアクセス装置１２が、ＣＰＵ１３と主メモリ１０
間でのインタフェースを与える。しかし、ＣＰＵ１３か
ら発生された全てのメモリ参照が主メモリ１０に伝送さ
れるわけではない。その代わりに、メモリアクセス装置
１２は、主メモリ１０の選択部分のコピーを保持する高
速キャッシュ１８を含んでいる。主メモリ１０は標準的
な半導体メモリ要素で構成され、ＣＰＵ１３のサイクル
時間よりもかなり大きいサイクル時間を有する。

従って、ＣＰＵＩ　３による主メモリへの参照は、ＣＰ
Ｕ１３のサイクル時間を主メモリ１０のサイクル時間ま
で遅める。そこで、主メモリへの参照回数を減らし、プ
ロセッサの速度を高めるために、キャッシュ１８が設け
られている。

キャッシュ１８は、ＣＰＵ１３のサイクル時間とほぼ等
しいサイクル時間を有する高速のメモリ要素で構成され
ている。つまり、キャッシュ１８へのメモリ参照がＣＰ
Ｕ１３の動作を遅くしない。

例えば、ＣＰＵＩ　３によって実行される読取命令は、
データがメモリから戻ってくるのを待たねばならない。

ＣＰＵ１３のサイクル時間よりメモリのサイクル時間の
方が長くなければ、次の命令の実行前に、データはＣＰ
Ｕ１３に戻ってくる。従って、ＣＰＵ１３はデータを待
つために停滞しなくてよい。しかし残念ながら、キャッ
シュ１８を構成するのに使われる構成要素は比較的価格
が高く、最も高価で高速なコンピュータだけがそれらを
主メモリとして使用可能である。

その代わりとして、最も速いことを目的とするコンピュ
ータ及びここに開示するコンピュータは、主メモリ用に
標準的な半導体要素を用いる一方で、高速メモリの比較
的小さいキャッシュも使用する。

キャッシュ１８は、ＣＰＵ１３によって最も必要と見込
まれるデータを保持する。従って、多くのメモリ参照は
キャッシュ１８内に記憶されているデータでヒツト（的
中）し、ＣＰＵ１３はその最大速度で実行を継続する０
時折、キャッシュ１８が所望のデータを含んでいないこ
とがあり、この場合にはメモリアクセス装置１２が主メ
モリ１０から所望のデータを検索し、それをキャッシュ
１８内に記憶する。同じく、コンピュータシステムは４
つまでのＣＰＵをサポート可能なので、１つのＣＰＵが
別のＣＰＵによって変更されたデータを要求することも
時折生じる。言い換えれば、１つのＣＰＵによって所望
なデータの最新版が別のＣＰＵのキャッシュ１８内に含
まれていることがある。このため、メモリアクセス装置
１２は、主メモリ１０からデータを検索可能なだけでな
く、データの主メモリ１０への書き戻しも可能でなけれ
ばないない。こうした主メモリ１０への及びそこからの
データの流れを制御するため、メモリアクセス装置１２
はデータ通行管理器（ＤＴＭ）２０を含んでいる。

また、データを主メモリ１０へ書き戻す必要は、そのデ
ータがもはやキャッシュ１８内に存在していないときで
も、ＣＰＵのデータ要求によってしばしば生じることに
留意すべきである。キャッシュ１８は例えば、Ｌｅｖｙ
及びＥｃｋｈｏｕｓｅ著、コンピュータプログラミング
とアーキテクチャ、ＶＡＸ−土工、１９８０年４月、３
５７−３５８頁に記載されているのと同様な標準的な双
方向セットの連想構造をなす。つまり、いずれの主メモ
リロケーションについても、当該データが記憶される２
つのキャッシュロケーションが存在する。但し、これら
２つのロケーションも多数のその他の主メモリロケーシ
ョンによって共有されている。そのため、データが主メ
モリｌＯから検索されると、キャッシュ１８内への検索
データの記憶により、そのキャッシュロケーションにそ
れまで記憶されていたデータが変位される。この変位デ
ータがＣＰＵ１３によって変更されれば、変位データは
主メモＩＪ１０へ書き込まれねばならず、さもなければ
失われる。変位データのこの書き戻しを容易とするため
、メモリアクセス装置１２は、ＤＴＭ　　２０に接続さ
れた書き戻しバッファ　（ＷＢＢ）　　　２２を含み、
メモリアクセス装置１２が所望な主メモリデータの検索
を完了するまでデータを保持する。その後、データがＷ
ＢＢ２２から主メモリ１０へ転送される。

キャッシュ１８とＷＢＢ２２内に維持されるデータは、
エラー修正コードＲＡＭ２４内に記憶されたエラー修正
コード（Ｅ　ＣＣ”）によって、シングル及びダブルの
ビットエラーから保護される。

コーディング方式は、例えば変更型のハミング（ｌ（ａ
ｗｅｉｎｇ）コードである。エラー修正コードチェック
ビットパターンが主メモリから検索された全てのデータ
について発生される一方、主メモリに書き戻されるデー
タだけがハミングコードと比較され、修正される。ＣＰ
Ｕ１３によって書き込まれなかったキャッシュデータは
主メモリ１０内に記憶されている対応データの正確なコ
ピーであるのに対し、書込データはキャッシュ１８内に
だけ含まれているので、これはエラー修正の有効な手段
である。このため、ＥＣＣＲＡＭ２４がＷＢＢ２２の近
（に配設されている。

さらに、エラー修正処理はＷＢＢ２２内に含まれたデー
タに対して、主メモリデータへのＣＰＵ要求とキャッシ
ュ１８への所望なデータの実際の送出との間の時間中に
行われる点に留意することが重要である。つまり、エラ
ー修正処理は主メモリを待つために費やされる非使用の
時間を利用するので、ＣＰＵの動作速度に悪影響を及ぼ
さない。

このため、キャッシュ１８の性能と高速を維持しつつ、
書き込まれたキャッシュデータが保護される。

次に第２図を参照すると、メモリアクセス装置１２の一
部の詳細なブロック図が示しである。前述したように、
キャッシュ１８は双方向セント連想型で、このため必然
的に二組のデータＲＡＭ２６．２８を含んでいる。各組
のＲＡＭ２６．２８は４０個の４ｋｘ４ＳＲＡＭを含み
、これらが相互に接続されて７２ビツト幅の８にライン
を有するキャッシュを与える。各ラインは６４個のデー
タビットと、８個のパリティビット（各データバイト毎
に１個）とを有する。データは６４ビツトの各ブロック
、つまり整列された四倍長ワードにグループ分けられて
いる。言い換えれば、ブロックは６４の倍数であるバイ
トアドレスから始まり、これは２進アドレスの最下位１
６ビツトがゼロであることを意味する。

データのどのブロックがデータＲＡＭＺ６．２８内に存
在するかどうかを識別するため、−組のタグＲＡＭ３０
がキャッシュ１８内に保持されている。タグＲＡＭ３０
は、データＲＡＭ２６．２８中に現在存在する各ブロッ
クの開始ブロックアドレスを有する。各−組のデータＲ
ＡＭは８にのラインを含み、各ブロックが８ラインを満
たすので、各組のデータＲＡＭ２６．２８内に記憶され
たデータの追跡を維持するのに１にのメモリロケーシラ
ンが必要である。従って、タグＲＡＭ３０は１８個の１
ｋｘ４のＲＡＭを含む。これらのＲＡＭは、７２ビツト
幅の１にラインを二組与えるように構成されている。３
６ビツト内には、ブロックの開始物理アドレス（物理ア
ドレスのピッ）３２：１６）、ブロック内の各倍長ワー
ド毎の有効ビット（１６ビツト）、ブロックがＣＰＵ１
３によって変更されたかどうかを指示する書込ビット、
及び２つのパリティビット（有効ビットに関する１ビツ
トとデータビットに関する１ビツト）が記憶されている
。キャッシュ１８が主メモＩＪ１０からデータを検索す
るとき、データはブロック単位で検索されるので、ブロ
ック開始アドレスだけが記憶される。

タグＲＡＭ３０は、一対のキャッシュタグ管理器（ＣＴ
ＭＡ、ＣＴＭＶ）３２．３４によッテ制御される。０７
ＭＡ３２はＣＰｔＪ１３によって発生された全ての物理
アドレスを受け取り、これらの受け取ったアドレスをタ
グＲＡＭ３０内に含まれたアドレスと比較する。つまり
０７ＭＡ３２は、各組のタグＲＡＭ３０内に記憶された
アドレスを要求し、これらのアドレスをＣＰＵから発生
されたアドレスと比較する。両者の合致が、ＣＰＵ１３
によって要求されたデータがキャッシュ１８内に存在す
ることを意味する。しかし、データが存在しても、それ
らが無効化されていることがある。従って、０７ＭＡ３
２での“ヒツト（的中）がＣＴＭＶ３４に伝送され、そ
こでタグＲＡＭ３０内に含まれている有効ビットが検査
される。

ＣＰＵ１３から発生されたアドレスに存在するデ−夕が
有効であれば、データＲＡＭ２６．２８へのまたはそこ
からのデータの全ての移動を制御する。一連の４つのデ
ータ通行制御器（ＤＴＭＯｌＤＴＭＩ、ＤＴＭ２．０７
Ｍ３）３６．３８．４０．４２に信号が送出される。４
つの各ＤＴＭ３６．３８．４０．４２が２バイトスライ
スの４倍長ワードをデータＲＡＭ２６．２８へ及びそこ
から伝送する。

ＣＰＵ、１３から発生される物理メモリアドレスも、一
対の物理アドレスドライバ（ＰＡＤＯ，ＰＡＤＩ）４４
．４６に送出される。ＰＡＤＯｌＰＡＤＩ　　４４．４
６はそれぞれ第２及び第１組のデータＲＡＭ２８．２６
に対応しており、データＲＡＭ　　２Ｂ、２６への全て
のアドレスライン及び書込エネーブルを駆動するように
作用する。従って、ＰＡＤＯ，ＰＡＤＩ　　４４．４６
がら送出されるアドレスが、データＲＡＭ２６．２８と
ＤＴＭ−０７Ｍ３間での転送を制御する。例えば、ＣＰ
Ｕ１３は指定されたメモリロケ−シランを、そのアドレ
スをＣ７ＭＡ３２、ＰＡＤＯ４４及びＰＡＤＩ　　４６
へ送出することによって読み取ロウトする。ＰＡＤＯと
ＰＡＤＯＩ　　４４．４６は直ちにそのアドレスを、二
組のデータＲＡＭ２８．２６に送る。そして、これらの
ＲＡＭロケーション内に位置したデータが、データＲＡ
Ｍの出力に与えられる。ＤＴＭＯ−０７Ｍ３は、ヒツト
が生じ且つデータが有効であることをＣＴＭＶ３４が指
示している場合にのみ、データＲＡＭ２６．２８のうち
一組がらだけデータを受け取る。

それ以外の場合、ＣＴＭＶは主メモリ１０がらデータ要
求を発生させ、データＲＡＭ２６．２８をｃＰＵ１３に
よって現在所望されているデータで更新する。ブロック
アドレスが主メモリ１ｏに導かれ、主メモリ１０はこれ
に応答して、所望ブロックのデータをデータリターンラ
イン４８を介してＤＴＭＯ−０７Ｍ３に送出する。デー
タリターンライン４８は６４ビット幅で、６４バイトの
ブロックが８個の連続した４倍長ワードとして転送され
るのを可能とする。ブロック全体が主メモリ１０からキ
ャッシュ１８に転送され終るまで、各４倍長ワードは適
切なデータＲＡＭロケ−シランに逐次記憶される。その
後、読取動作はキャッシュ１８によって完了される。

前述したように、データブロックを主メモリ１０から検
索し、それをキャッシュ１８内に記憶すると、キャッシ
ュ１８内にそれまで記憶されていたデータが変位される
。また、ＣＰＵ１３によって書き込まれた変位データは
、主メモリ１０内に対応するコピーを持っていない。従
って、その書込データが失われのを避けるため、書込デ
ータが主メモリ１０へ書き戻されるまで、それを−時的
に記憶するＷＢＢ２２が設けられている。ここで、ＤＴ
ＭＯ−０７Ｍ３が所望のブロックアドレスを主メモリ１
０に転送した後、要求データが主メモリ１０から戻され
るまでに２０から３０マシンサイクルの遅れが存在する
。この遅れは、ＤＴＭＯ−０７Ｍ３がキャッシュ１８か
らデータを読みだして、それをＷＢＢ２２内へ入れるの
に充分な長さである。そのため、データが主メモリ１０
から戻されたとき、データＲＡＭ２６．２８内で衝突を
は生ぜず、新たに検索されたデータは直ちにキャッシュ
１８内へ書込可能である。すなわち主メモリの読取遅延
が、主メモリのデータ要求“下”においてキャッシュデ
ータブロックをＷＢＢ２２へ転送するのに有利に使われ
、性能の犠牲を避けられる。

ＷＢＢ２２は、２つの同様な物理パッケージＷＢＥＭ５
０とＷＢＥＳ５２に分割されている。実際は、バンファ
自体がＷＢＥＭとＷＢＥＳに対称的に分割されている。

各パッケージは４バイト幅の８ラインを有し、全体のバ
ッファサイズは６４バイトつまり１ブロツクである。Ｗ
ＢＥＭとＷＢＥＳとの差は、それらがエラー修正処理に
加わる方法にある。以下、エラー修正処理を第３及び４
図を参照して詳しく説明する。

ＥＣＣＲＡＭ２４は、データＲＡＭ２６．２８と同様に
構成された８個の４ｋｘ４ＲＡＭを含む。ＥＯＣＲＡＭ
２４は双方向セット連想型で、各セットが８ビット幅の
８にラインを有し、各ラインがデータＲＡＭ２６．２８
の４倍長ラインと対応している。４倍長ワードの各デー
タがデータＲＡＭ２６．２８内へ記憶される毎に、８ビ
ツトのチェックビットパターンが形成され、ＥＣＣＲＡ
Ｍ２４に記憶される。その後のＣＰＵ１３によるデータ
ＲＡＭ２６．２８への書込も同様に、それに応じて変更
されたチェックビットパターンを生ずる。

チェックビットパターンは、シングル及びダブルのビッ
トエラーを検出し、これらのビットエラーを修正するの
に使われる。但し、主メモリ１０へ書き戻されるデータ
だけがチェックビットパターンについて比較される。Ｗ
ＢＢ２２は主メモリ１０へ書き戻されるべき全てのデー
タを受け取るので、データをそのチェックビットパター
ンで比較しエラーを修正するのに、ＷＢＢ２２が好都合
な場所である。

次に第３及び４両図を参照すると、ＷＢ　２Ｍ５０とＷ
ＢＥＳ５２の内部構造の詳しいブロック図が示しである
。ＤＴＭＯ−ＤＴＭ３からのデータは、それぞれＷＢＥ
ＭとＷＢＥＳ内に含まれたエラーコード修正（ＥＣＣ）
発生器５５′、５６に直接送出される。ＥＣＣ発生器５
５．５６は実質上同様で、各々それぞれが受け取ったデ
ータスライスに基づいてエラー修正コードを生じるよう
に作用する０例えば好ましい実施例では、データビット
０−１５と３２−４７がＷＢＥＭに送られる一方、デー
タビット１６−３１と４８−６３がＷＢＥＳに送られる
。各ＥＣＣ発生器は部分的なエラー修正コードを生じ、
それらが組み合わされて、４倍長ワードのデータに関す
る１つの完全なエラー修正コードを形成する。つまり、
ＷＢＥＳからの部分的なエラー修正コードがＷＢＥＭ内
発生器に送られ、そこで２つの部分コードが組み合わさ
れる。

同じく、ＥＣＣＲＡＭ　（第２図の２４）内に記憶され
たエラー修正コードがＥＣＣセットセレクト５８に送出
される。ＲＡＭ２４は双方向セット連想型なので、コー
ドが記憶されるロケーションには２つの可能性がある。

そのため、両方のセントがセントセレクト５８に送られ
、そこでアドレスに基づいて一方のセットが選択され、
シンドローム計算器６０に送られる。ＥＣＣ発生器５５
から発生された完全−式のエラー修正コードも、シンド
ローム計算器６０に送られる。

シンドローム計算器６０は、ＷＢＢ２２へ実際に送られ
たデータのエラー修正コードとデータＲＡＭ２６．２８
に記憶されているデータのエラー修正コードとを比較す
る。エラーがなければ、エラー修正コードは明らかに同
等のはずである。−方エラーが存在すると、シンドロー
ム計算器６０がどのビットがエラーであるのかを識別し
、その情報をビット修正ハードウェア６２に送出する。

ＥＣＣ発生器５５に送られたデータは、キャッシュラッ
チ６４内にも保持される。キャッシュラッチ６４はこの
データをビット修正ハードウェア６２に与え、そこでエ
ラービットが修正される。

誤りビットが検出された場合、そのビットを反対状態に
切り換えるだけで修正が行われる。ＷＢＥＭ内にはデー
タビットの半分だけが存在することを、想起されたい。

従って、エラーがＷＢＥＳ内の残りの３２ビツト内にあ
れば、ビット修正情報はＷＢＥＳに伝送されねばならな
い。従って、ビット修正ハードウェア６２は５ビツトの
Ｅ−ＣＣ制御信号をＷＢＥＳに送出する。

２人力式のマルチプレクサ（ＭＵＸ）６６が、キャッシ
ュラッチ６４からの実際のデータとビット修正ハードウ
ェア６２からの修正データとを受け取る。マルチプレク
サ６６のセレクトラインは、シンドローム計算器６０に
よってエラーが検出されると、修正後のデータを送出す
るように制御される。検出されなければ、実際のデータ
がマルチプレクサ６６を介してＷＢＢキュー６８に導か
れる。

インタフェース７０がＷＢＢキュー６８と主メモリＩＯ
との間に位置し、両者間におけるデータと関連パリティ
信号の転送を調整する役割を果たす。パリティエラーを
チエツクするため、データの実際のパリティがパリティ
発生器７１によって求められ、パリティチエッカ７３で
パリティ信号と比較される。事象の通常手順は、インタ
フェース７０が“データレディ”信号を主メモリへ発す
ることから始まる。主メモリ１０はこの信号を、その他
のＣＰＵまたは入／出力装置からの同様の信号と共に受
け取り、受け取った全ての信号を仲裁し、データレディ
信号が仲裁に勝ったときアドレスがデコードされて、“
データ送信”信号がＷＢＢ２２に戻される。ＷＢＢキュ
ー６８はこれに応じて、８つの連続するサイクルでデー
タを主メモリ１０にアンロードする。

ＷＢＥＳ５２の動作も同様だが、エラーの検出機能にお
いて異なっている。シンドローム計算はもっばらＷＢＥ
Ｍで行われ、関連した結果が５ビツトのＥＣＣ１１１ｍ
信号によってＷＢＥＳに伝送される。ビット修正デコー
ダ８０が制御信号を受け取り、５ビツトの信号を３２ビ
ツトの修正マスクに変換し、これがビット修正ハードウ
ェア８２に伝送される。ビット修正ハードウェア８２は
、キャッシュラッチ８４から実際のデータも受け取る。

ビット修正とは、ビット修正マスクとエラーデータとの
ＸＯＲ（排他的論理和）演算である。この処理は、誤り
ビットを反対の状態へ有効に切り換える。その後におけ
るマルチプレクサ８６、ＷＢＢキュー８８、インタフェ
ース９０．パリティ発生器９１及びパリティチエッカ９
３の動作は、第３図のＷＢＥＭに関連して説明したマル
チプレクサ６６、ＷＢＢキュー６８、インタフェース７
０、パリティ発生器７１及びパリティチエッカ７３の動
作と同等である。

次に第５図を参照すると、ＥＣＣ発生器５５、シンドロ
ーム計算器６０、及びビット修正ハードウェア６２の詳
しい配線図が示しである。ＥＣＣ発生器５５は６バンク
のＸＯＲゲート１００゜１０２．１０４．１０６．１０
Ｂ、１１０を含み、各バンクへの入力が末尾の第１表に
示したハミングコードに従って構成されている。データ
の各６４ビツト毎に、特有の７ビツトのＥＣＣコードが
与えられる。しかし、データを注意深く４つの１６ビツ
トスライスへ区分することによって、データの各スライ
スについてＥＣＣコードの下位５ビツトが同等になる。

つまり、ビット５と６だけがスライス間で異なる。例え
ば、ＷＢＢは各データビットの半分づつを受け取る２つ
の部分に分かれていることを思い起こされたい。また第
１表において、データビットは４つのスライスに区分さ
れており、２つのスライスが各ＥＣＣ発生器５５．５６
に送られる。好ましい実施例においては、スライスＯと
２がＷＢＥＭＥＣＣ発生器５５に送られる一方、スライ
ス１と３がＷＢＥＳ　　ＥＣＣ発生器５６に送られる。

つまり、例えばＥＣＣコードのゼロ位ビットが設定され
るべきかどうかを判定するためには、スライスＯと３内
の各ゼロ位ビットがＸＯＲ演算されるべきである。そこ
で、第１表に示したハミングコードを調べれば、ＥＣＣ
のゼロ位ビットを発生するには、次のデータビットだけ
を組み合わせればよいことが明らかである：１．３．５
．６．８．１０．１２．１４．４９．５１．５３．５４
．５６．５８．６０，６２゜残りのデータビットのＥＣ
Ｇのゼロ位ビットは設定されていず、ＸＯＲバンクで組
み合わされた場合影響を生じないので、上記のビットだ
けを考慮すればよい。

ゼロ位ビットのＸＯＲ演算が第６図に示しである。ＸＯ
Ｒゲート１１２ａ−１１２ｈがこれらの識別データピッ
）Ｄｉ−Ｄ６２を受け取り、隣接封缶にＸＯＲ換算を行
う。この第ルベルのＸＯＲ演算の結果が第２レベルのＸ
ＯＲゲート１１２ｉ−１１２１に導かれ、第ルベルの結
果の隣接対が再びＸＯＲ演算される。同様のプロセスが
第３段のＸＯＲゲー）１１２ｍ−１１２ｎによって繰り
返され、最後の一対がＸＯＲゲー）１１２ｐで組み合わ
される。こうして、奇数のデータビットが提示されてい
ればＸＯＲＳＵＭ　　ＢＩＴＯの出力が設定され、ある
いは逆に偶数のデータビットが提示されていればＸＯＲ
ＳＵＭ　　ＢＩＴＯの出力は設定されない。

上記と同じ処理が他のＸＯＲバンク１０２．１０４．１
０６．１０Ｂで同時に行われ、ＥＣＣビット１．２．３
．４がそれぞれ得られる。相互に異なるのは、各バンク
に送られるデータビットが特有で、第１表に識別された
ハミングコードに対応している点だけである。しかし、
データビットの半分だけがＷＢＥＭ内に存在しているた
め、ＷＢＥＳから発生される他方の部分ＥＣＣと組み合
わされるまで、ＥＣＣ発生処理は不完全である。

尚、ＷＢＥＳ　　ＥＣＣ発生器５６内でも、そこに送ら
れてきたデータビットに対して、同等の処理が同時に行
われる。従って、さらに別のレベルのＸＯＲゲー）１１
４ａ−１１４ｈがＷＢＥＭとＷＢＥＳから発生された両
方の部分ＥＣＣコードを受け取り、最終的なＥＣＣコー
ドを生じる。

次に、ＥＣＣコードの発生プロセスをより分かり易く示
す一例を説明する。ＷＢＢに送られる４倍長ワードのデ
ータが、０ＯＯＯＯＯＯＯＯＯＯＯＯＯＩＦ　（１６進
法）であるとする。つまり、個々のビット０１１．２．
３及び４が設定されている。設定ビットは全て第１表の
スライス０内に含まれているので、ＷＢＥＭ　　ＥＣＣ
発生器５５だけが影響される（ＷＢＥＳ　　ＥＣＣ発生
器内の各ＸＯＲバンクの出力は設定されない）。偶数の
設定ビットがＸＯＲ演算される（ビット１と３）ので、
ＸＯＲバンク１００の出力も同じく設定されない。しか
し、ＸＯＲバンク１０２．１０４及び１０５の出力は、
それぞれビット０．１及び４がＸＯＲ演算され、ビット
２．３及び４がＸＯＲ演算され、またビット０，１．２
．３及び４がＸＯＲ演算されるので設定される。但し、
ＥＣＣビット４　　（ＸＯＲバンク１０８）は、ビット
０−４のいずれを組み合わせてもＥＣＣビット４が得ら
れないので設定されない、さらに前述のごとく、ＷＢＥ
Ｓ　　ＥＣＣビットはいずれも設定されない。従って、
ＸＯＲゲ−）１１４ａ−１１４ｅはＷＢＥＳ　　ＥＣＣ
：Ｉ−ドに影響を及ぼさず、そのまま通過させる。その
ため、この例でのＥＣＣコードは０１１１０（２進）で
ある。

最終的なＥＣＣコードがシンドローム計算器６０に送ら
れ、エラーが存在するかどうかを判定する。エラーが存
在すれば、いずれかのビットが誤っている。まずエラー
が存在するかどうかを判定するため、ＥＣＣＲＡＭ２４
にそれまで記憶されていたＥＣＣコードが、ＥＣＣ発生
器５５から発生されたＥＣＣコードと比較される。２つ
のＥＣＣコード間における差が、エラーの存在を示す。

両ＥＣＣコードを比較するため、各コードの対応ビット
がＸＯＲゲート１１６ａ−１１６ｇのバンクでＸＯＲ演
算される。両コードが等しければ、ＸＯＲゲート１１６
ａ−１１６ｇの各出力は設定されない。逆に、両コード
間に差があれば、ＸＯＲゲート１１６ａ−１１６ｇのい
ずれかへの２人力が異なり、設定信号が生じる。

データピントのどれがエラーであるかを判定するため、
論理回路１１８が比較されたＥＣＣコードの下位４ビツ
トを解釈する。２進系において、誤っているデータビッ
トはそれを修正するのに、現在値から唯一可能な他方の
値へ変更するだけでよいことは明らかであろう。このた
め、キャッシュデータの修正は、誤っているビットを除
き全てゼロのマスクを発生することによって行える。マ
スクとデータのＸＯＲ演算を行うことで、エラービット
はその反対の状態に切り換えられる。例えば、３２ビツ
トワードにおけるビット５が誤っていれば、２進マスク
は次のようになる：つまり、これら３２ビツトの各々が
３２ビツトのデータワードとＸＯＲ演算され、データワ
ードはビット５を除いてそのまま通過され、ビット５だ
けがその反対の状態に反転される。ビット修正ハードウ
ェア６２が、この機能を正確に実施する。

上記３２ビツトのマスクを発生する論理回路１１８は、
一定の５に接続された第１の入力と、ＸＯＲゲート１１
６ａ−１１６ｄの出力に接続された第２の入力とを有す
る４ビツト加算器１２０を含む。加算器１２０の出力が
、マルチプレクサ１２２に接続されている。マルチプレ
クサ１２２への第２の入力は、ＸＯＲゲート１１６ａ−
１１６ｄの出力の論理的組合せに接続されている。

ゲート１１６ａの出力は、マルチプレクサ第２人力のビ
ットＯに接続されている。ゲート１１６ｂの反転入力が
、マルチプレクサ１２２の第２人カッヒツト１に接続さ
れている。ＡＮＤゲート１２４は、その入力をそれぞれ
ゲー）１１６ｂと１１６０の出力から受け取り、その出
力をマルチプレクサ第２人力のビット３に送出する。マ
ルチプレクサ第２人力のビット４は、ゲー）１１６ｄの
反転出力に接続されている。最後に、ＸＯＲゲー）１１
６ｅの出力がマルチプレクサ１２２の選択機能を制御す
る。このため、ＥＣＣコードにおける差の値に応じて、
２つの異なる変換ルーチンが使われる。ＥＣＣコードの
ビット４が異なれば、マルチプレクサ１２２の第２人力
が選ばれる。

一対の４：１６デコーダ１２６．１２８が各々、マルチ
プレクサ１２２から４ビツトの出力信号を受け取り、そ
の４ビット信号を１６ビツトの対応信号へ制御可能にデ
コードする。ＸＯＲゲート１１６ｄの反転及び非反転出
力が、デコーダ１２６．１２８のエネーブル入力をそれ
ぞれ制御する。従って、デコーダ１２６．１２８の動作
は相互に排他的である。デコーダ１２６が３２ビツトマ
スクの下位１６ビツトを与える一方、デコーダ１２８は
上位１６ビツトを与える。このため、スライス０におけ
るデータビットエラーは、マルチプレクサ１２２によっ
て加算器１２０の出力を選択せしめる。同じく、ＸＯＲ
ゲート１１６ｄの出力によってデコーダ１２６が選ばれ
、４ビツトのコードをマスクの下位１６ビツト部分に変
換する。反対に、スライス３におけるデータビットエラ
ーは、ＸＯＲゲート１１６ｄによってマルチプレクサ１
２２の第２人力をデコーダ１２８に通過せしめる。そし
て、デコーダ１２６が下位の非設定１６ビツトを送出す
る一方、デコーダ１２８が上位１６ビツトのエラー補正
マスクを与える。

次に第７図を参照すれば、ＷＢＢキュー６８．８８のブ
ロック図が示しである。主メモリ１０とメモリアクセス
装置１２間でのデータ転送は、−般に６４バイトのブロ
ックで行われる。従って、ＷＢＢキュー６８．８８はデ
ータを一時的に記憶するため、一連の８個の８バイトレ
ジスタ１３０を含む。ＷＢＢキューはデータの他に、各
８バイトレジスタに係わるデータパリティと有効ビット
も受け取る。レジスタ１３０のロードとアンロードを制
御するため、挿入及び除去ポインタ１３２．１３４が設
けられている。データの転送は、８つの連続したクロッ
クサイクルで生じる。つまりレジスタ１３０へのロート
時、クロックサイクルの各遷移毎に挿入ポインタ１３２
が１づつインクレメントされる。同じく、アンロード時
には、クロックサイクルの各遷移毎に除去ポインタ１３
４が１づつインクレメントされる。

一定の作動条件下では、書き戻しの動作を一時停滞させ
ることができる。例えば、ＣＰＵ１３がキャッシュ１８
内にメモリ要求を発生する。すると、メモリアクセス装
置１２は主メモリからのフェッチを開始し、対象のキャ
ッシュロケーションについてダーディビットをチエツク
する。ダーディビットが設定されていれば、主メモリか
らのフェッチが処理される一方で、データがキャッシュ
１８からＷＢＢキュー１３０に転送される。この時点で
、別のＣＰＵが現在キャッシュ１８内にだけ存在するデ
ータを要求すると、主メモリ１０は、メモリアクセス装
置１２がそのデータをＷＢＢキューを介して送ることを
要求する。また、要求されている書き戻しデータをキャ
ッシュ１８から受け取るまで、主メモリ１０は完了しな
い。ＷＢＢキューは現在、書き戻されたデータの唯一の
コピーを含んでいる。従って、主メモリからのデータ要
求を処理するため、単純にそのデータをダンプすること
はできない。そこで、ＷＢＢキューバイパス１３６が設
けられている。ＷＢＢキューバイパス１３６は、ＷＢＢ
キュー６８とＷＢＢキュー６８に入力された実際のデー
タの両人力を受け取るマルチプレクサ１３８を含む。前
記の特定条件下でマルチプレクサへの選択入力を切り換
えると、ＷＢＢキエー６８がバイパスされる。主メモリ
からのデータ要求が完了した後、マルチプレクサの選択
ラインが前の値に戻され、最初の書き戻し動作が完了さ
れる。

第 表

【図面の簡単な説明】

第１図はメモリアクセス装置によって主メモリに連結さ
れた中央処理装置を含むデータ処理システムのブロック
図；第２図は第１図のメモリアクセス装置のブロック図
で、２つの部分に分割された書き戻しバッファを示す；
第３図は書き戻しバッファの第１部分とそれに係わるエ
ラー修正コードハードウェアにブロック図；第４図は書
き戻しバッファの第２部分とそれに係わるエラー修正コ
ードハードウェアにブロック図：第５図はエラー修正コ
ード発生器、シンドローム計算器、及びビット修正ハー
ドウェアの配線図；第６図はエラーコード発生器用のＸ
ＯＲ加算回路の概略図；及び第７図は第３及び４図に示
した両方の書き戻しバッファ部分で使われる書込バッフ
ァキュー回路の概略図である。 １０・・・主メモリ、　　１８（２６，２８）・・・キ
ャッシュ（メモリ）、２０・・・データ通行管理器、２
２　　（５０，５２）・・・書き戻しバッファ、２４・
・・チエツクピットメモリ、５５．５６・・・キャッシ
ュ内データのエラー修正コードを求める手段（ＥＣＣ発
生器）、５８・・・キャッシュに記憶される先在データ
のエラー修正コードを求める手段、６０・・・エラー修
正コードを比較する手段（シンドローム計算器）、６２
．８２・・・エラー信号を受け取る手段（ビット修正ハ
ードウェア）。

Claims (1)

1. 【特許請求の範囲】 １、中央処理装置内に配置されたキャッシュメモリと主
   メモリ間での書き戻し動作を制御するための装置を有す
   るデジタルコンピュータシステムにおいて、 前記キャッシュ内に所望データが存在しないことを検出
   し、再充填要求信号を主メモリに送出する手段で、前記
   主メモリが所定時間の継続中に前記再充填要求信号を処
   理し、前記所望データを前記キャッシュに送出する手段
   を含む、前記所定時間の継続中に、キャッシュ内のロケ
   ーションから書き戻しバッファへ先在データを送出する
   手段、 前記所望データを主メモリから受け取り、前記キャッシ
   ュ内のロケーションに記憶する手段、及び 前記所望データのキャッシュへの送出が完了されると、
   前記先在データを書き戻しバッファから主メモリへ送出
   する手段、 を備えたデジタルコンピュータシステム。 ２、前記書き戻しバッファに送出される前記先在データ
   についてのエラー修正コードを求める手段を含む請求項
   １記載のデジタルコンピュータシステム。 ３、前記エラー修正コードを求める手段が、前記所定時
   間の継続中にエラー修正コードを求める請求項２記載の
   デジタルコンピュータシステム。 ４、前記キャッシュ内に記憶された前記先在データにつ
   いてのエラー修正コードを求める手段を含む請求項３記
   載のデジタルコンピュータシステム。 ５、前記キャッシュ内に記憶された前記先在データにつ
   いてのエラー修正コードを求める手段が、前記所定時間
   の継続前にエラー修正コードを求める請求項４記載のデ
   ジタルコンピュータシステム。 ６、前記所定時間の継続前及び中に求められた両エラー
   修正コードを比較し、両者間の差に応じた大きさを持つ
   固有のエラー信号を送出する手段を含む請求項３記載の
   デジタルコンピュータシステム。 ７、前記エラー信号を受け取り、該エラー信号を修正マ
   スクに変換し、該修正マスクを前記書き戻しバッファに
   送出されたデータと組合せ、組合せ後の信号を書き戻し
   バッファ内に記憶する手段を含む請求項６記載のデジタ
   ルコンピュータシステム。 ８、前記組合せ手段が、前記修正マスクと前記書き戻し
   バッファに送出されたデータとのＸＯＲ（排他的論理和
   ）演算を行う手段を含む請求項７記載のデジタルコンピ
   ュータシステム。 ９、中央処理装置用のキャッシュメモリと主メモリ間で
   の書き戻し動作を制御するための装置を有するデジタル
   コンピュータシステムで、前記主メモリが、充填要求に
   応じて前記主メモリから前記キャッシュへ所定のデータ
   を送出する手段を含むものにおいて、 前記充填要求に応じて、前記キャッシュ内のロケーショ
   ンから書き戻しバッファへ先在データを転送する手段、 前記所定のデータを主メモリから受け取り、前記キャッ
   シュ内の前記ロケーションに記憶して、前記書き戻しバ
   ッファに転送された前記先在データと置き換える手段。 前記先在データを前記書き戻しバッファから前記主メモ
   リへ転送する手段、及び 前記先在データが前記主メモリによって受け取られる前
   に、前記キャッシュ内の前記ロケーションから転送され
   た前記先在データにおけるエラーを修正する手段、 を備えたデジタルコンピュータシステム。 １０、前記エラーを修正する手段が、前記キャッシュ内
   の前記ロケーションから前記先在データを受け取り、修
   正された先在データを前記書き戻しバッファに伝送する
   請求項９記載のデジタルコンピュータシステム。 １１、前記エラーを修正する手段が、前記主メモリから
   前記キャッシュ内に転送されたデータについてのエラー
   修正コードチェックビットパターンを発生する手段、該
   チェックビットパターンを記憶するチェックビットメモ
   リ、及び該チェックビットメモリから前記チェックビッ
   トパターンを読み取り、該チェックビットメモリから読
   み取ったチェックビットパターンを用いて、前記キャッ
   シュから転送された先在データを修正する手段を含む請
   求項９記載のデジタルコンピュータシステム。 １２、中央処理装置用のキャッシュメモリと主メモリと
   を有するデジタルコンピュータシステムにおけるデータ
   転送の方法で、前記主メモリが、充填要求に応じて前記
   主メモリから前記キャッシュへ所定のデータを送出する
   手段を含むものにおいて、 前記キャッシュ内のロケーションから書き戻しバッファ
   へ先在データを転送し、該先在データを書き戻しバッフ
   ァ内に記憶するステップ、前記所定のデータを主メモリ
   から受け取り、前記キャッシュ内の前記ロケーションに
   記憶して、前記書き戻しバッファに転送された前記先在
   データと置き換えるステップ、 前記先在データを前記書き戻しバッファから前記主メモ
   リへ転送するステップ、及び 前記先在データが前記主メモリによって受け取られる前
   に、前記キャッシュ内の前記ロケーションから転送され
   た前記先在データにおけるエラーを修正するステップ、 を含む方法。 １３、前記エラーが、前記先在データを前記キャッシュ
   内の前記ロケーションから前記書き戻しバッファへ転送
   ステップ中に修正される請求項１２記載の方法。 １４、先在データ中における前記エラーが、チェックビ
   ットメモリからチェックビットパターンを読み取り、該
   チェックビットパターンを用いて前記先在データを修正
   する請求項１２記載の方法。 １５、前記チェックビットパターンが、前記主メモリか
   ら前記キャッシュに転送された前記データから発生され
   る請求項１４記載の方法。 １６、前記主メモリからのデータが前記キャッシュに書
   き込まれたとき、前記チェックビットパターンが前記チ
   ェックビットメモリに書き込まれる請求項１５記載の方
   法。 １７、前記主メモリから前記キャッシュへのデータの転
   送完了に応じて、前記先在データが前記書き戻しバッフ
   ァから前記主メモリに転送される請求項１２記載の方法
   。