JPH0746323B2 - 部分書込みアクセスを圧縮する主記憶装置 - Google Patents
部分書込みアクセスを圧縮する主記憶装置Info
- Publication number
- JPH0746323B2 JPH0746323B2 JP60178985A JP17898585A JPH0746323B2 JP H0746323 B2 JPH0746323 B2 JP H0746323B2 JP 60178985 A JP60178985 A JP 60178985A JP 17898585 A JP17898585 A JP 17898585A JP H0746323 B2 JPH0746323 B2 JP H0746323B2
- Authority
- JP
- Japan
- Prior art keywords
- write access
- access
- partial write
- data
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】 〔概要〕 部分書込みアクセス機能を有する主記憶装置において，
先行する部分書込みアクセスによりアクセスされるメモ
リブロックと，後続する部分書込みアクセスのメモリブ
ロックとが一致しており，上記先行アクセスのメモリデ
ータの読出し中であれば，後続アクセスを先行アクセス
に重ね合わせることにより、部分書込みアクセスの圧縮
が行われるようにし，メモリアクセスに関するシステム
のスループットを向上させている。
先行する部分書込みアクセスによりアクセスされるメモ
リブロックと，後続する部分書込みアクセスのメモリブ
ロックとが一致しており，上記先行アクセスのメモリデ
ータの読出し中であれば，後続アクセスを先行アクセス
に重ね合わせることにより、部分書込みアクセスの圧縮
が行われるようにし，メモリアクセスに関するシステム
のスループットを向上させている。
〔産業上の利用分野〕 本発明は計算機システムにおける主記憶装置，特に主記
憶装置内において，同じメモリブロックに対する部分書
込みアクセスを重ね合わせ，スループットを向上させた
部分書込みアクセスを圧縮する主記憶装置に関するもの
である。
憶装置内において，同じメモリブロックに対する部分書
込みアクセスを重ね合わせ，スループットを向上させた
部分書込みアクセスを圧縮する主記憶装置に関するもの
である。
最近の計算機システムでは，そのシステムに含まれる周
辺装置数が増加する一方であり，各入出力のデータ転送
速度も，高速になってきている。そのため，主記憶装置
周りのスループットが問題になってきている。
辺装置数が増加する一方であり，各入出力のデータ転送
速度も，高速になってきている。そのため，主記憶装置
周りのスループットが問題になってきている。
一般に，主記憶装置の記憶部に対するアクセスには，次
の３種類のものがある。読出しアクセス，全書込みアク
セス，部分書込みアクセスである。全書込みアクセス
は，記憶部が一度に処理するデータ単位，例えば８バイ
トのデータ全部を書き換えるのに対し，部分書込みアク
セスは，その単位の一部分のみを書き換える。読出しア
クセス，全書込みアクセスが，主記憶装置に要求された
とき，記憶部に対するアクセスは,1メモリサイクルでよ
い。しかし，部分書込みアクセスの場合，データの読出
しと書込みとが必要となるため,2メモリサイクル必要と
なる。それ故，主記憶装置に対するアクセスのスループ
ット向上を図ろうとすると，部分書込みアクセスが大き
なネックとなる。
の３種類のものがある。読出しアクセス，全書込みアク
セス，部分書込みアクセスである。全書込みアクセス
は，記憶部が一度に処理するデータ単位，例えば８バイ
トのデータ全部を書き換えるのに対し，部分書込みアク
セスは，その単位の一部分のみを書き換える。読出しア
クセス，全書込みアクセスが，主記憶装置に要求された
とき，記憶部に対するアクセスは,1メモリサイクルでよ
い。しかし，部分書込みアクセスの場合，データの読出
しと書込みとが必要となるため,2メモリサイクル必要と
なる。それ故，主記憶装置に対するアクセスのスループ
ット向上を図ろうとすると，部分書込みアクセスが大き
なネックとなる。
従来，部分書込みアクセスによるメモリ使用時間を減少
させるため，記憶部に送出する書込みアクセスを溜めて
おく，いわゆるストアバッファにおいて，部分書込みア
クセスを重ねて，なるべく部分書込みアクセスを主記憶
装置へ送出しないようにしていた。しかし，処理装置に
より，高速性が要求されるようになると，ストアバッフ
ァにおいて重ねる制御は困難になってきている。
させるため，記憶部に送出する書込みアクセスを溜めて
おく，いわゆるストアバッファにおいて，部分書込みア
クセスを重ねて，なるべく部分書込みアクセスを主記憶
装置へ送出しないようにしていた。しかし，処理装置に
より，高速性が要求されるようになると，ストアバッフ
ァにおいて重ねる制御は困難になってきている。
本発明は上記問題点の解決を図り，主記憶装置におい
て，部分書込みアクセスの書込みデータを重ね合わせ，
部分書込みアクセスによるメモリ使用時間を減少させる
手段を提供する。
て，部分書込みアクセスの書込みデータを重ね合わせ，
部分書込みアクセスによるメモリ使用時間を減少させる
手段を提供する。
第１図は本発明の原理ブロック図を示す。
第１図において,10は主記憶装置,11は制御レジスタ,12
はストアデータレジスタ,13はアドレスレジスタ,14は部
分書込みアクセスによりデータ読出し中であるメモリブ
ロックのアドレスをパイプラインの各ステージに対応し
て保持する読出し中バンクアドレス保持回路,15は部分
書込みアクセスについて先行アクセスのメモリブロック
と後続アクセスのメモリブロックとが一致するか否かを
アドレスを保持するパイプラインに応じて判定する圧縮
可否判定回路,16は先行する部分書込みアクセスの書込
みデータと後続する部分書込みアクセスの書込みデータ
とを重ね合わせるマージ回路,17および18はエラー検出
・訂正用のチェックビットを生成するチェックビット生
成回路,19は各々独立して動作可能なメモリブロック,20
はメモリブロック内アドレスレジスタ,21はデータを記
憶する記憶部,22はデータが読み出されるリードデータ
レジスタ,23は書込みデータが設定されるライトデータ
レジスタ,24はデータに付されるチェックビットにより
エラー検出・エラー訂正を行うエラー検出訂正回路,25
はフェッチデータレジスタを表す。
はストアデータレジスタ,13はアドレスレジスタ,14は部
分書込みアクセスによりデータ読出し中であるメモリブ
ロックのアドレスをパイプラインの各ステージに対応し
て保持する読出し中バンクアドレス保持回路,15は部分
書込みアクセスについて先行アクセスのメモリブロック
と後続アクセスのメモリブロックとが一致するか否かを
アドレスを保持するパイプラインに応じて判定する圧縮
可否判定回路,16は先行する部分書込みアクセスの書込
みデータと後続する部分書込みアクセスの書込みデータ
とを重ね合わせるマージ回路,17および18はエラー検出
・訂正用のチェックビットを生成するチェックビット生
成回路,19は各々独立して動作可能なメモリブロック,20
はメモリブロック内アドレスレジスタ,21はデータを記
憶する記憶部,22はデータが読み出されるリードデータ
レジスタ,23は書込みデータが設定されるライトデータ
レジスタ,24はデータに付されるチェックビットにより
エラー検出・エラー訂正を行うエラー検出訂正回路,25
はフェッチデータレジスタを表す。
制御レジスタ11には，リクエスト要求やリクエスト種別
情報が格納される。また，メモリブロック19のアドレス
を示すバンクアドレスが設定される。記憶部21からのデ
ータ読出しには，所定の時間がかかるため，制御レジス
タ11の制御情報は，パイプラインにより，順次シフトさ
れて，読出し中バンクアドレス保持回路14に送り込まれ
る。また，ストアデータレジスタ12に設定された書込み
データ，パイプラインにより順次シフトされて処理され
る。
情報が格納される。また，メモリブロック19のアドレス
を示すバンクアドレスが設定される。記憶部21からのデ
ータ読出しには，所定の時間がかかるため，制御レジス
タ11の制御情報は，パイプラインにより，順次シフトさ
れて，読出し中バンクアドレス保持回路14に送り込まれ
る。また，ストアデータレジスタ12に設定された書込み
データ，パイプラインにより順次シフトされて処理され
る。
圧縮可否判定回路15は，制御レジスタ11に新たな部分書
込みアクセス要求が設定されると，同じメモリブロック
に対する先行する部分書込みアクセスがないかどうか調
べる。もし，先行アクセスがデータ読出し中であれば，
マージ回路16にマージを指示する信号を送出し，マージ
回路16は，この信号により，先行アクセスの書込みデー
タに，後続アクセスの書込みデータを重ね合わせる。そ
して，後続する部分書込みアクセスを消去させる。
込みアクセス要求が設定されると，同じメモリブロック
に対する先行する部分書込みアクセスがないかどうか調
べる。もし，先行アクセスがデータ読出し中であれば，
マージ回路16にマージを指示する信号を送出し，マージ
回路16は，この信号により，先行アクセスの書込みデー
タに，後続アクセスの書込みデータを重ね合わせる。そ
して，後続する部分書込みアクセスを消去させる。
部分書込みアクセスの書込みデータは，最終的には，リ
ードデータレジスタ22を介して，記憶部21から読み出さ
れたデータとマージされ，ライトデータレジスタ23を介
して記憶部21に書き込まれるが，連続する同一メモリブ
ロック19に対する複数の部分書込みアクセスは，圧縮さ
れて，一度の読出しおよび一度の書込みで処理されるこ
とになる。
ードデータレジスタ22を介して，記憶部21から読み出さ
れたデータとマージされ，ライトデータレジスタ23を介
して記憶部21に書き込まれるが，連続する同一メモリブ
ロック19に対する複数の部分書込みアクセスは，圧縮さ
れて，一度の読出しおよび一度の書込みで処理されるこ
とになる。
本発明は，部分書込みアクセスについて，記憶部21の元
データと，部分書込みのデータとをマージするにあたっ
て，主記憶装置10に部分書込みアクセス要求があってか
ら，記憶部21の元データを読み出すまでに所定の時間が
かかることに着目して，この時間内において，同一のメ
モリブロック19に対する部分書込みアクセスが，複数回
あったときに，それらの部分書込みデータを記憶部21へ
の書込み前にマージして，書込みデータを１つに圧縮す
るようにしている。従って，先行する部分書込みアクセ
スによる実際の記憶部21へのデータ設定時に，後続する
部分書込みアクセスについての書込み処理もなされるこ
とになる。なお，同一メモリブロック19内における部分
書込みアクセスのアドレスは，例えば主記憶制御装置に
おいて，同じアドレスのものだけが，主記憶装置10に対
し要求が発せられるように，ビジー制御がなされる。
データと，部分書込みのデータとをマージするにあたっ
て，主記憶装置10に部分書込みアクセス要求があってか
ら，記憶部21の元データを読み出すまでに所定の時間が
かかることに着目して，この時間内において，同一のメ
モリブロック19に対する部分書込みアクセスが，複数回
あったときに，それらの部分書込みデータを記憶部21へ
の書込み前にマージして，書込みデータを１つに圧縮す
るようにしている。従って，先行する部分書込みアクセ
スによる実際の記憶部21へのデータ設定時に，後続する
部分書込みアクセスについての書込み処理もなされるこ
とになる。なお，同一メモリブロック19内における部分
書込みアクセスのアドレスは，例えば主記憶制御装置に
おいて，同じアドレスのものだけが，主記憶装置10に対
し要求が発せられるように，ビジー制御がなされる。
第２図は本発明が関連する計算機システムの概略図，第
３図は本発明の一実施例ブロック図，第４図はパイプラ
インPX部の詳細回路図，第５図は本発明に関連して用い
られる主記憶制御装置の例，第６図は本発明の他の一実
施例ブロック図を示す。
３図は本発明の一実施例ブロック図，第４図はパイプラ
インPX部の詳細回路図，第５図は本発明に関連して用い
られる主記憶制御装置の例，第６図は本発明の他の一実
施例ブロック図を示す。
第２図において,10−０および10−１は本発明が適用さ
れる主記憶装置であり，少なくとも，読出しアクセス，
全書込みアクセスおよび部分書込みアクセスの３種類の
アクセスが可能になっているものである。30は主記憶制
御装置（MCU）であり，主記憶装置に対するアクセス制
御を行う装置である。31−０ないし31−２は例えば中央
処理装置やチャネルプロセッサ等の主記憶装置に対する
アクセスを発生する装置である。
れる主記憶装置であり，少なくとも，読出しアクセス，
全書込みアクセスおよび部分書込みアクセスの３種類の
アクセスが可能になっているものである。30は主記憶制
御装置（MCU）であり，主記憶装置に対するアクセス制
御を行う装置である。31−０ないし31−２は例えば中央
処理装置やチャネルプロセッサ等の主記憶装置に対する
アクセスを発生する装置である。
第３図に示す主記憶装置10において，第１図と同符号の
ものは，第１図図示のものに対応する。部分書込みアク
セスにおけるデータ読出し中の時間制御のために，特に
OPコードや読出し中バンクアドレスを保持する回路14−
1,14−2,…はパイプライン化され，多段に構成されてい
る。第１図図示圧縮可否判定回路15についても，第３図
において，判定回路15−1,15−2,…と示すように多段に
構成される。また，書込みデータSTDをマージするため
の回路16−1,16−2,…が設けられる。
ものは，第１図図示のものに対応する。部分書込みアク
セスにおけるデータ読出し中の時間制御のために，特に
OPコードや読出し中バンクアドレスを保持する回路14−
1,14−2,…はパイプライン化され，多段に構成されてい
る。第１図図示圧縮可否判定回路15についても，第３図
において，判定回路15−1,15−2,…と示すように多段に
構成される。また，書込みデータSTDをマージするため
の回路16−1,16−2,…が設けられる。
40は部分書込み制御回路であり，マージ回路41およびセ
レクタ42に対する制御信号を出力し，部分書込みを制御
する。
レクタ42に対する制御信号を出力し，部分書込みを制御
する。
まず，同一メモリブロック19に対する部分書込みアクセ
スが単独にあった場合について説明する。その動作は従
来の主記憶装置とほぼ同様であると考えてよい。なお，
従来の主記憶装置の場合，第３図に示す判定回路15−1,
15−2,…およびマージ回路16−1,16−2,…等は存在しな
い。
スが単独にあった場合について説明する。その動作は従
来の主記憶装置とほぼ同様であると考えてよい。なお，
従来の主記憶装置の場合，第３図に示す判定回路15−1,
15−2,…およびマージ回路16−1,16−2,…等は存在しな
い。
部分書込みアクセスが，主記憶装置10へ送られると，そ
のリクエスト種別OP等が制御レジスタ11に設定され，書
込みデータSTDがストアデータレジスタ12に設定され，
アドレスADDRESS情報がアドレスレジスタ13に設定され
る。メモリブロック19を示すバンクアドレスは，制御レ
ジスタ11へ送られる。アドレスは，その内容により，該
当するメモリブロック19のレジスタ20へ送られ，書込み
データは，ストアデータレジスタ12からP1STDR,P2STDR,
…PXSTDRと順次シフトされる。
のリクエスト種別OP等が制御レジスタ11に設定され，書
込みデータSTDがストアデータレジスタ12に設定され，
アドレスADDRESS情報がアドレスレジスタ13に設定され
る。メモリブロック19を示すバンクアドレスは，制御レ
ジスタ11へ送られる。アドレスは，その内容により，該
当するメモリブロック19のレジスタ20へ送られ，書込み
データは，ストアデータレジスタ12からP1STDR,P2STDR,
…PXSTDRと順次シフトされる。
制御レジスタ11により，該当するメモリブロック19にデ
ータ読出し要求信号が送られ，所定の時間経過後に，リ
ードデータレジスタ22に読出しデータが用意される。読
出しデータは，そのチェックビットにより，エラー検出
訂正回路24によって，エラーチェックがなされ，エラー
があれば，エラー訂正される。その後，マージ回路41に
よって，書込みデータとマージされる。即ち，マージ回
路41は，書込みデータと共に送られてくるバイトマーク
信号（BM）により,BM＝１のバイト書込みデータを,BM＝
０のバイトは読出しデータを選択する。マージされたデ
ータから，チェックビット生成回路18によって新たなチ
ェックビットが作成され，チェックビットが付されたデ
ータは，部分書込み制御回路40からの書込み信号によっ
て，セレクタ42を介してライトデータレジスタ23に設定
され，記憶部21に書き込まれる。
ータ読出し要求信号が送られ，所定の時間経過後に，リ
ードデータレジスタ22に読出しデータが用意される。読
出しデータは，そのチェックビットにより，エラー検出
訂正回路24によって，エラーチェックがなされ，エラー
があれば，エラー訂正される。その後，マージ回路41に
よって，書込みデータとマージされる。即ち，マージ回
路41は，書込みデータと共に送られてくるバイトマーク
信号（BM）により,BM＝１のバイト書込みデータを,BM＝
０のバイトは読出しデータを選択する。マージされたデ
ータから，チェックビット生成回路18によって新たなチ
ェックビットが作成され，チェックビットが付されたデ
ータは，部分書込み制御回路40からの書込み信号によっ
て，セレクタ42を介してライトデータレジスタ23に設定
され，記憶部21に書き込まれる。
部分書込みアクセスにおけるデータ読出し中に，連続し
て同一メモリブロック19に対する部分書込みアクセスが
あると，従来の場合，先行するアクセスの書込みが反映
される前に，後続アクセスに関するデータ読出しが行わ
れ，データに矛盾が生じることになる。従って，その排
他制御を主記憶制御装置側で行うようにされている。
て同一メモリブロック19に対する部分書込みアクセスが
あると，従来の場合，先行するアクセスの書込みが反映
される前に，後続アクセスに関するデータ読出しが行わ
れ，データに矛盾が生じることになる。従って，その排
他制御を主記憶制御装置側で行うようにされている。
本発明の場合，同一メモリブロック19に対する部分書込
みアクセスは，連続して受け入れることができるように
なっており，しかも，記憶部21に対する書込みは,1回で
済むようになっている。即ち，部分書込みアクセスの要
求が，制御レジスタ11に設定されると，判定回路15−1,
15−2,…は，バンクアドレスの比較と，リクエスト種別
の比較等を行い，それぞれ同一メモリブロック19に対す
る部分書込みアクセスが先行して存在するか否かを判定
する。もし，存在すれば，対応するマージ回路16−1,16
−2,…によって，その書込みデータと，新たな書込みデ
ータとをマージし，後続する部分書込みアクセスを消去
する。これにより，部分書込みアクセスが，先行するも
のに圧縮されることになる。
みアクセスは，連続して受け入れることができるように
なっており，しかも，記憶部21に対する書込みは,1回で
済むようになっている。即ち，部分書込みアクセスの要
求が，制御レジスタ11に設定されると，判定回路15−1,
15−2,…は，バンクアドレスの比較と，リクエスト種別
の比較等を行い，それぞれ同一メモリブロック19に対す
る部分書込みアクセスが先行して存在するか否かを判定
する。もし，存在すれば，対応するマージ回路16−1,16
−2,…によって，その書込みデータと，新たな書込みデ
ータとをマージし，後続する部分書込みアクセスを消去
する。これにより，部分書込みアクセスが，先行するも
のに圧縮されることになる。
第４図はパイプラインの１単位であるPX部の回路例であ
る。PXCNTのレジスタ14xには，アクセス要求の有効／無
効を示すバリッドビットV,例えば４ビットにエンコード
したバンクアドレスBAD0〜4,リクエスト種別を示すOPコ
ードが設定される。OPコードにおいて,FSTは全書込みア
クセス,PSTは部分書込みアクセス,FCHは読出しアクセス
の要求を示す。
る。PXCNTのレジスタ14xには，アクセス要求の有効／無
効を示すバリッドビットV,例えば４ビットにエンコード
したバンクアドレスBAD0〜4,リクエスト種別を示すOPコ
ードが設定される。OPコードにおいて,FSTは全書込みア
クセス,PSTは部分書込みアクセス,FCHは読出しアクセス
の要求を示す。
判定回路15xは，比較回路51とアンド回路52とからな
る。比較回路51は，当該PX部の保持するバンクアドレス
と，新たなアクセス要求であるP0部のバンクアドレスと
を比較する。これが一致し，かつバリッドビットＶが有
効で，どちらのアクセスも部分書込みアクセスPSTであ
る場合に，アンド回路52からマージ指示信号が出力され
る。
る。比較回路51は，当該PX部の保持するバンクアドレス
と，新たなアクセス要求であるP0部のバンクアドレスと
を比較する。これが一致し，かつバリッドビットＶが有
効で，どちらのアクセスも部分書込みアクセスPSTであ
る場合に，アンド回路52からマージ指示信号が出力され
る。
マージ部53は，例えば処理単位が８バイトであるとき，
各バイトに対応して８個用意される。マージを処理する
選択部56は，アンド回路57および58からなる。判定回路
15xにおけるアンド回路52の出力が“1"であり，かつP0S
TDR（制御レジスタ11）のバイトマークBMが“1"である
と，アンド回路54の出力により，選択部56は,P0STDRの
書込みデータを選択して，次段のレジスタ59（PX+1STD
R）へ送出する。そうでない場合には，レジスタ55（PXS
TDR）のバイトデータBYTE0をレジスタ59へ送る。
各バイトに対応して８個用意される。マージを処理する
選択部56は，アンド回路57および58からなる。判定回路
15xにおけるアンド回路52の出力が“1"であり，かつP0S
TDR（制御レジスタ11）のバイトマークBMが“1"である
と，アンド回路54の出力により，選択部56は,P0STDRの
書込みデータを選択して，次段のレジスタ59（PX+1STD
R）へ送出する。そうでない場合には，レジスタ55（PXS
TDR）のバイトデータBYTE0をレジスタ59へ送る。
バイトマークBMを記憶するレジスタ60の内容は，オア回
路61を経て，次段のレジスタ62へ送られる。
路61を経て，次段のレジスタ62へ送られる。
マージ部53によってマージがなされると，後続する部分
書込みアクセスに関するP0CNTの制御データは，バリッ
ドビットＶが“0"にされて,P1CNTへシフトされる。従っ
て，後続する新たな部分書込みアクセスは無効化され，
消去されたことになる。このマージによって，先行する
部分書込みアクセスの書込みデータと，後続する部分書
込みアクセスの書込みデータとが，同時に記憶部21へ設
定される。
書込みアクセスに関するP0CNTの制御データは，バリッ
ドビットＶが“0"にされて,P1CNTへシフトされる。従っ
て，後続する新たな部分書込みアクセスは無効化され，
消去されたことになる。このマージによって，先行する
部分書込みアクセスの書込みデータと，後続する部分書
込みアクセスの書込みデータとが，同時に記憶部21へ設
定される。
第５図は本発明に関連して用いられる主記憶制御装置の
例を示す。
例を示す。
P0,P1,P2は，各々第２図図示アクセス発生装置30−0,30
−1,30−２からのアクセスを受け取るレジスタである。
レジスタP0,P1中のOPは，オペレーション（OP）コード
を表している。S0,S1は，部分書込みアクセスが主記憶
装置へ送出されたとき，そのアクセスのアドレス情報を
保持するレジスタであり,L1,L2,…Lxは主記憶装置から
の読出しデータ，エラー等を処理するためのパイプライ
ンの各ステージを表し、MRは選択回路で選ばれたアクセ
スを主記憶装置へ送出するインタフェースレジスタを表
す。
−1,30−２からのアクセスを受け取るレジスタである。
レジスタP0,P1中のOPは，オペレーション（OP）コード
を表している。S0,S1は，部分書込みアクセスが主記憶
装置へ送出されたとき，そのアクセスのアドレス情報を
保持するレジスタであり,L1,L2,…Lxは主記憶装置から
の読出しデータ，エラー等を処理するためのパイプライ
ンの各ステージを表し、MRは選択回路で選ばれたアクセ
スを主記憶装置へ送出するインタフェースレジスタを表
す。
70,71は比較回路,72は優先順位回路,73は主記憶バンク
ビジー制御回路,74はアクセス選択回路,75はリセット論
理回路を表す。
ビジー制御回路,74はアクセス選択回路,75はリセット論
理回路を表す。
例えば,P0に部分書込みアクセス（A00）が設定される
と，優先順位回路72にその各情報が入力される。ここ
で，動作はレジスタS0のＶが“0"の場合と,Vが“1"の場
合とで２種類に分かれる。
と，優先順位回路72にその各情報が入力される。ここ
で，動作はレジスタS0のＶが“0"の場合と,Vが“1"の場
合とで２種類に分かれる。
レジスタS0のＶが“0"の場合の動作は，以下の通りであ
る。上記アクセスA00のアドレスと，レジスタS0に保持
されているアドレスとが，比較回路70によって比較され
るが,V＝０であるため，比較回路70の出力は“0"であ
る。この場合，通常の優先順位論理でアクセスが選択さ
れる。即ち，主記憶バンクビジーの状態に従って，許さ
れたアクセスの間の優先順位が高いものが選択され，主
記憶装置へ送られる。このとき，レジスタS0へアドレス
が設定され,V＝１とされる。また，その主記憶のバンク
がビジーと設定される。
る。上記アクセスA00のアドレスと，レジスタS0に保持
されているアドレスとが，比較回路70によって比較され
るが,V＝０であるため，比較回路70の出力は“0"であ
る。この場合，通常の優先順位論理でアクセスが選択さ
れる。即ち，主記憶バンクビジーの状態に従って，許さ
れたアクセスの間の優先順位が高いものが選択され，主
記憶装置へ送られる。このとき，レジスタS0へアドレス
が設定され,V＝１とされる。また，その主記憶のバンク
がビジーと設定される。
Ｖ＝１の場合における部分書込みアクセスは，次のよう
に処理される。比較回路70の比較結果が“1"の場合，主
記憶バンクビジーの状態によらずに，このアクセスは優
先順位に参加できる。なお，このとき，対応する主記憶
バンクはビジー状態である。このアクセスが，アクセス
選択回路74により選ばれれば，主記憶装置へアクセスが
送られる。レジスタS0,主記憶バンクビジー状態はセッ
トの必要はない。比較回路70の比較結果が“0"の場合
は,V＝０と同様の扱いとなる。レジスタS0のＶは，パイ
プラインのステージLxの情報により，リセットされる。
に処理される。比較回路70の比較結果が“1"の場合，主
記憶バンクビジーの状態によらずに，このアクセスは優
先順位に参加できる。なお，このとき，対応する主記憶
バンクはビジー状態である。このアクセスが，アクセス
選択回路74により選ばれれば，主記憶装置へアクセスが
送られる。レジスタS0,主記憶バンクビジー状態はセッ
トの必要はない。比較回路70の比較結果が“0"の場合
は,V＝０と同様の扱いとなる。レジスタS0のＶは，パイ
プラインのステージLxの情報により，リセットされる。
以上のように，主記憶制御装置30は，部分書込みアクセ
スについて，現在すでに処理中である部分書込みアクセ
スがあって，そのアドレスがバンクアドレスを含めて一
致する場合には，連続的に後続する部分書込みアクセス
を主記憶装置へ伝える。
スについて，現在すでに処理中である部分書込みアクセ
スがあって，そのアドレスがバンクアドレスを含めて一
致する場合には，連続的に後続する部分書込みアクセス
を主記憶装置へ伝える。
なお，レジスタS0を複数個備えるようにしてもよく，ま
たパイプラインの各ステージをレジスタS0と同様の目的
に使用することにより，同じアドレスの部分書込みアク
セスが，ビジー待ち状態に入ることなく，主記憶装置に
伝達されるようにしてもよい。
たパイプラインの各ステージをレジスタS0と同様の目的
に使用することにより，同じアドレスの部分書込みアク
セスが，ビジー待ち状態に入ることなく，主記憶装置に
伝達されるようにしてもよい。
第６図は本発明に関する主記憶装置の他の一実施例ブロ
ック図である。
ック図である。
第６図において，第５図と同符号のものは，第５図のも
のに対応し,80はライトデータ保持回路,81はライトデー
タ読出し回路を表す。
のに対応し,80はライトデータ保持回路,81はライトデー
タ読出し回路を表す。
第６図に示す実施例の場合にも，制御レジスタ11の内
容，即ち，バンクアドレスやOPコードの情報等を保持す
るレジスタ14−1,14−2,…が，パイプラインの各ステー
ジに設けられ，これに対応して，判定回路15−1,15−2,
…等が設けられる。本実施例の場合，第３図に示すマー
ジ回路16−1,16−2,…等は１つにまとめられ，回路規模
の縮小化が図られている。
容，即ち，バンクアドレスやOPコードの情報等を保持す
るレジスタ14−1,14−2,…が，パイプラインの各ステー
ジに設けられ，これに対応して，判定回路15−1,15−2,
…等が設けられる。本実施例の場合，第３図に示すマー
ジ回路16−1,16−2,…等は１つにまとめられ，回路規模
の縮小化が図られている。
判定回路15−1,15−2,…のいずれかが，部分書込みアク
セスの圧縮が可能であると判定すると，該当するメモリ
ブロック19に設けられているライトデータ読出し回路81
に対し，ライトデータ保持回路80が保持する書込みデー
タの読出し信号が出力され，その書込みデータがマージ
回路16へ供給される。
セスの圧縮が可能であると判定すると，該当するメモリ
ブロック19に設けられているライトデータ読出し回路81
に対し，ライトデータ保持回路80が保持する書込みデー
タの読出し信号が出力され，その書込みデータがマージ
回路16へ供給される。
マージ回路16は，単独の部分書込みアクセス要求の場合
には，ライトデータ保持回路80が保持する書込みデータ
と，リードデータレジスタ22を介して読み出されたデー
タとを，バイトマークに従ってマージする。一方，先行
する部分書込みアクセスと後続する部分書込みアクセス
とが重複して存在する場合には，ストアデータレジスタ
12に設定された後続アクセスの書込みデータSTDと，ラ
イトデータ保持回路80が保持する先行アクセスのデータ
とをマージする。
には，ライトデータ保持回路80が保持する書込みデータ
と，リードデータレジスタ22を介して読み出されたデー
タとを，バイトマークに従ってマージする。一方，先行
する部分書込みアクセスと後続する部分書込みアクセス
とが重複して存在する場合には，ストアデータレジスタ
12に設定された後続アクセスの書込みデータSTDと，ラ
イトデータ保持回路80が保持する先行アクセスのデータ
とをマージする。
第６図図示実施例の場合，第３図に示す実施例に比較し
て，マージに関する回路部分が少なくて済む利点がある
が，各メモリブロック19の入出力ピンが増加する。
て，マージに関する回路部分が少なくて済む利点がある
が，各メモリブロック19の入出力ピンが増加する。
以上説明したように，本発明によれば，主記憶装置にお
いて，同じメモリブロックに対する複数の部分書込みア
クセスが重ねられるので，特に主記憶装置における処理
負担が大きい部分書込みアクセスのメモリ使用時間を減
少させることができ，システムのスループットを向上さ
せることができるようになる。
いて，同じメモリブロックに対する複数の部分書込みア
クセスが重ねられるので，特に主記憶装置における処理
負担が大きい部分書込みアクセスのメモリ使用時間を減
少させることができ，システムのスループットを向上さ
せることができるようになる。
第１図は本発明の原理ブロック図，第２図は本発明が関
連する計算機システムの概要図，第３図は本発明の一実
施例ブロック図，第４図はパイプラインPX部の詳細回路
図，第５図は本発明に関連して用いられる主記憶制御装
置の例，第６図は本発明の他の一実施例ブロック図を示
す。 図中,10は主記憶装置,11は制御レジスタ,12はストアデ
ータレジスタ,13はアドレスレジスタ,14は読出し中バン
クアドレス保持回路,15は圧縮可否判定回路,16はマージ
回路,19はメモリブロック,21は記憶部,22はリードデー
タレジスタ,23はライトデータレジスタ,24はエラー検出
訂正回路,25はフェッチデータレジスタを表す。
連する計算機システムの概要図，第３図は本発明の一実
施例ブロック図，第４図はパイプラインPX部の詳細回路
図，第５図は本発明に関連して用いられる主記憶制御装
置の例，第６図は本発明の他の一実施例ブロック図を示
す。 図中,10は主記憶装置,11は制御レジスタ,12はストアデ
ータレジスタ,13はアドレスレジスタ,14は読出し中バン
クアドレス保持回路,15は圧縮可否判定回路,16はマージ
回路,19はメモリブロック,21は記憶部,22はリードデー
タレジスタ,23はライトデータレジスタ,24はエラー検出
訂正回路,25はフェッチデータレジスタを表す。
Claims (1)
- 【請求項１】独立に動作可能な複数のメモリブロック
（19）を有し，部分書込みアクセスの処理が可能な主記
憶装置において， 部分書込みアクセスによりデータ読出し中であるメモリ
ブロックを示す回路（14）と， 先行する部分書込みアクセスの書込みデータと，後続す
る部分書込みアクセスの書込みデータとをマージする回
路（16）と， 部分書込みアクセスが当該主記憶装置に送られてきたと
き，少なくとも先行する部分書込みアクセスがあり，ア
クセスされるメモリブロックが共通であるか否かをアド
レスを保持するパイプラインに応じて判定する回路（1
5）とを備え， 該判定回路（15）の出力にもとづいて，上記マージ回路
（16）により書込みデータのマージを行い，当該後続す
る部分書込みアクセスを消すことにより，部分書込みア
クセスの圧縮が行われるようにしたことを特徴とする部
分書込みアクセスを圧縮する主記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60178985A JPH0746323B2 (ja) | 1985-08-14 | 1985-08-14 | 部分書込みアクセスを圧縮する主記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60178985A JPH0746323B2 (ja) | 1985-08-14 | 1985-08-14 | 部分書込みアクセスを圧縮する主記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6238953A JPS6238953A (ja) | 1987-02-19 |
| JPH0746323B2 true JPH0746323B2 (ja) | 1995-05-17 |
Family
ID=16058095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60178985A Expired - Fee Related JPH0746323B2 (ja) | 1985-08-14 | 1985-08-14 | 部分書込みアクセスを圧縮する主記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746323B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6431238A (en) * | 1987-07-27 | 1989-02-01 | Fujitsu Ltd | System for controlling store buffer |
| JPH01194046A (ja) * | 1988-01-29 | 1989-08-04 | Hitachi Ltd | メモリアクセス方式 |
| JP3081614B2 (ja) * | 1989-03-08 | 2000-08-28 | 富士通株式会社 | 部分書込み制御装置 |
| JPH04111142A (ja) * | 1990-08-31 | 1992-04-13 | Nec Gumma Ltd | 主記憶装置 |
| JPH0916468A (ja) * | 1995-06-30 | 1997-01-17 | Nec Corp | メモリアクセス方式 |
| JP4918794B2 (ja) * | 2006-03-16 | 2012-04-18 | 日本電気株式会社 | コンピュータ装置及びそのデータ転送方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5941215B2 (ja) * | 1979-10-09 | 1984-10-05 | 富士通株式会社 | 主記憶装置書込み制御方式 |
-
1985
- 1985-08-14 JP JP60178985A patent/JPH0746323B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6238953A (ja) | 1987-02-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6061783A (en) | Method and apparatus for manipulation of bit fields directly in a memory source | |
| US4665479A (en) | Vector data processing system for indirect address instructions | |
| US4918695A (en) | Failure detection for partial write operations for memories | |
| JPH0746323B2 (ja) | 部分書込みアクセスを圧縮する主記憶装置 | |
| JP3534917B2 (ja) | メモリアクセス制御方法 | |
| JPS5941215B2 (ja) | 主記憶装置書込み制御方式 | |
| US4737908A (en) | Buffer memory control system | |
| JPS61199141A (ja) | 記憶装置 | |
| JPS6155755A (ja) | メモリ制御装置 | |
| JPS60214043A (ja) | パイプライン制御回路 | |
| JPS5836434B2 (ja) | バツフアメモリソウチ | |
| JPH04104345A (ja) | Ｅｃｃ機構付主記憶装置の部分書き換えデータの書き込み制御方式 | |
| JPH02222047A (ja) | メモリ制御装置 | |
| JPS62212745A (ja) | バツフア記憶を有するデ−タ処理装置 | |
| KR100454652B1 (ko) | 하이파이버스시스템의주기억장치 | |
| JPH1063569A (ja) | 主メモリデータ書込み装置 | |
| JPH0439099B2 (ja) | ||
| JPH0136137B2 (ja) | ||
| JPH0514293B2 (ja) | ||
| JPS60142450A (ja) | 記憶システム | |
| JPS6144340B2 (ja) | ||
| JPS63216150A (ja) | 記憶装置 | |
| JPH02235154A (ja) | メモリ制御装置 | |
| JPS5899860A (ja) | 主記憶書込み制御方式 | |
| JPS6388659A (ja) | キヤツシユメモリ制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |