JPH02222047A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 皮血欠ヱ 本発明はメモリ制御装置に関し、特に主記憶装置に接続
され部分書込を処理するメモリ制御装置に関する。

従」ＪＬ街 従来、主記憶装置と接続されたメモリ制御装置では、主
記憶の信頼性、可用性および保守性を向上させるためエ
ラー訂正コード（ＥＣＣ）が用いられている。このＥＣ
Ｃを用いた部分書込処理では、主記憶装置から読出され
たデータおよびＥＣＣに対してＥＣＣ訂正処理が行なわ
れ、その所望の部分のデータと訂正されたデータとがマ
ージされ、マージされたデータに基づいてＥＣＣが生成
され、生成されたＦ、ＣＣとマージされたデータとが併
合されて主記憶装置に対し書込まれる。

この部分書込動作において、読出後書込終了までは、ア
クセス中のアドレスに対し他のアクセスがあるとデータ
保証されない、このため、アクセスされたバンクに対す
るとり一信号の発生信号を通常の読出、書込時間よりも
長い時間設定して池のアクセスリクエスト信号を抑止す
るか、またはアクセス中のアドレスと新たにアクセスさ
れたアドレスとの比較により、同一アドレスへのアクセ
スを抑止する必要がある。

さらに、部分書込処理では、どのバイトに対して要求元
のデータと差し替えるかを識別するバイトポジションが
必要とされるため、主記憶装置とのインタフェースの本
数も増加する。

また、主記憶装置は一般的に複数のカードから構成され
るインタリーブ構成が採用されている。

部分書込機能を満足するため誤り訂正符号（以下ＥＣＣ
）生成、訂正回路を有し、読出書込サイクルと部分書込
サイクルが異なるためにそれぞれ管理される。すなわち
、部分書込時にはマージ後のＥＣＣ生成と同一アドレス
に書込が必要なため、主記憶装置とのインタフェースと
してバイトポジシロンが必要になり、また読出や書込サ
イクルと部分書込サイクルとのμなるサイクルを管理す
る制御手段が必要となる欠点がある。

九匪Ω旦工 本発明の目的は、主記憶装置とのインタフェースの削減
を図り、またサイクル管理の制御も簡単化することがで
きるメモリ制御装置を提供することである。

及ユビｌ」處 本発明によれば、Ｎバンクからなるインタリーブ構成を
採る主記憶装置を制御するメモリアクセス制御装置であ
って、メモリアクセス要求元からのリクエストが部分書
込リクエストのとき、リクエストアドレス、コードおよ
び書込データを格納する格納手段と、前記メモリアクセ
ス要求元からのリクエストが部分書込リクエストのとき
、前記主記憶装置に対して読出アドレスを出力し、その
バンクに対する前記主記憶装置からの読出データを選択
し、前記格納手段に格納された書込データとマージして
マージ後のデータに対してエラー訂正符号を付加して出
力する出力手段と、この出力手段から出力されたニジ−
訂正符号付きマージデータを前記主記憶装置に書込むた
め前記格納手段の出力から書込信号を生成しエラー訂正
符号付きマージデータおよび書込アドレスとともに前記
主記憶装置に転送する転送手段とを含むことを特徴とす
るメモリ制御装置が得られる。

ｗ’ 次に、本発明の一実施例について図面を参照しなから詳
細に説明する。

第１図を参照すると、本発明の一実施例は第１の演算プ
ロセッサ（図示せず、以下ＥＰＵ　１　）からのリクエ
ストアドレス、書込および読出等の動作指示を示すリク
エストコードおよびストアデータ（以下単にリクエスト
）を受付けるＥＰＵＩリクエスト受付バッファ、１０．
第２の演算プロセッサ（図示せず、以下ＥＰＵ２）から
のリクエストを受付けるＥＰＵ２リクエスト受付バッフ
ァ１１゜入出カプロセッサ（図示せず、ｌ０Ｐ）からの
リクエストを受付けるＩＯＰリクエスト受付バッファ１
２．こららバッファ１０〜１２を介して各要求元から与
えられるリクエストに対して主記憶装置のバンクビジー
チエツクを行ない、ビジーチエツクにパスした時に装置
間の優先度がとられて１つのリクエストを選択するビジ
ーチエツク回路１３、このビジーチエツク回路１３の出
力により選択された受付バッファ１０〜１２のうちの１
つからのデータを選択し格納するストアデータレジスタ
２０．前記とジ−チエツク回路１３の出力により選択さ
れた受付バッファ１０〜１２のうちの１つからのリクエ
ストアドレスを選択し格納するリクエストアドレスレジ
スタ２１．前記ビジーチエツク回路１３の出力により選
択された受付バッファ１０〜１２のうちの１つからのリ
クエストコードを格納するリクエストコードレジスタ２
２．ストアデータレジスタ２０からのストアデータに基
づいてＥＣＣを生成するＥＣＣ生戒回路８６１部分書込
時、要求元からストアデータレジスタ２０を介して与え
られるストアデータを、主記憶装置からのりプライデー
タが返ってくるまで保持する部分書込データバッファ８
２．各バンクＯ〜３のそれぞれからの読出データを格納
するりプライデータレジスタ７０〜７３．これらデータ
レジスタ７０〜７３のデータを訂正するＥＣＣ訂正回路
７４および７５．これ等ＥＣＣ訂正回路からの訂正結果
を格納するＥＣＣ訂正結果レジスタ７６および７７、読
出データがこれらレジスタ７６および７７にセ・シトさ
れるタイミングで前記部分書込データバッファ８２から
データを格納する部分書込データレジスタ８３１部分書
込時、レジスタ６７および７７から与えられる訂正デー
タのうち１６バイトのうち８バイトの訂正データを選択
する２ウェイセレクタ７８．このセレクタ７８で選択さ
れた８バイトのデータの内、要求元の示すバイトのみ要
求元からの書込データと差替えるマージ回路８４．この
マージ回路８４で生成された新たなデータに基づきＢＣ
Ｃを生成するＥＣＣ生成回路８５、部分書込時において
は回路８５からのデータを格納し、全書込時においては
回路８６からのデータを格納する主記憶装置のバンク０
．１．２および３に５対するストアデータレジスタ８７
，８８．８９および９０．およびレジスタ７６および７
７からの訂正データをＥＰＵＩ、ＥＰｔＪ２およびＩＯ
Ｐに対するリプライデータとするリプライ送出レジスタ
７９．８０および８１を含む。

本発明の一実施例の特徴部分を以下説明する。

第２図を参照すると、主記憶バンク書込信号生成回路３
１は、リクエストコードレジスタ２２からのブロック・
リードリクエストを格納するブロック・リードリクエス
トレジスタ３１０．リクエストコードレジスタ２２から
の全てのリクエストコードを格納するリクエストレジス
タ３１１．このリクエストレジスタ３１１からの信号に
応答してレジスタ２２からのバンク情報を解読しバンク
０，１゜２および３のいずれかを特定する信号を出力す
るデコーダ３１２．ブロックリードリクエストレジスタ
３１０からのブロック・リードリクエストに応答してデ
コーダ３１２からの信号を修飾しバンク０アドレスレジ
スタ４０．バンク１アドレスレジスタ４１、バンク２ア
ドレスレジスタ４２．およびバンク３アドレスレジスタ
４３に対するセット指示信号を生成するバンク修飾回路
３１３．リクエストコードレジスタ２２からの全書込リ
クエストを格納する全書込リクエストレジスタ３１４．
およびこのレジスタ３１４からのリクエストに応答して
レジスタ２２からのバンク情報を解読し、バンク０書込
レジスタ５０．バンク１書込レジスタ５１．バンク２書
込レジスタ５２およびバンク３書込レジスタ５３に供給
するとともにこれらのレジスタ５０〜５３およびストア
データレジスタ８７〜９０へのセット指示信号を発生す
るデコーダ３１５を含む、なお、同一バンクには連続で
アクセスできないため主記憶装置への各種出力レジスタ
は２マシンサイクルＴ間自動的に内容が保証される。

第３図を参照すると、あるバンクに対する部分書込リク
エストが主記憶装置に有効信号を送るため、該バンクに
対するリクエストを抑止しなければならず、このためタ
イミング制御用シフトレジスタ３４は、各レジスタに対
するタイミング制御を行う、このシフトレジスタ３４は
部分書込（ＰＷ）とジー、チエツクバスを介して与えら
れる部分書込（ｐｗ）リクエストボートアベイル信号を
入力し、バンクビジー有効信号Ａ、ＢおよびＣを部分書
込リクエストコードバッファ３２に供給するとともに各
バンクに対するアドレスレジスタ４０〜４３．書込レジ
スタ５０〜５３．ストアデータ８７〜９０および部分書
込データレジスタ８３にセット指示信号を出力する。

第４図を参照すると、部分書込り、、？エスト・コード
バッファ３２は部分書込リクエストがビジーチエツク回
路１３でのチエツクを通過し、リクエストコードレジス
タ２２に格納された動作指示とバンクナンバーとを入力
する０部分書込リクエストは読出動作とマージ後の書込
動作との２７エーズに分解されて実行されるため、部分
書込リクエストコードバッファ３２は書込時まで入力し
た指示とナンバーを保持する。

部分書込リクエストは主記憶装置からのデータと要求元
からのストアデータのマージ動作が終了するまで固定さ
れたマシンサイクルタイムＴ数、部分書込リクエストコ
ードバッファ３２で保持された後、そのバンクに対する
書込レジスタ５０゜５１．５２および５３に１ｎを出力
する。

部分書込リクエストコードバッファ３２は、要求元から
のリクエストコードおよびバンクナンバーを入力し、７
マシンサイクル、すなわち７Ｔ間持ち回るパイプライン
３２０〜３２６である。マシンサイクルＴ７，８および
９のタイミングでは、持回りコードから与えられる部分
書込リクエスト３２７〜３２９とタイミング制御用シフ
トレジスタ３４から与えられるバンクビジー有効信号Ａ
、ＢおよびＣとをアンドゲート３３０〜３３２が論理積
をとる。

各論理積結果はオアゲート３３３で論理和がとられ、全
リクエストを抑止するとり一信号としてビジーチエツク
回路１３に与えられる。アンドゲート３３２あ出力は上
述のようにビジー信号形成のもととなるとともに、デコ
ーダ３３４へのイネーブル信号となる。デコーダ３３４
は、部分書込リクエストを発生しバンク０．１．２およ
び３に対する書込レジスタ５０〜５３に供給する。これ
と共にこれ等レジスタ５．０〜５３．ストアデータレジ
スタ８７〜９０およびアドレスレジスタ４０〜４３に対
し部分書込側の入力を選択してセットするよう指示信号
となる。

この実施例では部分書込リクエストの書込動作をａｒｔ
先で行うため、そのタイミングでの同一バンクでのリク
エストは、ボート、すなわち受付バッファ１０〜１２で
待たされる。

第１図を参照すると、バンク０，１．２および３に対す
る書込レジスタ５０，５１．５２および５３は、全書込
時には主記憶バンク書込生成回路３１からの内容をセッ
トし、部分書込時には部分書込リクエストコードバッフ
ァ３２の内容をセットする。すなわち、そのバンクに対
する書込レジスタが“１″をセットする。

アドレス変換回路３０は、リクエストアドレスレジスタ
２１からの論理アドレスを物理アドレスに変換する。

第１図および第５図を参照すると、部分書込リクエスト
アドレスバッファ３３は、アドレスを格納するレジスタ
群３４０〜３４５を含み、部分書込リクエストが受付バ
ッファ１０〜１２のビジーチエツクにパスした時、アド
レス変換回路３０で論理アドレスから物理アドレスへ交
換後格納される。

出力タイミングは、部分書込リクエストコードバッファ
３２と同時タイミングである。このバッファ３３はアド
レスを６マシンサイクル６Ｔ間持ち回る。

第６図を参照すると、第１図の部分書込データバッファ
８２も、第５図で示された部分書込リクエストアドレス
バッファ３３の構成、ラッチタイミングおよび持回機能
と同じである。

第１図を参照すると、バンク０，１．２および３に対す
るアドレスレジスタ４０，４１．４２および４３は主記
憶装置のバンク０，１．２および３に対するアクセス時
、通常はアドレス変換回路３０からの変換結果を入力し
、部分書込時の全書込時に部分書込リクエストアドレス
バッファ３３の出力を入力する。

この実施例では、各バンクのサイクルタイムは１Ｔ（１
り、ロック）であり、メモリアクセス制御装置と主記憶
装置との間の転送時間は２Ｔである。

アドレスレジスタ４０〜４３は、転送のため２Ｔ（２ク
ロツク）間アドレスを保持する。

次に本発明の一実施例のアクセス対象となる主記憶装置
の概要を説明する。

第１図を参照すると、主記憶装置は４バンクから構成さ
れ、それぞれバンク番号０，１．２および３を有する。

主記憶装置はランダムアクセスメモリとアドレスレジス
タから構成され、制御はすべて本発明の一実施例である
メモリアクセス制御装置により行なわれる。

ライトレジスタ１００〜１０３はメモリバンク０゜１．
２および３に対応し、書込レジスタ５０〜５３の書込信
号を入力する。アドレスレジスタ１１０〜１１３はメモ
リバンク０．１．２および３に対応し、各バンクはこの
レジスタ１１０〜１１３からのアドレスにより読出また
は書込動作を行なう、ストアデータレジスタ１２０〜１
２３はストアデータレジスタ８７〜９０からのストアデ
ータを受け、対応するメモリバンク０〜３にストアデー
タをストアする。この他、主記憶装置はメモリバンク０
，１”。

２および３のメモリ本体１３０．１３１．１３２および
１３３およびこのメモリ本体１３０〜１３３からのデー
タを受ける読出レジスタ１４０〜１４３を有している。

この読出レジスタ１４０〜１４３の出力はメモリアクセ
ス制御装置のりプライデータレジスタ７０〜７３に与え
られる。

次に本発明の一実施例の動作のうち部分書込リクエスト
処理の動作を図面を参照して詳細に説明する。

第１図、第３図および第７図を参照して、バンク０に対
する部分書込リクエストがＥＰＵＩから与えられた場合
を想定する。リクエストがタイミングＴ１でＥＰＵＩリ
クエスト受付バッファ１０に格納される。タイミングＴ
１でメモリのビジーチエツクにバスしたリクエストは、
次のタイミングＴ２でストアデータレジスタ２０．リク
エストアドレスレジスタ２１およびリクエストコードレ
ジスタ２２に格納される。この実施例では、主記憶装置
の同、−バンクへの転送サイクルは２マシンサイクル２
Ｔであるため、次の１マシンサイクルＩＴ間、すなわち
タイミングＴ２ではバンク０がとり−にされる。あるバ
ンクへアクセスすると必ず次の１マシンサイクルＩＴ間
はとり−にされる。

これは、バンクビジーフリップフロップが各バンク０〜
３に対応して４つ存在することを意味する。

また、主記憶装置に対する書込単位は８バイトである０
部分書込時データに関しては、メモリからの読出データ
とマージを行なう必要があるため、要求元からのストア
データはその間バッファ８２で持ち回られる。持回りマ
シンサイクルタイムＴ数は、メモリのアクセスタイムな
どにより決定されるが、この実施例ではメモリから読出
データを読みマージ動作にとりかかるまで６マシンサイ
クルタイム６Ｔ要するため、バッファ内で６マシンサイ
クルＴ間持ち回られる。

アドレスに関しては、まずメモリからの読出を必要とす
るため、物理アドレスへの変換後、バンク０アドレスレ
ジスタ４０にタイミングＴ３でセットされる。またこの
実施例ではメモリアクセス制御装置と主記憶装置との転
送は２マシンサイクルタイム２Ｔで行なわれるため、タ
イミングＴ３およびＴ４の２マシンサイクルタイム２Ｔ
間アドレスが保持され、主記憶装置に出力される。この
出力はメモリバンクＯアドレスレジスタ１１０にセット
され、さらに１マシンサイクルタイムＴ後リードデータ
が読出レジスタ１４０にタイミングＴ６でセットされる
。すなわち、このとき１マシンサイクルＴがアクセスタ
イムとなる。

次にリクエストコードレジスタ２２にタイミングＴ２で
セットされた読出、全書込、部分書込動作を示すコード
、およびバンク情報は部分書込リクエストコードバッフ
ァ３２に次のタイミングＴ３で格納される。格納内容は
、７マシンサイクルタイムＴ間、すなわちタイミングＴ
９まで持回られる。

前記読出レジスタ１４０に読出されたデータは２マシン
サイクルタイム１゛後、すなわちタイミングＴ８でバン
ク０リプライレジスタ７０に確定される。前記デ、−夕
はＥＣＣ訂正回路７４でエラー訂正が行なわれたあと、
タイミングＴ９でＥＣＣ訂正結果レジスタ７６にセット
される。

要求元からのストアデータは部分書込データバッファ８
２内から部分書込データレジスタ８３にタイミングＴ９
でセットされる。タイミングＴ９でマージ回路８４はＥ
ＣＣ訂正結果レジスタ７６の内容と部分書込データレジ
スタ８３の内容とのマージ動作を実行し、この結果はＥ
ＣＣ生成回路８５を介してタイミングＴＩＯでバンク０
ストアレジスタ８７に確定され、２マシンサイクルＴ間
保持され、タイミングＴ１２でメモリバンク０ストアデ
ータレジスタ１２０に確定される。

次に、部分書込リクエストコードバッファ３２に持回ら
れたリクエストコード、バンク情報は、タイミングＴ９
でバンク番号が判定される。この例では、バンクＯに対
して部分書込リクエストが与えられることを想定してい
るため、判定結果はバンク番号Ｏとなる。このため、タ
イミングＴ１０でバンク０書込レジスタ１００にセット
される。

次にタイミングＴ３で部分書込アドレスバッファ３３に
格納されたアドレスは７マシンサイクルタイムＴ間持回
られ、タイミングＴＩＯでバンク０アドレスレジスタ４
０にセットされる。

２マシンサイクルタイムＴ経過後、タイミングＴ１２で
アドレスは主記憶装置のメモリバンクＯアドレスレジス
タ１１０にセットされる。これにより、タイ′ミングＴ
１２でアドレス、書込信号およびマージデータが主記憶
装置に確定され書込動作が終了する。

上述のようにタイミングＴＩＯおよび１１の２マシンサ
イクルタイム間、部分書込リクエストが主記憶装置に有
効信号を送るため、タイミングＴ７．８および９の３マ
シンサイクルタイム間は、バンク０に対するリクエスト
を抑止する必要がある。さらに、各レジスタに対するタ
イミング制御を行なうため、この実施例ではタイミング
制御用シフトレジスタ３４を設けている。

部分書込リクエストがビジーチエツクにパスするとシフ
ト動作が開始され、タイミングＴ８で部分書込デー、タ
バッファ８２の出力が部分書込データレジスタ８３ヘセ
ツトされる信号が出力される。

さらにタイミングＴ９では、バンク０アドレスレジスタ
４０．バンク０書込レジスタ５０．バンク０ストアデー
タレジスタ８７に対するセット指示信号を発生する。

さらにタイミングＴ９では、バンク０アドレスレジスタ
４０．バンク０書込レジスタ５０．バンク０ストアデー
タレジスタ８７に対するセット指示信号が発行される。

この際前記レジスタ入力の選択信号が部分書込側を指示
する。

これらの制御は主記憶バンク書込信号生成回路３１およ
び部分書込リクエストコードバッファ３２を中心に行な
われる。

タイミングＴ７，８および９の３マシンサイクルタイム
Ｔ間、バンクビジー信号が発行される。

九匪立遵濃 本発明では、部分書込処理をメモリアクセス制御装置側
でも行なうため主記憶装置とのインタフェースが削除さ
れ、サイクル管理の制御も簡単化されるという効果があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示す図、第２図は第
１図の主記憶バンク書込信号生成回路３１の詳細な構成
とリクエストコードレジスタ２２との関係を示す図、第
３図は第１図の制御タイミング用シフトレジスタ３４の
構成を示す図、第４図は第１図の部分書込リクエストコ
ードバッファ３２の詳細な構成を示す図、第５図は第１
図の部分書込リクエストアドレスバッファ３３の詳細な
構成を示す図、第６図は第１図の部分書込データバッフ
ァ８２の詳細な構成を示す図、第７図は本発明の一実施
例の動作のうち部分書込処理動作を示す図である。 主要部分の符号の説明 １０・・・・・・ＥＰＵＩリクエスト受付バッファ １１・・・・・・ＥＰＵ２リクエスト受付バッファ １２・・・・・・ＩＯＰリクエスト受付バッファ１．３
・・・・・・ビジーチエツク回路２０・・・・・・スト
アデータレジスタ２１・・・・・・リクエストアドレス
レジスタ２２・・・・・・リクエストコードレジスタ３
０・・・・・・アドレス変換回路 ３１・・・・・・主記憶バンク書込信号生成回路３２・
・・・・・部分書込リクエストコードバッファ ３３・・・・・・部分書込リクエストアドレスバッファ ３４・・・・・・制御タイミング用シフトレジスタ ４０〜４３・・・・・・アドレスレジスタ５０〜５３・
・・・・・書込レジスタ ７０〜７３・・・・・・リプライデータレジスタ７４．
７５・・・・・・ＥＣＣ訂正レジスタ７６．７７・・・
・・・ＢＣＣ訂正結果レジスタ７８・・・・・・セレク
タ ７９〜８１・・・・・・リプライ送出レジスタ８２・・
・・・・部分書込データバッファ８３・・・・・・部分
書込データレジスタ８４・・・・・・マージ回路 ８５．８６・・・・・・ＥＣＣ生成回路８７〜９０・・
・・・・ストアデータレジスタ１００〜１０３・・・・
・・ライトレジスタ１１０〜１１３・・・・・・アドレ
スレジスタ１２０〜１２３・・・・・・ストアデータレ
ジスタ１３０〜１３３・・・・・・メモリ本体１４０〜
１４３・・・・・・読出レジスタ出願人　日本電気株式
会社（外１名）

Claims (1)

【特許請求の範囲】
1. （１）Ｎバンクからなるインタリーブ構成を採る主記憶
   装置を制御するメモリアクセス制御装置であって、メモ
   リアクセス要求元からのリクエストが部分書込リクエス
   トのとき、リクエストアドレス、コードおよび書込デー
   タを格納する格納手段と、前記メモリアクセス要求元か
   らのリクエストが部分書込リクエストのとき、前記主記
   憶装置に対して読出アドレスを出力し、そのバンクに対
   する前記主記憶装置からの読出データを選択し、前記格
   納手段に格納された書込データとマージしてマージ後の
   データに対してエラー訂正符号を付加して出力する出力
   手段と、この出力手段から出力されたエラー訂正符号付
   きマージデータを前記主記憶装置に書込むため前記格納
   手段の出力から書込信号を生成しエラー訂正符号付きマ
   ージデータおよび書込アドレスとともに前記主記憶装置
   に転送する転送手段とを含むことを特徴とするメモリ制
   御装置。