JP2762798B2 - 命令キャッシュを有するパイプライン構成の情報処理装置 - Google Patents
命令キャッシュを有するパイプライン構成の情報処理装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、命令キャッシュを有す
るパイプライン構成の情報処理装置に関する。
るパイプライン構成の情報処理装置に関する。
【０００２】
【従来の技術】従来、この種の命令キャッシュを有する
情報処理装置の命令先取り方式には、命令キャッシュミ
スヒット時に主記憶より読み出された命令語を命令キャ
ッシュの１エントリ分蓄えるバッファを有し、命令キャ
ッシュミスヒット中はこのバッファより命令の供給を行
い、さらに次の命令キャッシュのミスヒット時にバッフ
ァの内容を命令キャッシュに格納する第１の方式や、命
令キャッシュより読み出した命令語を蓄えるバッファを
有し、このバッファより命令の供給を行う第２の方式等
がある。また、第１，第２の両方式を備える装置もあ
る。
情報処理装置の命令先取り方式には、命令キャッシュミ
スヒット時に主記憶より読み出された命令語を命令キャ
ッシュの１エントリ分蓄えるバッファを有し、命令キャ
ッシュミスヒット中はこのバッファより命令の供給を行
い、さらに次の命令キャッシュのミスヒット時にバッフ
ァの内容を命令キャッシュに格納する第１の方式や、命
令キャッシュより読み出した命令語を蓄えるバッファを
有し、このバッファより命令の供給を行う第２の方式等
がある。また、第１，第２の両方式を備える装置もあ
る。
【０００３】
【発明が解決しようとする課題】上述した従来の第１，
第２の方式のうち第１の方式のみ備える場合は、命令キ
ャッシュミスヒット時に次命令を供給する迄空いてしま
う時間が主記憶より命令語を読み出して来る迄の最短時
間より縮まることはない。また、バッファから命令キャ
ッシュに命令語を格納している間、命令キャッシュを索
引することが出来ないため、既に取り出した命令語が分
岐命令であり分岐先アドレスより命令語を先取りする場
合に待ち時間が生じ性能上の問題がある。次に、第２の
方式のみ備える場合は、命令キャッシュミスヒット時
に、命令キャッシュの１エントリ分の主記憶領域の途中
のアドレスより次命令を読み出す場合、主記憶より読み
出した１エントリ分の命令語を命令キャッシュに格納し
終わる迄の間、命令キャッシュを索引することが出来な
いため、１エントリ分の主記憶領域の境界内の命令語を
供給後、その次の命令語の供給迄に待ち時間が生じてし
まい、やはり性能上の問題がある。また、第１，第２の
両方式を備える場合には、性能上の問題は生じないもの
の、一方の方式のみ備える場合に比べて、著しくハード
ウェア量が増大してしまうという問題がある。
第２の方式のうち第１の方式のみ備える場合は、命令キ
ャッシュミスヒット時に次命令を供給する迄空いてしま
う時間が主記憶より命令語を読み出して来る迄の最短時
間より縮まることはない。また、バッファから命令キャ
ッシュに命令語を格納している間、命令キャッシュを索
引することが出来ないため、既に取り出した命令語が分
岐命令であり分岐先アドレスより命令語を先取りする場
合に待ち時間が生じ性能上の問題がある。次に、第２の
方式のみ備える場合は、命令キャッシュミスヒット時
に、命令キャッシュの１エントリ分の主記憶領域の途中
のアドレスより次命令を読み出す場合、主記憶より読み
出した１エントリ分の命令語を命令キャッシュに格納し
終わる迄の間、命令キャッシュを索引することが出来な
いため、１エントリ分の主記憶領域の境界内の命令語を
供給後、その次の命令語の供給迄に待ち時間が生じてし
まい、やはり性能上の問題がある。また、第１，第２の
両方式を備える場合には、性能上の問題は生じないもの
の、一方の方式のみ備える場合に比べて、著しくハード
ウェア量が増大してしまうという問題がある。
【０００４】
【課題を解決するための手段】本発明のパイプライン構
成の情報処理装置は、命令キャッシュを有し、命令キャ
ッシュのミスヒット時に、主記憶より命令キャッシュの
１エントリ分の命令語を一度に読み出すパイプライン構
成の情報処理装置において、複数の命令語を格納するバ
ッファと、命令キャッシュがミスヒットした場合に、主
記憶より読み出した命令キャッシュの１エントリ分の命
令語の内、前記バッファの空領域に格納し得る部分を前
記バッファに、また残りの部分を命令キャッシュに格納
する第１の格納手段と、命令キャッシュを索引しないタ
イミングで、前記第１の格納手段により前記バッファに
格納された命令語を命令キャッシュに格納する第２の格
納手段と、命令キャッシュがヒットし、前記バッファに
空がある場合に、命令キャッシュより読み出した命令語
を前記バッファの空領域に格納する第３の格納手段と、
命令キャッシュがミスヒットして前記第１の格納手段に
より前記バッファに命令語を格納した場合、または前記
バッファに前記第３の格納手段により格納された命令語
がある場合に、前記バッファより命令語を供給する命令
語供給手段とを有する。
成の情報処理装置は、命令キャッシュを有し、命令キャ
ッシュのミスヒット時に、主記憶より命令キャッシュの
１エントリ分の命令語を一度に読み出すパイプライン構
成の情報処理装置において、複数の命令語を格納するバ
ッファと、命令キャッシュがミスヒットした場合に、主
記憶より読み出した命令キャッシュの１エントリ分の命
令語の内、前記バッファの空領域に格納し得る部分を前
記バッファに、また残りの部分を命令キャッシュに格納
する第１の格納手段と、命令キャッシュを索引しないタ
イミングで、前記第１の格納手段により前記バッファに
格納された命令語を命令キャッシュに格納する第２の格
納手段と、命令キャッシュがヒットし、前記バッファに
空がある場合に、命令キャッシュより読み出した命令語
を前記バッファの空領域に格納する第３の格納手段と、
命令キャッシュがミスヒットして前記第１の格納手段に
より前記バッファに命令語を格納した場合、または前記
バッファに前記第３の格納手段により格納された命令語
がある場合に、前記バッファより命令語を供給する命令
語供給手段とを有する。
【０００５】
【作用】命令キャッシュがミスヒットした場合、バッフ
ァに空きがあれば第１の格納手段が主記憶より読み出す
命令語をバッファに格納し、格納した命令語を第２の格
納手段が命令キャッシュに格納する。また、すでにバッ
ファに必要な命令語がある場合は、命令語供給手段がバ
ッファより命令語を供給する。さらに命令キャッシュが
ヒットし、バッファに空領域がある場合は、命令キャッ
シュより読み出した命令語を第３の格納手段がバッファ
の空領域に格納する。
ァに空きがあれば第１の格納手段が主記憶より読み出す
命令語をバッファに格納し、格納した命令語を第２の格
納手段が命令キャッシュに格納する。また、すでにバッ
ファに必要な命令語がある場合は、命令語供給手段がバ
ッファより命令語を供給する。さらに命令キャッシュが
ヒットし、バッファに空領域がある場合は、命令キャッ
シュより読み出した命令語を第３の格納手段がバッファ
の空領域に格納する。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の命令先取りシステムの一実
施例を示すブロック図、図２は図１の実施例の論理回路
を詳細に示すブロック図である。
て説明する。図１は本発明の命令先取りシステムの一実
施例を示すブロック図、図２は図１の実施例の論理回路
を詳細に示すブロック図である。
【０００７】命令取出しアドレスＡＡ（以降、アドレス
ＡＡと記す）の上位は、上位アドレスレジスタ１０２
（以降、ＵＡレジスタ１０２と記す）に格納され、アド
レスＡＡの下位は、セレクタ１０６の一方の入力端に供
給される。セレクタ１０６は選択信号ＳＡに基づいて、
アドレスＡＡの下位またはカウンタ１０５の出力を選択
し出力する。下位アドレスレジスタ１０３（以降、ＬＡ
レジスタ１０３と記す）はセレクタ１０６からのアドレ
スを格納する。ライトアドレスレジスタ１２０（以降、
ＷＡレジスタ１２０と記す）はライトアドレスを格納す
る。セレクタ１０７は選択信号ＳＢに基づいて、ＬＡレ
ジスタ１０３またはＷＡレジスタ１２０が格納している
アドレスを選択し、命令キャッシュ１０１およびカウン
タ１０５に出力する。カウンタ１０５は、セレクタ１０
７が出力したアドレスをインクリメントする。
ＡＡと記す）の上位は、上位アドレスレジスタ１０２
（以降、ＵＡレジスタ１０２と記す）に格納され、アド
レスＡＡの下位は、セレクタ１０６の一方の入力端に供
給される。セレクタ１０６は選択信号ＳＡに基づいて、
アドレスＡＡの下位またはカウンタ１０５の出力を選択
し出力する。下位アドレスレジスタ１０３（以降、ＬＡ
レジスタ１０３と記す）はセレクタ１０６からのアドレ
スを格納する。ライトアドレスレジスタ１２０（以降、
ＷＡレジスタ１２０と記す）はライトアドレスを格納す
る。セレクタ１０７は選択信号ＳＢに基づいて、ＬＡレ
ジスタ１０３またはＷＡレジスタ１２０が格納している
アドレスを選択し、命令キャッシュ１０１およびカウン
タ１０５に出力する。カウンタ１０５は、セレクタ１０
７が出力したアドレスをインクリメントする。
【０００８】セレクタ１１９は、選択信号ＳＷに基づい
て、主記憶からのデータＤＤまたはセレクタ１１４の出
力を選択してライトデータレジスタ１１７（以降、ＷＤ
レジスタ１１７と記す）に出力する。ＷＤレジスタ１１
７は、セレクタ１１９からのデータを格納する。命令キ
ャッシュ１０１は、制御信号ＣＣに基づいて、セレクタ
１０７の出力するアドレスに格納された内容を出力する
か、ＷＤレジスタ１１７の内容をセレクタ１０７の出力
するアドレスに格納する。リードデータレジスタ１０８
（以降、ＲＤレジスタ１０８と記す）は、命令キャッシ
ュ１０１の出力したデータを格納する。比較器１０９
は、ＵＡレジスタ１０２が格納した内容と、ＲＤレジス
タ１０８が格納した内容とを比較し、一致したときヒッ
ト信号ＨＴをハイレベル（以降、“１”と記す）にす
る。
て、主記憶からのデータＤＤまたはセレクタ１１４の出
力を選択してライトデータレジスタ１１７（以降、ＷＤ
レジスタ１１７と記す）に出力する。ＷＤレジスタ１１
７は、セレクタ１１９からのデータを格納する。命令キ
ャッシュ１０１は、制御信号ＣＣに基づいて、セレクタ
１０７の出力するアドレスに格納された内容を出力する
か、ＷＤレジスタ１１７の内容をセレクタ１０７の出力
するアドレスに格納する。リードデータレジスタ１０８
（以降、ＲＤレジスタ１０８と記す）は、命令キャッシ
ュ１０１の出力したデータを格納する。比較器１０９
は、ＵＡレジスタ１０２が格納した内容と、ＲＤレジス
タ１０８が格納した内容とを比較し、一致したときヒッ
ト信号ＨＴをハイレベル（以降、“１”と記す）にす
る。
【０００９】セレクタ１１２は、選択信号ＳＣに基づい
て、ＲＤレジスタ１０８またはＷＤレジスタ１１７を選
択し、格納している内容を命令バッファ１１３に出力す
る。命令バッファ１１３は、制御信号ＥＮに基づき、セ
レクタ１１２の出力を格納する。セレクタ１１４は、選
択信号ＳＥに基づき、命令バッファ１１３からの出力を
セレクタ１１９およびセレクタ１１１に出力する。セレ
クタ１１１は、制御信号ＳＤに基づき、ＲＤレジスタ１
０８が格納している内容またはセレクタ１１４の出力を
選択して、パイプラインの下位ステージへ出力する。
て、ＲＤレジスタ１０８またはＷＤレジスタ１１７を選
択し、格納している内容を命令バッファ１１３に出力す
る。命令バッファ１１３は、制御信号ＥＮに基づき、セ
レクタ１１２の出力を格納する。セレクタ１１４は、選
択信号ＳＥに基づき、命令バッファ１１３からの出力を
セレクタ１１９およびセレクタ１１１に出力する。セレ
クタ１１１は、制御信号ＳＤに基づき、ＲＤレジスタ１
０８が格納している内容またはセレクタ１１４の出力を
選択して、パイプラインの下位ステージへ出力する。
【００１０】論理回路２００は上述した各信号ＳＢ，Ｓ
Ｃ，ＳＤ，ＳＥ，ＣＣ，ＥＮ，ＳＷを生成するとともに
上位装置からの信号ＳＡを受渡して各部を制御する回路
であり、図２を参照してさらに詳述する（信号ＳＡは省
略する）。ライトアドレスレジスタ２０１（以降、ＷＡ
Ａレジスタ２０１と記す）とリードアドレスレジスタ２
０２（以降、ＲＡＡレジスタ２０２と記す）とは、命令
キャッシュ１０１より読み出した命令語を命令バッファ
１１３に格納するとき、または命令供給のために命令バ
ッファ１１３から読み出すときにそれぞれライトアドレ
スまたはリードアドレスを保持する。ライトアドレスレ
ジスタ２０３（以降、ＷＡＢレジスタ２０３と記す）と
リードアドレスレジスタ２０４（以降、ＲＡＢレジスタ
２０４と記す）とは、主記憶から読み出した命令語を命
令バッファ１１３に格納するとき、または命令バッファ
１１３に格納された命令語を命令キャッシュ１０１に格
納するときに、それぞれライトアドレスまたはリードア
ドレスを保持する。カウンタ２０５，２０６，２０７，
２０８は、それぞれＷＡＡレジスタ２０１，ＲＡＡレジ
スタ２０２，ＷＡＢレジスタ２０３，ＲＡＢレジスタ２
０４の保持内容を＋１だけインクリメントする。比較器
２０９は、ＷＡＡレジスタ２０１とＲＡＡレジスタ２０
２の保持内容が一致すると、出力ＳＤをロウレベル（以
降、“０”と記す）にする。比較器２１０は、ＷＡＢレ
ジスタ２０３とＲＡＢレジスタ２０４の保持内容が一致
すると、出力ＳＸを“０”とする。インバータ２１１
は、ヒット信号ＨＴの論理レベルを反転する。インバー
タ２１２は、パイプラインの下位ステージより命令語の
供給を要求することを示す信号ＲＤＹの論理レベルを反
転する。なお信号ＤＲＰＹは、命令キャッシュ１０１が
ミスヒットし、主記憶より命令語を読み出す場合に、主
記憶より１エントリ分の命令語の内、１ワードの命令語
が返って来たことを示すタイミング信号である。
Ｃ，ＳＤ，ＳＥ，ＣＣ，ＥＮ，ＳＷを生成するとともに
上位装置からの信号ＳＡを受渡して各部を制御する回路
であり、図２を参照してさらに詳述する（信号ＳＡは省
略する）。ライトアドレスレジスタ２０１（以降、ＷＡ
Ａレジスタ２０１と記す）とリードアドレスレジスタ２
０２（以降、ＲＡＡレジスタ２０２と記す）とは、命令
キャッシュ１０１より読み出した命令語を命令バッファ
１１３に格納するとき、または命令供給のために命令バ
ッファ１１３から読み出すときにそれぞれライトアドレ
スまたはリードアドレスを保持する。ライトアドレスレ
ジスタ２０３（以降、ＷＡＢレジスタ２０３と記す）と
リードアドレスレジスタ２０４（以降、ＲＡＢレジスタ
２０４と記す）とは、主記憶から読み出した命令語を命
令バッファ１１３に格納するとき、または命令バッファ
１１３に格納された命令語を命令キャッシュ１０１に格
納するときに、それぞれライトアドレスまたはリードア
ドレスを保持する。カウンタ２０５，２０６，２０７，
２０８は、それぞれＷＡＡレジスタ２０１，ＲＡＡレジ
スタ２０２，ＷＡＢレジスタ２０３，ＲＡＢレジスタ２
０４の保持内容を＋１だけインクリメントする。比較器
２０９は、ＷＡＡレジスタ２０１とＲＡＡレジスタ２０
２の保持内容が一致すると、出力ＳＤをロウレベル（以
降、“０”と記す）にする。比較器２１０は、ＷＡＢレ
ジスタ２０３とＲＡＢレジスタ２０４の保持内容が一致
すると、出力ＳＸを“０”とする。インバータ２１１
は、ヒット信号ＨＴの論理レベルを反転する。インバー
タ２１２は、パイプラインの下位ステージより命令語の
供給を要求することを示す信号ＲＤＹの論理レベルを反
転する。なお信号ＤＲＰＹは、命令キャッシュ１０１が
ミスヒットし、主記憶より命令語を読み出す場合に、主
記憶より１エントリ分の命令語の内、１ワードの命令語
が返って来たことを示すタイミング信号である。
【００１１】フリップフロップ２２３は、命令バッファ
１１３に空きがない場合“１”を保持し、空きがある場
合“０”を保持する。
１１３に空きがない場合“１”を保持し、空きがある場
合“０”を保持する。
【００１２】アンド回路２１５はフリップフロップの正
論理の出力と、インバータ２１１の出力と、信号ＤＲＰ
Ｙとのアンドをとる。アンド回路２１６はインバータ２
１２の出力と、比較器２１０の出力ＳＸとのアンドをと
る。アンド回路２２４はフリップフロップの負論理の出
力と、インバータ２１１の出力ＳＣと、信号ＤＲＰＹと
のアンドをとる。セレクタ２１８は、インバータ２１２
の出力に基づいて、ＲＡＡレジスタ２０２またはＲＡＢ
レジスタ２０４を選択し、その保持内容を出力する。セ
レクタ２１９は、ヒット信号ＨＴに基づき、アンド回路
２１４またはアンド回路２２０を選択し、その出力を出
力する。オア回路２１７は、アンド回路２１５，２１６
の出力のオアをとり、選択信号ＳＢおよび制御信号ＣＣ
を出力する。デコーダ２２１，２２２はそれぞれセレク
タ２１８，２１９の出力を選択信号ＳＥおよびイネーブ
ル信号ＥＮにデコードする。
論理の出力と、インバータ２１１の出力と、信号ＤＲＰ
Ｙとのアンドをとる。アンド回路２１６はインバータ２
１２の出力と、比較器２１０の出力ＳＸとのアンドをと
る。アンド回路２２４はフリップフロップの負論理の出
力と、インバータ２１１の出力ＳＣと、信号ＤＲＰＹと
のアンドをとる。セレクタ２１８は、インバータ２１２
の出力に基づいて、ＲＡＡレジスタ２０２またはＲＡＢ
レジスタ２０４を選択し、その保持内容を出力する。セ
レクタ２１９は、ヒット信号ＨＴに基づき、アンド回路
２１４またはアンド回路２２０を選択し、その出力を出
力する。オア回路２１７は、アンド回路２１５，２１６
の出力のオアをとり、選択信号ＳＢおよび制御信号ＣＣ
を出力する。デコーダ２２１，２２２はそれぞれセレク
タ２１８，２１９の出力を選択信号ＳＥおよびイネーブ
ル信号ＥＮにデコードする。
【００１３】次に本実施例の動作について図１，図２を
参照して順次説明する。最初に命令バッファ１１３に対
する格納動作について説明する。命令キャッシュ１０１
がミスヒットすると、ヒット信号ＨＴが“０”となるた
め、図２のインバータ２１１により選択信号ＳＣが
“１”となり、命令バッファ１１３の入力データとして
ＷＤレジスタ１１７の出力が選択される。このとき命令
バッファ１１３に空領域があるか否かがフリップフロッ
プ２２３（以降、ＦＦ２２３と記す）の正論理の出力が
“０”か否かにより調べられ、“０”であれば命令バッ
ファ１１３に空領域があると見なされ、主記憶より１ワ
ードの命令語が返って来たことを示す信号ＤＲＰＹ＝１
によりアンド回路２２４の出力、及びアンド回路２１４
の出力が“１”となり、命令バッファ１１３に対するラ
イトイネーブル信号ＥＮがセレクタ２１９、デコーダ２
２２により生成されて、ＷＡＢレジスタ２０３に対応す
る命令バッファ１１３のワードに主記憶からの命令語が
１ワードずつ格納される。尚、このときＷＡＢレジスタ
２０３の値はカウンタ２０８によりインクリメントされ
る。一方、ＦＦ２２３の出力が“１”であれば、命令バ
ッファ１１３への格納が行われないかわりに、アンド回
路２１５、オア回路２１７の出力が“１”となり、命令
キャッシュ１０１のライトイネーブル信号ＣＣが“１”
となり、選択信号ＳＢが“１”となることにより命令キ
ャッシュ１０１のライトアドレスが与えられて、主記憶
から読み出された命令語がセレクタ１１９によりＷＤレ
ジスタ１１７にセットされて１ワードずつ命令キャッシ
ュに格納される。
参照して順次説明する。最初に命令バッファ１１３に対
する格納動作について説明する。命令キャッシュ１０１
がミスヒットすると、ヒット信号ＨＴが“０”となるた
め、図２のインバータ２１１により選択信号ＳＣが
“１”となり、命令バッファ１１３の入力データとして
ＷＤレジスタ１１７の出力が選択される。このとき命令
バッファ１１３に空領域があるか否かがフリップフロッ
プ２２３（以降、ＦＦ２２３と記す）の正論理の出力が
“０”か否かにより調べられ、“０”であれば命令バッ
ファ１１３に空領域があると見なされ、主記憶より１ワ
ードの命令語が返って来たことを示す信号ＤＲＰＹ＝１
によりアンド回路２２４の出力、及びアンド回路２１４
の出力が“１”となり、命令バッファ１１３に対するラ
イトイネーブル信号ＥＮがセレクタ２１９、デコーダ２
２２により生成されて、ＷＡＢレジスタ２０３に対応す
る命令バッファ１１３のワードに主記憶からの命令語が
１ワードずつ格納される。尚、このときＷＡＢレジスタ
２０３の値はカウンタ２０８によりインクリメントされ
る。一方、ＦＦ２２３の出力が“１”であれば、命令バ
ッファ１１３への格納が行われないかわりに、アンド回
路２１５、オア回路２１７の出力が“１”となり、命令
キャッシュ１０１のライトイネーブル信号ＣＣが“１”
となり、選択信号ＳＢが“１”となることにより命令キ
ャッシュ１０１のライトアドレスが与えられて、主記憶
から読み出された命令語がセレクタ１１９によりＷＤレ
ジスタ１１７にセットされて１ワードずつ命令キャッシ
ュに格納される。
【００１４】次に、命令キャッシュ１０１がヒットした
場合について説明すると、ＦＦ２２３が“０”即ち命令
バッファ１１３に空領域がある場合は、アンド回路２２
０の出力が“１”となり、ＷＡＡレジスタ２０１の値に
対応した命令バッファ１１３のライトイネーブル信号Ｅ
Ｎがセレクタ２１９、デコーダ２２２を経由して“１”
となる。また、このとき選択信号ＳＣは“０”となるた
め、命令バッファ１１３への入力はＲＤレジスタ１０８
の保持内容が選択される。このとき、命令キャッシュ１
０１から読出された命令語の１ワードは、パイプライン
の下位ステージが受け付け可能な場合には、セレクタ１
１１を経由してパイプラインの下位ステージに直接に供
給されるが、パイプラインの下位ステージが受け付け不
能な場合には、ＷＡＡレジスタ２０１が指示する命令バ
ッファ１１３のワードに格納される。命令バッファ１１
３の入力データはＲＤレジスタ１０８の内容が選択さ
れ、ＷＡＡレジスタ２０１の値に対応した命令バッファ
１１３の空領域のワードに命令キャッシュ１０１から読
み出された命令語の１ワードが格納される。また、この
ときＷＡＡレジスタ２０１の値はカウンタ２０５によっ
てインクリメントされる。ＦＦ２２３の出力が“１”即
ち命令バッファ１１３に空領域が無い場合であって、Ｗ
ＡＡレジスタ２０１とＲＡＡレジスタ２０２の保持内容
が異なるときは、命令バッファ１１３に命令キャッシュ
１０１より先取りした命令語が存在するため、命令バッ
ファ１１３内の命令語がＲＡＡレジスタ２０２の値に従
ってパイプラインの下位ステージに供給されるか、ＲＡ
Ｂレジスタ２０４の値に従って命令キャッシュ１０１に
格納されて命令バッファ１１３に空領域ができる迄命令
キャッシュ１０１からの読み出し動作は停止する。ま
た、ＷＡＡレジスタ２０１とＲＡＡレジスタ２０２の内
容が等しければ、命令バッファ１１３に命令キャッシュ
１０１より先取りした命令語は無く、セレクタ１１１を
経由してＲＤレジスタ１０８に読み出された命令語を命
令バッファ１１３を経由せずに供給する。
場合について説明すると、ＦＦ２２３が“０”即ち命令
バッファ１１３に空領域がある場合は、アンド回路２２
０の出力が“１”となり、ＷＡＡレジスタ２０１の値に
対応した命令バッファ１１３のライトイネーブル信号Ｅ
Ｎがセレクタ２１９、デコーダ２２２を経由して“１”
となる。また、このとき選択信号ＳＣは“０”となるた
め、命令バッファ１１３への入力はＲＤレジスタ１０８
の保持内容が選択される。このとき、命令キャッシュ１
０１から読出された命令語の１ワードは、パイプライン
の下位ステージが受け付け可能な場合には、セレクタ１
１１を経由してパイプラインの下位ステージに直接に供
給されるが、パイプラインの下位ステージが受け付け不
能な場合には、ＷＡＡレジスタ２０１が指示する命令バ
ッファ１１３のワードに格納される。命令バッファ１１
３の入力データはＲＤレジスタ１０８の内容が選択さ
れ、ＷＡＡレジスタ２０１の値に対応した命令バッファ
１１３の空領域のワードに命令キャッシュ１０１から読
み出された命令語の１ワードが格納される。また、この
ときＷＡＡレジスタ２０１の値はカウンタ２０５によっ
てインクリメントされる。ＦＦ２２３の出力が“１”即
ち命令バッファ１１３に空領域が無い場合であって、Ｗ
ＡＡレジスタ２０１とＲＡＡレジスタ２０２の保持内容
が異なるときは、命令バッファ１１３に命令キャッシュ
１０１より先取りした命令語が存在するため、命令バッ
ファ１１３内の命令語がＲＡＡレジスタ２０２の値に従
ってパイプラインの下位ステージに供給されるか、ＲＡ
Ｂレジスタ２０４の値に従って命令キャッシュ１０１に
格納されて命令バッファ１１３に空領域ができる迄命令
キャッシュ１０１からの読み出し動作は停止する。ま
た、ＷＡＡレジスタ２０１とＲＡＡレジスタ２０２の内
容が等しければ、命令バッファ１１３に命令キャッシュ
１０１より先取りした命令語は無く、セレクタ１１１を
経由してＲＤレジスタ１０８に読み出された命令語を命
令バッファ１１３を経由せずに供給する。
【００１５】次に命令バッファに格納された命令語の読
出し動作について説明する。命令キャッシュ１０１ミス
ヒット中にＷＡＢレジスタ２０３に従って命令バッファ
１１３に格納された命令語は、パイプラインの下位ステ
ージからの命令供給要求信号ＲＤＹが“０”の場合、即
ち命令キャッシュ１０１を索引しないタイミングで、セ
レクタ２１８、デコーダ２２１、セレクタ１１４を経由
してＲＡＢレジスタ２０４に対応した命令バッファ１１
３のワード内の命令語が読出される。また、このときＷ
ＡＢレジスタ２０３とＲＡＢレジスタ２０４の保持内容
は、等しくないので、アンド回路２１６の出力、オア回
路２１７の出力は“１”となり、命令バッファ１１３か
ら読み出された命令語はＷＤレジスタ１１７にセットさ
れ、ＷＡレジスタ１２０からのアドレスに従って命令キ
ャッシュ１０１に格納される。尚、このときＲＡＢレジ
スタ２０４の内容はカウンタ２０７によりインクリメン
トされる。命令キャッシュ１０１ヒット中にＷＡＡレジ
スタ２０１に従って命令バッファ１１３に格納された命
令語は、信号ＲＤＹ＝“１”のタイミングで、セレクタ
２１８、デコーダ２２０、セレクタ１１４を経由してＲ
ＡＡレジスタ２０２の内容に対応した命令バッファ１１
３のワード内の命令語が読み出され、このときＷＡＡレ
ジスタ２０１とＲＡＡレジスタ２０２の内容が一致して
いないので選択信号ＳＤが“１”となり、命令バッファ
１１３から読み出された命令語がパイプラインの下位ス
テージに供給される。尚、このときＲＡＡレジスタ２０
２はカウンタ２０６によりインクリメントされる。
出し動作について説明する。命令キャッシュ１０１ミス
ヒット中にＷＡＢレジスタ２０３に従って命令バッファ
１１３に格納された命令語は、パイプラインの下位ステ
ージからの命令供給要求信号ＲＤＹが“０”の場合、即
ち命令キャッシュ１０１を索引しないタイミングで、セ
レクタ２１８、デコーダ２２１、セレクタ１１４を経由
してＲＡＢレジスタ２０４に対応した命令バッファ１１
３のワード内の命令語が読出される。また、このときＷ
ＡＢレジスタ２０３とＲＡＢレジスタ２０４の保持内容
は、等しくないので、アンド回路２１６の出力、オア回
路２１７の出力は“１”となり、命令バッファ１１３か
ら読み出された命令語はＷＤレジスタ１１７にセットさ
れ、ＷＡレジスタ１２０からのアドレスに従って命令キ
ャッシュ１０１に格納される。尚、このときＲＡＢレジ
スタ２０４の内容はカウンタ２０７によりインクリメン
トされる。命令キャッシュ１０１ヒット中にＷＡＡレジ
スタ２０１に従って命令バッファ１１３に格納された命
令語は、信号ＲＤＹ＝“１”のタイミングで、セレクタ
２１８、デコーダ２２０、セレクタ１１４を経由してＲ
ＡＡレジスタ２０２の内容に対応した命令バッファ１１
３のワード内の命令語が読み出され、このときＷＡＡレ
ジスタ２０１とＲＡＡレジスタ２０２の内容が一致して
いないので選択信号ＳＤが“１”となり、命令バッファ
１１３から読み出された命令語がパイプラインの下位ス
テージに供給される。尚、このときＲＡＡレジスタ２０
２はカウンタ２０６によりインクリメントされる。
【００１６】以上説明したような制御を行うことによ
り、命令キャッシュ１０１がミスヒットした場合、命令
バッファ１１３より命令キャッシュ１０１から先取りし
た命令語を供給でき、また命令キャッシュ１０１への格
納時間を短縮することにより、性能を向上することが出
来る。
り、命令キャッシュ１０１がミスヒットした場合、命令
バッファ１１３より命令キャッシュ１０１から先取りし
た命令語を供給でき、また命令キャッシュ１０１への格
納時間を短縮することにより、性能を向上することが出
来る。
【００１７】
【発明の効果】以上説明したように本発明は、命令語を
蓄えるバッファを命令キャッシュがヒットした場合の命
令先取り用のバッファとして用いるとともに、命令キャ
ッシュがミスヒットした場合の命令キャッシュへ命令語
を格納するためのバッファとしても用いることにより、
少量のハードウェアで命令キャッシュがミスヒットした
場合の性能を大幅に向上できる効果がある。
蓄えるバッファを命令キャッシュがヒットした場合の命
令先取り用のバッファとして用いるとともに、命令キャ
ッシュがミスヒットした場合の命令キャッシュへ命令語
を格納するためのバッファとしても用いることにより、
少量のハードウェアで命令キャッシュがミスヒットした
場合の性能を大幅に向上できる効果がある。
【図１】本発明のパイプライン構成の情報処理装置の一
実施例を示すブロック図である。
実施例を示すブロック図である。
【図２】図１の実施例の論理回路を詳細に示すブロック
図である。
図である。
１０１ 命令キャッシュ １０２ 上位アドレスレジスタ １０３ 下位アドレスレジスタ １０５，２０５，２０６，２０７，２０８ カウンタ １０６，１０７，１１１，１１２，１１４，１１９，２
１８，２１９ セレクタ １０８ リードデータレジスタ １０９ 比較器 １１３ 命令バッファ １１７ ライトデータレジスタ １２０，２０１，２０３ ライトアドレスレジスタ ２００ 論理回路 ２０２，２０４ リードアドレスレジスタ ２０９，２１０ 比較器 ２１１，２１２ インバータ ２１４，２１５，２１６，２２０，２２４ アンド回
路 ２１７ オア回路 ２２１，２２２ デコーダ ２２３ フリップフロップ
１８，２１９ セレクタ １０８ リードデータレジスタ １０９ 比較器 １１３ 命令バッファ １１７ ライトデータレジスタ １２０，２０１，２０３ ライトアドレスレジスタ ２００ 論理回路 ２０２，２０４ リードアドレスレジスタ ２０９，２１０ 比較器 ２１１，２１２ インバータ ２１４，２１５，２１６，２２０，２２４ アンド回
路 ２１７ オア回路 ２２１，２２２ デコーダ ２２３ フリップフロップ
Claims (1)
- 【請求項１】 命令キャッシュを有し、命令キャッシュ
のミスヒット時に、主記憶より命令キャッシュの１エン
トリ分の命令語を一度に読み出すパイプライン構成の情
報処理装置において、 複数の命令語を格納するバッファと、 命令キャッシュがミスヒットした場合に、主記憶より読
み出した命令キャッシュの１エントリ分の命令語の内、
前記バッファの空領域に格納し得る部分を前記バッファ
に、また残りの部分を命令キャッシュに格納する第１の
格納手段と、 命令キャッシュを索引しないタイミングで、前記第１の
格納手段により前記バッファに格納された命令語を命令
キャッシュに格納する第２の格納手段と、 命令キャッシュがヒットし、前記バッファに空がある場
合に、命令キャッシュより読み出した命令語を前記バッ
ファの空領域に格納する第３の格納手段と、 命令キャッシュがミスヒットして前記第１の格納手段に
より前記バッファに命令語を格納した場合、または前記
バッファに前記第３の格納手段により格納された命令語
がある場合に、前記バッファより命令語を供給する命令
語供給手段とを有することを特徴とするパイプライン構
成の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3281007A JP2762798B2 (ja) | 1991-10-28 | 1991-10-28 | 命令キャッシュを有するパイプライン構成の情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3281007A JP2762798B2 (ja) | 1991-10-28 | 1991-10-28 | 命令キャッシュを有するパイプライン構成の情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05120011A JPH05120011A (ja) | 1993-05-18 |
| JP2762798B2 true JP2762798B2 (ja) | 1998-06-04 |
Family
ID=17632980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3281007A Expired - Lifetime JP2762798B2 (ja) | 1991-10-28 | 1991-10-28 | 命令キャッシュを有するパイプライン構成の情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2762798B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6030734B2 (ja) * | 1979-04-11 | 1985-07-18 | 健 増本 | 鉄族元素とジルコニウムを含む脆性が小さく熱的安定性に優れる非晶質合金 |
-
1991
- 1991-10-28 JP JP3281007A patent/JP2762798B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05120011A (ja) | 1993-05-18 |
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