JPH05282208A - キャッシュメモリ制御方式 - Google Patents

Abstract

(57)【要約】 【目的】 ライン長が長いキャッシュメモリにおけるコ
ピーバック動作のオーバヘッドを軽減し、高速コピーバ
ック動作を可能としたキャッシュメモリ制御方式を提供
すること。 【構成】 主メモリと該主メモリの内容の一部を保持す
るキャッシュメモリを有し、該キャッシュメモリがコピ
ーバックにより前記主メモリにデータを書き戻す如く構
成されたデータ処理システムにおいて、前記キャッシュ
メモリのキャッシュラインをｎ(ｎ≧２)個のサブライン
に分割し、該分割したｎ個のサブラインのそれぞれにつ
いて、前記キャッシュメモリが保持するデータの変更来
歴を保持する手段を設けて、該保持手段に保持されてい
る変更来歴に基づいて前記複数のサブラインの各々のデ
ータ変更来歴を判定し、データ変更来歴のあるサブライ
ンのみをコピーバックすることを特徴とするキャッシュ
メモリ制御方式。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はキャッシュメモリ制御方
式に関し、特にコピーバック方式を採用しているキャッ
シュメモリにおける、コピーバック動作のオーバヘッド
を軽減可能としたキャッシュメモリ制御方式に関する。

【０００２】

【従来の技術】メモリアクセスの高速化手法としては、
従来から、記憶装置を階層化し、低速アクセス大容量の
主メモリに高速アクセス小容量のキャッシュメモリを付
加する方法が一般に用いられている。キャッシュメモリ
と主メモリ間のデータ転送には、メモリリードキャッシ
ュミスによる主メモリからキャッシュメモリへのライン
フェッチと、キャッシュメモリから主メモリへのコピー
バック動作とがある。ここで、コピーバックとは、メモ
リライトアクセスにおいて、キャッシュメモリがヒット
した場合にはキャッシュメモリのみにデータを書き込
み、主メモリへのデータ書き込みは、キャッシュミスに
よるラインフェッチでキャッシュメモリから追い出され
るライン(ブロック)に変更来歴がある場合に、主メモリ
に当該ラインデータを書き戻す動作のことである。主メ
モリへのデータの書き込みの他の方法には、キャッシュ
メモリと主メモリに同時にデータを書き込むストアスル
ー方式と、主メモリへのライトデータをバッファし、キ
ャッシュアクセスとは独立して上でバッファしたデータ
を主メモリへ書き込むストアバッファ方式が知られてい
る。上述のストアスルー方式は、制御は簡単であるが主
メモリへの書き込み時間がライトソイクルとなるため、
ライト性能が上がらないという問題がある。

【０００３】また、一方、ストアバッファ方式は、バッ
ファを多段に持たせても、マルチストア命令ではストア
スルー方式と同様の問題が発生し、また、ＤＭＡ転送等
の他処理装置からのメモリアクセスが入った場合に、バ
ッファしたデータすべてを主メモリへ書き込むまで次の
動作に入れないという問題がある。これらの問題を回避
する方法として、上述のコピーバック方式が広く使われ
るようになってきた。コピーバック方式を利用する最近
の方式としては、例えば、特公平３-48540号公報に開示
された技術が知られている。この技術では、命令キャッ
シュ，データキャッシュに分かれているキャッシュメモ
リにおいて、データキャッシュのラインが変更されたか
どうかを判定するための制御ビットを持たせ、特定のラ
インをコピーバックするように構成したものである。ま
た、コピーバックに近い技術としてディスクキャッシュ
のデータ書き戻し方式(特開平３-263244号 公報参照)が
ある。この方式では、レコード単位にライトバックフラ
グを設け、トラック毎に、ライトしたレコードの最小番
号と最大番号を管理して、ライトバックフラグがセット
されているレコードのみを書き戻すように制御するとい
うものである。

【０００４】

【発明が解決しようとする課題】上述の従来技術の前
者、すなわち、特公平３-48540号公報に開示された技術
では、命令とデータに対して、独立にオーバラップして
主記憶にアクセスできる別個のキャッシュを使用するよ
うにした点で、従来の一般的なコピーバック方式に比較
して、アクセス時間を改善するものではあるが、キャッ
シュライン単位のコピーバック方法について述べている
のみであり、キャッシュメモリのライン長が長い場合の
コピーバック動作自身のオーバヘッドという問題につい
ては考慮していない。また、従来技術の後者、すなわ
ち、特開平３-263244号 公報に開示された技術では、デ
ィスクキャッシュの変更フラグがセットされているレコ
ードのみを書き戻すため、転送レコード毎にアドレスを
再設定する必要があり、ハードウェア処理が複雑になる
という問題や、バースト転送ができないという問題があ
る。

【０００５】前者の問題点について更に考察すると、近
年、半導体の高集積化に伴って、マイクロプロセッサに
キャッシュメモリを内蔵し、キャッシュヒット判定の高
速化が図られるようになってきている。しかし、内蔵で
きるキャッシュの容量には限度があるため、大容量キャ
ッシュを接続する場合には、キャッシュデータメモリは
外付け(ＬＳＩ外部)にし、キャッシュタグメモリだけを
マイクロプロセッサに内蔵する方式がとられる場合が多
い。この場合、大容量の外付けキャッシュデータメモリ
に比べて、マイクロプロセッサに内蔵されたキャッシュ
タグメモリの容量は小さいため、必然的に、キャッシュ
メモリの１ライン当たりのデータ数が多くなり、上述の
如くライン単位でコピーバックするようにした場合は、
コピーバック動作のオーバヘッド時間がシステム性能上
問題となってくる。本発明は上記事情に鑑みてなされた
もので、その目的とするところは、従来の技術における
上述の如き問題を解消し、ライン長が長いキャッシュメ
モリにおけるコピーバック動作のオーバヘッドを軽減
し、高速コピーバック動作を可能としたキャッシュメモ
リ制御方式を提供することにある。

【０００６】

【課題を解決するための手段】本発明の上記目的は、主
メモリと該主メモリの内容の一部を保持するキャッシュ
メモリを有し、該キャッシュメモリがコピーバックによ
り前記主メモリにデータを書き戻す如く構成されたデー
タ処理システムにおいて、前記キャッシュメモリのライ
ン(キャッシュライン)をｎ(ｎ≧２)個のサブラインに分
割し、該分割したｎ個のサブラインのそれぞれについ
て、前記キャッシュメモリが保持するデータの変更来歴
を示す変更ビットをキャッシュタグメモリに配し、更
に、前記サブラインを複数のサブラインに統合して、前
記キャッシュメモリに対するライトアクセスでキャッシ
ュヒットの場合は、前記変更ビットを「１」にセットし、
コピーバック動作時には、コピーバックを実行するキャ
ッシュラインのうち、前記変更ビットが「１」のサブライ
ンを含むサブライングループのみをコピーバックし、コ
ピーバック終了時に前記変更ビットを「０」にリセットす
ることを特徴とするキャッシュメモリ制御方式によって
達成される。

【０００７】

【作用】本発明に係るキャッシュメモリ制御方式におい
て、コピーバック動作自体は、主メモリからキャッシュ
メモリへのライン転送の前に実行される。すなわち、本
発明に係るキャッシュメモリ制御方式においては、１ラ
イン中の複数のサブラインそれぞれについてのデータ変
更来歴を示すビットが、キャッシュタグメモリにサブラ
インの数だけ格納されており、コピーバックは上述の変
更ビットが「変更」となっているサブラインを含むサブラ
イングループのみについて実行される。つまり、１ライ
ンに含まれるすべてのデータをコピーバックするのでは
なく、変更があったサブラインを含むサブライングルー
プのみをコピーバックするようにしたため、コピーバッ
ク動作時間の短縮が可能になる。ここで、上述の変更ビ
ットのセットは、キャッシュライトヒットでキャッシュ
データメモリへのデータの書き込み動作と同時に行わ
れ、また、変更ビットのリセットは、コピーバック動作
の終了時に行われる。なお、コピーバック動作では、転
送レートを上げるために、通常、連続バースト転送を行
うが、この場合、ハードウェア処理を簡単にするために
は、サブラインをある程度大きく設定する必要があり、
結果的に、転送データ数が多くなる。これを避けるため
には、サブラインの上にサブライングループを設け、更
に、それをプログラマブルにして自由度を設けることに
より、システムに最適なコピーバック動作が可能にな
る。

【０００８】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図３は、キャッシュのラインとサブライン
の関係を示した図であり、図において、３はキャッシュ
のデータを格納するキャッシュデータメモリ(ＣＤＴ)、
２はキャッシュのディレクトリを格納するキャッシュタ
グメモリ(ＣＴＧ)であり、ここでは、ダイレクトマッピ
ング構成の場合を例示している。また、図３において
は、キャッシュタグメモリ２とキャッシュデータメモリ
３とは同一深さで表現されており、一つのタグメモリエ
ントリに対して、複数のキャッシュデータが対応してい
る。このデータの集まりを「ライン」という。キャッシュ
データメモリ３のラインは、更に、複数のサブライン
(ＳＬｎ〜ＳＬ１)に分割され、これらのサブライン(Ｓ
Ｌｎ〜ＳＬ１)が複数個集まって、サブライングループ
が構成されている。一方、キャッシュタグメモリ２は、
キャッシュデータメモリ３に、参照するデータが存在す
るか否かを判定するためのキャッシュデータの上位アド
レス，キャッシュデータのサブラインそれぞれについて
の変更来歴ビット(Ｃｎ〜Ｃ１)およびキャッシュデータ
ラインの有効ビット(Ｖ)から成っている。

【０００９】図２は、本発明の一実施例であるデータ処
理システムの要部を示すブロック図であり、図におい
て、１はメインプロセッサ(ＭＰ)、２は上述のキャッシ
ュタグメモリ(ＣＴＧ)、３は同じく上述のキャッシュデ
ータメモリ(ＣＤＴ)、４はメモリコントローラ(ＭＣ)、
５はメインメモリ(ＭＭ)、６はキャッシュタグメモリ２
の変更来歴ビット(Ｃｎ〜Ｃ１)の内容によりコピーバッ
クアドレスを生成する回路およびサブライングループの
設定回路(ＣＢＡ)、７はコピーバックおよびラインフェ
ッチのバースト転送を制御する回路(ＢＣ)、また、８は
上述の変更来歴ビット(Ｃｎ〜Ｃ１)のセット回路(ＣＳ
ＥＴ)、９は比較回路(ＣＭＰ)、１０，１１はセレクタ
を示している。なお、ここでは、上述のキャッシュデー
タメモリ(ＣＤＴ)３，メモリコントローラ(ＭＣ)４，メ
インメモリ(ＭＭ)５以外の構成要素は、１集積回路(Ｌ
ＳＩ)上に形成されているものである。また、図２にお
いて、ライン１０１はメインプロセッサ１が出力するア
ドレスのうちのキャッシュデータメモリ(ＣＤＴ)３の容
量を越えた上位アドレス(ＨＡ)であり、ライン１０２は
キャッシュタグメモリ２を参照するための中位アドレス
(ＭＡ)を示している。

【００１０】ライン１０３はキャッシュデータメモリ３
の１ライン中のデータを参照するための下位アドレス
(ＬＡ)、ライン１０８はメインプロセッサ１からのリー
ド／ライト信号(Ｒ／Ｗ)、ライン１０９はキャッシュデ
ータメモリ３へのキャッシュライトタイミング信号(Ｃ
ＷＥ)、ライン１１０はメモリコントローラ４へのメモ
リライトタイミング信号(ＭＷＥ)、ライン１１１はメイ
ンプロセッサ１，キャッシュデータメモリ３，メモリコ
ントローラ４の間のデータバス(ＤＴ)、ライン１１２は
メインプロセッサ１からのサブライングループ設定信号
を示している。以下、上述の如く構成された本実施例の
動作を説明する。システムのパワーオンの後、前述のキ
ャッシュタグメモリ２の変更来歴ビット(Ｃｎ〜Ｃ１)お
よびキャッシュデータラインの有効ビット(Ｖ)は、全エ
ントリについて「０」に初期化され、メインプロセッサ１
からのメモリリードアクセスによる、メモリコントロー
ラ４からキャッシュデータメモリ３へのラインフェッチ
時に、Ｖビットを「１」にセットする。

【００１１】また、メインプロセッサ１からのメモリラ
イトアクセスで、Ｖビットが「１」でかつ、キャッシュタ
グメモリ２がヒットした場合、つまり、参照アドレスが
キャッシュタグメモリ２に存在する場合には、キャッシ
ュデータメモリ３に当該データを書き込む(但し、メイ
ンメモリ５には書かない)と同時に、下位アドレス１０
３が指すサブラインに対応する変更来歴ビットＣｎ〜Ｃ
１を、セット回路８により「１」にセットする。ここで、
ヒット判定自体は、キャッシュタグメモリ２の上位アド
レスとメインプロセッサ１が出力する上位アドレス１０
１を、比較回路９により比較することにより行う。今、
メモリリードアクセスで、Ｖビットが「１」でかつミスヒ
ットの場合、つまり、参照アドレスがキャッシュタグメ
モリ２に存在しない場合を考える。この場合、もし、変
更来歴ビットＣｎ〜Ｃ１のうちのどれかのビットが「１」
の場合は、キャッシュデータメモリ３の中のそれに対応
したサブラインのデータが有効で、かつ、メインメモリ
５と不一致であることから、ラインフェッチの前に、当
該サブラインのデータを、メモリコントローラ４経由
で、メインメモリ５に書き戻す(コピーバック)必要があ
る。

【００１２】コピーバックアドレス生成回路６は、変更
来歴ビットＣｎ〜Ｃ１の値をチェックし、該チェックの
結果、「１」となっているサブライン含むサブライングル
ープのみのデータをコピーバックするためのアドレスを
生成し、セレクタ１１経由でキャッシュデータメモリ３
およびメモリコントローラ４にコピーバックアドレスを
出力する。ここで、サブライングループは、ライン１１
２により、メインプロセッサ１からコピーバックアドレ
スを生成する回路およびサブライングループの設定回路
６を操作することにより、プログラマブルに設定でき
る。コピーバック自体は、連続バースト転送で実行し、
バースト転送制御回路９の出力(ＨＩＴ)と、リード／ラ
イト信号１０８およびコピーバックアドレス生成回路６
からのコピーバック転送情報により、キャッシュデータ
メモリ３およびメモリコントローラ４へライトタイミン
グ信号１０９，１１０を出力し、データバス１１１上で
バースト転送を実行する。なお、コピーバック終了後
は、変更ビットＣｎ〜Ｃ１を、リセット回路８により、
「０」にする。次に、メモリコントローラ４から、キャッ
シュデータメモリ３へのラインフェッチは、コピーバッ
ク終了後、キャッシュラインの全データについて連続バ
ースト転送で実行する。

【００１３】セレクタ１０およびセレクタ１１は、バー
スト転送制御回路７によって切り替えられ、コピーバッ
ク時にはセレクタ１０はキャッシュタグメモリ２の上位
アドレスを選択し、セレクタ１１はコピーバックアドレ
ス生成回路６の出力アドレスを選択し、一方、ラインフ
ェッチ時は、この逆を選択する。上述の如く構成された
本実施例の動作を、以下、図１に基づいて説明する。ま
ず、メインプロセッサ１から、キャッシュメモリにメモ
リアクセス起動がかかると、ライトの場合でキャッシュ
ヒットのとき(ステップ21，22)は、ヒットしたサブライ
ンの変更来歴ビットを「１」にセットし(ステップ23)、キ
ャッシュメモリにデータを書き込む(ステップ24)。ま
た、ステップ22で、キャッシュミスヒットの場合は、主
記憶にデータを書き込む(ステップ27)。一方、リードの
場合でキャッシュヒットのとき(ステップ21，25)は、キ
ャッシュメモリからデータを読み出し(ステップ31)て、
メインプロセッサ１にリードデータを転送する(ステッ
プ30)。また、ステップ25で、キャッシュミスヒットの
場合は、変更来歴ビットが「１」のサブラインを含むサブ
ライングルー値のみをコピーバックし(ステップ26)、コ
ピーバック終了時に、変更来歴ビットを「０」にリセット
し(ステップ28)、ラインフェッチを実行し(ステップ2
9)、メインプロセッサ１にリードデータを転送する(ス
テップ30)。

【００１４】図４(ａ)は、従来の技術におけるコピーバ
ックおよびラインフェッチの動作タイミングを示す図、
同(ｂ)は本実施例におけるコピーバックおよびラインフ
ェッチの動作タイミングを示す図である。図４(ａ)に示
した動作では、最初に、メインプロセッサ１からのライ
トアクセスでキャッシュタグメモリ２がヒットし、キャ
ッシュデータメモリ３にライトデータ(ＤＴ)をライトす
る。次に、メインプロセッサ１からのリードアクセス
で、前回のライトアクセスと同じキャッシュタグメモリ
２のエントリを参照するが、ミスヒットとなり、ライン
の全データをコピーバックする。このとき、メモリライ
トタイミング信号(ＭＷＥ)により、メモリコントローラ
４へデータ転送タイミングを与える。次いで、コピーバ
ック終了後、ラインの全データについてラインフェッチ
を実行する。このとき、キャッシュライトタイミング信
号(ＣＷＥ)により、キャッシュデータメモリ３へデータ
転送タイミングを与える。メインプロセッサ１は、ライ
ンフェッチ動作時に必要なデータをフェッチする。上述
の如く、図４(ａ)に示した動作では、ラインの全データ
についてコピーバックを実行するため、そのアクセスタ
イムがラインフェッチと同程度のオーバヘッドとなる。

【００１５】一方、図４(ａ)に示した本実施例における
動作では、メインプロセッサ１からのリードアクセスミ
スヒットで、変更来歴ビットＣｎ〜Ｃ１の値を見て、コ
ピーバックを実行する。例えば、本図に示す如く、変更
来歴ビットＣｎ〜Ｃ１の値が「００〜１１」で、１サブラ
インが２データを持ち、２サブラインで１サブライング
ループを成すものとすると、サブラインＳＬ２，ＳＬ１
の４データのみをコピーバックする。そして、コピーバ
ック終了時に、上記変更来歴ビットＣｎ〜Ｃ１をリセッ
トする。次のラインフェッチについては、図４(ａ)と同
様のアクセスを実行する。この動作を前述の従来技術の
動作と比較すると、本実施例における動作では、コピー
バックの転送データ数を節減でき、コピーバックによる
オーバヘッドを軽減することができることがわかる。上
記実施例は本発明の一例を示したものであり、本発明は
これに限定されるべきものではないことは言うまでもな
いことである。

【００１６】

【発明の効果】以上、詳細に説明した如く、本発明によ
れば、ライン長が長いキャッシュメモリにおけるコピー
バック動作のオーバヘッドを軽減し、高速コピーバック
動作を可能としたキャッシュメモリ制御方式を実現でき
るという顕著な効果を奏するものである。

【００１７】

【図面の簡単な説明】

【図１】本発明の一実施例であるデータ処理システムの
動作フロー図である。

【図２】実施例のデータ処理システムの要部を示すブロ
ック図である。

【図３】キャッシュのラインとサブラインの関係を示す
説明図である。

【図４】本発明の実施例と従来技術との動作比較図であ
る。

【符号の説明】

１：メインプロセッサ(ＭＰ)、２：キャッシュタグメモ
リ(ＣＴＧ)、３：キャッシュデータメモリ(ＣＤＴ)、
４：メモリコントローラ(ＭＣ)、５：メインメモリ(Ｍ
Ｍ)、６：コピーバックアドレスの生成およびサブライ
ングループの設定回路(ＣＢＡ)、７：バースト転送制御
回路(ＢＣ)、８：変更来歴ビットのセット回路(ＣＳＥ
Ｔ)、９：比較回路(ＣＭＰ)、１０,１１：セレクタ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 主メモリと該主メモリの内容の一部を保
   持するキャッシュメモリを有し、該キャッシュメモリが
   コピーバックにより前記主メモリにデータを書き戻す如
   く構成されたデータ処理システムにおいて、前記キャッ
   シュメモリのライン(キャッシュライン)をｎ(ｎ≧２)個
   のサブラインに分割し、該分割したｎ個のサブラインの
   それぞれについて、前記キャッシュメモリが保持するデ
   ータの変更来歴を示す変更ビットをキャッシュタグメモ
   リに配し、更に、前記サブラインを複数のサブラインに
   統合して、前記キャッシュメモリに対するライトアクセ
   スでキャッシュヒットの場合は、前記変更ビットを「１」
   にセットし、コピーバック動作時には、コピーバックを
   実行するキャッシュラインのうち、前記変更ビットが
   「１」のサブラインを含むサブライングループのみをコピ
   ーバックし、コピーバック終了時に前記変更ビットを
   「０」にリセットすることを特徴とするキャッシュメモリ
   制御方式。
2. 【請求項２】 前記サブライングループのグルーピング
   パターンを、プログラマブルに設定可能に構成したこと
   を特徴とする請求項１記載のキャッシュメモリ制御方
   式。