JP3515333B2 - 情報処理装置 - Google Patents
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- JP3515333B2 JP3515333B2 JP22955597A JP22955597A JP3515333B2 JP 3515333 B2 JP3515333 B2 JP 3515333B2 JP 22955597 A JP22955597 A JP 22955597A JP 22955597 A JP22955597 A JP 22955597A JP 3515333 B2 JP3515333 B2 JP 3515333B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0846—Cache with multiple tag or data arrays being simultaneously accessible
- G06F12/0848—Partitioned cache, e.g. separate instruction and operand caches
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は情報処理装置に関
し、特にメモリ混載マイクロプロセッサなどを用いた情
報処理装置に関する。
し、特にメモリ混載マイクロプロセッサなどを用いた情
報処理装置に関する。
【０００２】
【従来の技術】一般に、計算機システムの性能を決める
主要構成要素は、プロセッサとメモリである。半導体技
術を背景に、プロセッサの動作周波数は２年で２倍の割
合で伸びているが、主記憶（メインメモリ、または単に
メモリと呼ぶ）を構成するＤＲＡＭなどのメモリのアク
セス速度の伸びはそれほどでもない。従来より、このプ
ロセッサ速度とメモリ速度との差を埋めるために用いら
れてきたのが、キャッシュメモリである。
主要構成要素は、プロセッサとメモリである。半導体技
術を背景に、プロセッサの動作周波数は２年で２倍の割
合で伸びているが、主記憶（メインメモリ、または単に
メモリと呼ぶ）を構成するＤＲＡＭなどのメモリのアク
セス速度の伸びはそれほどでもない。従来より、このプ
ロセッサ速度とメモリ速度との差を埋めるために用いら
れてきたのが、キャッシュメモリである。
【０００３】キャッシュメモリは、メモリアクセスの時
間的・空間的局所性を利用したものである。すなわち、
一度アクセスされたデータは、再びアクセスされる可能
性が高いということと、アクセスされたデータの近くの
データもアクセスされる可能性が高いということを利用
している。
間的・空間的局所性を利用したものである。すなわち、
一度アクセスされたデータは、再びアクセスされる可能
性が高いということと、アクセスされたデータの近くの
データもアクセスされる可能性が高いということを利用
している。
【０００４】プロセッサとメモリとの速度差が大きくな
ると、相対的にメモリアクセス時間が大きくなり、プロ
セッサの性能がプロセッサの動作周波数の伸びほどは伸
びなくなってくる。そうなると、プロセッサの性能を高
くするには、メモリアクセス時間を小さくする必要があ
る。キャッシュメモリを搭載したプロセッサにおいて
は、キャッシュにアクセスしようとするデータがある場
合（ヒット）は、主記憶にはアクセスしないため、アク
セスするのはキャッシュにデータがない場合（ミス）だ
けで、実質的な主記憶への平均メモリアクセス時間は、
次のようになる。
ると、相対的にメモリアクセス時間が大きくなり、プロ
セッサの性能がプロセッサの動作周波数の伸びほどは伸
びなくなってくる。そうなると、プロセッサの性能を高
くするには、メモリアクセス時間を小さくする必要があ
る。キャッシュメモリを搭載したプロセッサにおいて
は、キャッシュにアクセスしようとするデータがある場
合（ヒット）は、主記憶にはアクセスしないため、アク
セスするのはキャッシュにデータがない場合（ミス）だ
けで、実質的な主記憶への平均メモリアクセス時間は、
次のようになる。
【０００５】
平均メモリアクセス時間＝ミス率×リフィル時間 …（１）
この式からわかるように、メモリアクセス時間を小さく
するためには、ミス率を小さくするか、リフィル時間を
小さくする必要がある。ここで、リフィル時間とは、キ
ャッシュミス時に主記憶からデータを読み出して該当す
るキャッシュラインに再格納するというキャッシュリフ
ィル処理に要する時間をいう。
するためには、ミス率を小さくするか、リフィル時間を
小さくする必要がある。ここで、リフィル時間とは、キ
ャッシュミス時に主記憶からデータを読み出して該当す
るキャッシュラインに再格納するというキャッシュリフ
ィル処理に要する時間をいう。
【０００６】平均メモリアクセス時間を小さくする有力
な一つの方法として、主記憶をプロセッサと同一チップ
上に搭載するという方法がある。主記憶とプロセッサと
を同一チップ上に搭載することによって、主記憶にアク
セスする際にチップ外へアクセスする必要がないので、
入出力バッファを経由する必要がなく、また、チップ外
の配線容量などの寄生容量が少なくなり、アクセス時間
を短くすることができる。また、メモリがプロセッサチ
ップの外にあると、プロセッサチップのピン数の制約か
ら、一度にアクセスできるメモリのビット幅も大きくで
きないのに対し、同一チップ内にある場合は、そのよう
なピン数制約がないので、一度にアクセスできるメモリ
のビット幅を大きくすることができる。メモリがチップ
外にあるときは、一度にアクセスできるビット幅を大き
くすることができないので、通常、一回のリフィルを数
回のメモリアクセスで実現しているが、メモリをチップ
内に持たせると、一度にアクセスできるデータのサイズ
を、キャッシュのラインサイズまで広げることができる
ので、一回のリフィルを一回のメモリアクセスで実現で
き、その分だけメモリアクセス時間を短くすることがで
きる。
な一つの方法として、主記憶をプロセッサと同一チップ
上に搭載するという方法がある。主記憶とプロセッサと
を同一チップ上に搭載することによって、主記憶にアク
セスする際にチップ外へアクセスする必要がないので、
入出力バッファを経由する必要がなく、また、チップ外
の配線容量などの寄生容量が少なくなり、アクセス時間
を短くすることができる。また、メモリがプロセッサチ
ップの外にあると、プロセッサチップのピン数の制約か
ら、一度にアクセスできるメモリのビット幅も大きくで
きないのに対し、同一チップ内にある場合は、そのよう
なピン数制約がないので、一度にアクセスできるメモリ
のビット幅を大きくすることができる。メモリがチップ
外にあるときは、一度にアクセスできるビット幅を大き
くすることができないので、通常、一回のリフィルを数
回のメモリアクセスで実現しているが、メモリをチップ
内に持たせると、一度にアクセスできるデータのサイズ
を、キャッシュのラインサイズまで広げることができる
ので、一回のリフィルを一回のメモリアクセスで実現で
き、その分だけメモリアクセス時間を短くすることがで
きる。
【０００７】現在の商用プロセッサで採用されているキ
ャッシュメモリの典型的なラインサイズは、１６Ｂ（バ
イト）または３２Ｂ程度であるが、上述のように大きく
とれるメモリビット幅を活用して、５１２Ｂのラインサ
イズのキャッシュメモリを提案しているものもある｛文
献［１］（Ａｓｈｅｌｅｙ Ｓａｕｌｓｂｕｒｙ，Ｆｏ
ｎｇ Ｐｏｎｇ ａｎｄ Ａｎｄｒｅａｓ Ｎｏｗａｔ
ｚｙｋ，“Ｍｉｓｓｉｎｇ ｔｈｅ Ｍｅｍｏｒｙ Ｗ
ａｌｌ： Ｔｈｅ Ｃａｓｅ ｆｏｒ Ｐｒｏｃｅｓｓ
ｏｒ／Ｍｅｍｏｒｙ Ｉｎｔｅｇｒａｔｉｏｎ，”ｉｎ
Ｐｒｏｃ．Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏ
ｓｉｕｍ ｏｎ Ｃｏｍｐｕｔｅｒ ａｒｃｈｉｔｅｃ
ｔｕｒｅ，ｐｐ．９０−１０１，Ｍａｙ １９９
６）｝。
ャッシュメモリの典型的なラインサイズは、１６Ｂ（バ
イト）または３２Ｂ程度であるが、上述のように大きく
とれるメモリビット幅を活用して、５１２Ｂのラインサ
イズのキャッシュメモリを提案しているものもある｛文
献［１］（Ａｓｈｅｌｅｙ Ｓａｕｌｓｂｕｒｙ，Ｆｏ
ｎｇ Ｐｏｎｇ ａｎｄ Ａｎｄｒｅａｓ Ｎｏｗａｔ
ｚｙｋ，“Ｍｉｓｓｉｎｇ ｔｈｅ Ｍｅｍｏｒｙ Ｗ
ａｌｌ： Ｔｈｅ Ｃａｓｅ ｆｏｒ Ｐｒｏｃｅｓｓ
ｏｒ／Ｍｅｍｏｒｙ Ｉｎｔｅｇｒａｔｉｏｎ，”ｉｎ
Ｐｒｏｃ．Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏ
ｓｉｕｍ ｏｎ Ｃｏｍｐｕｔｅｒ ａｒｃｈｉｔｅｃ
ｔｕｒｅ，ｐｐ．９０−１０１，Ｍａｙ １９９
６）｝。
【０００８】このようにラインサイズを大きくすると、
アクセスしたいアドレスのデータだけでなく、周辺のデ
ータもラインサイズ分だけキャッシュメモリに同時に取
り込むことになり、プリフェッチ効果が得られる。特
に、命令キャッシュでは、基本的には、連続したメモリ
領域を順番にアクセスするというシーケンシャルアクセ
スがほとんどなので、キャッシュミス率を大きく低減す
ることができる。データキャッシュの場合には、ミス率
が大きく改善されるアプリケーションもあるが、一方、
逆に、ミス率が高くなるアプリケーションもある。
アクセスしたいアドレスのデータだけでなく、周辺のデ
ータもラインサイズ分だけキャッシュメモリに同時に取
り込むことになり、プリフェッチ効果が得られる。特
に、命令キャッシュでは、基本的には、連続したメモリ
領域を順番にアクセスするというシーケンシャルアクセ
スがほとんどなので、キャッシュミス率を大きく低減す
ることができる。データキャッシュの場合には、ミス率
が大きく改善されるアプリケーションもあるが、一方、
逆に、ミス率が高くなるアプリケーションもある。
【０００９】主記憶をチップ上に搭載したプロセッサで
は、チップ上の主記憶容量は一定であり、後で増やすこ
とはできない。しかし、計算機システムとしては、主記
憶容量を増やすことができるようにしておく必要があ
る。主記憶容量を増やす方法としては、チップ外にメモ
リチップを増設する方法と、メモリ混載プロセッサを増
設する方法｛（文献［１］、文献［２］（村上，岩下，
宮嶋，白川，吉井，“メモリ−マルチプロセッサ一体型
ＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ−Ｓｐｅｃｉｆｉｃ
Ｓｔａｎｄａｒｄ Ｐｒｏｄｕｃｔ）アーキテクチ
ャ：ＰＰＲＡＭ，”信学技報，ＩＣＤ９６−１３，Ａｐ
ｒｉｌ １９９６）））｝がある。
は、チップ上の主記憶容量は一定であり、後で増やすこ
とはできない。しかし、計算機システムとしては、主記
憶容量を増やすことができるようにしておく必要があ
る。主記憶容量を増やす方法としては、チップ外にメモ
リチップを増設する方法と、メモリ混載プロセッサを増
設する方法｛（文献［１］、文献［２］（村上，岩下，
宮嶋，白川，吉井，“メモリ−マルチプロセッサ一体型
ＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ−Ｓｐｅｃｉｆｉｃ
Ｓｔａｎｄａｒｄ Ｐｒｏｄｕｃｔ）アーキテクチ
ャ：ＰＰＲＡＭ，”信学技報，ＩＣＤ９６−１３，Ａｐ
ｒｉｌ １９９６）））｝がある。
【００１０】チップ外にメモリチップを増設するとメモ
リ混載プロセッサを増設する場合のどちらにおいても、
メモリアクセスをしようとするプロセッサから見れば、
アクセスされるメモリはチップ外にあるので、それらは
同様にみることができる。よって、以降では、メモリ混
載プロセッサを増設する場合でもそのチップを外部メモ
リチップとみなして扱う。この場合の計算機システムの
構成を図６に示す。
リ混載プロセッサを増設する場合のどちらにおいても、
メモリアクセスをしようとするプロセッサから見れば、
アクセスされるメモリはチップ外にあるので、それらは
同様にみることができる。よって、以降では、メモリ混
載プロセッサを増設する場合でもそのチップを外部メモ
リチップとみなして扱う。この場合の計算機システムの
構成を図６に示す。
【００１１】メモリ混載プロセッサは、図示のように、
プロセッサコア１０１、内部メモリ１０２、バスインタ
フェースユニット１０９、命令キャッシュ１１２、デー
タキャッシュ１１３から構成されており、バスインタフ
ェースユニット１０９を介して、外部のＩ／Ｏユニット
１０８および外部メモリ１０７に接続される。
プロセッサコア１０１、内部メモリ１０２、バスインタ
フェースユニット１０９、命令キャッシュ１１２、デー
タキャッシュ１１３から構成されており、バスインタフ
ェースユニット１０９を介して、外部のＩ／Ｏユニット
１０８および外部メモリ１０７に接続される。
【００１２】チップ内のメモリ１０２についても、チッ
プ外に増設された外部メモリ１０７についても、その記
憶内容はいったんキャッシュメモリ１１２，１１３に格
納され、プロセッサコア１０１からアクセスされる。
プ外に増設された外部メモリ１０７についても、その記
憶内容はいったんキャッシュメモリ１１２，１１３に格
納され、プロセッサコア１０１からアクセスされる。
【００１３】文献［３］（Ｔｏｒｕ Ｓｈｉｍｉｚｕ，
ｅｔ ａｌ，“Ａ Ｍｕｌｔｉｍｅｄｉａ ３２ｂ Ｒ
ＩＳＣ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ ｗｉｔｈ １
６Ｍｂ ＤＲＡＭ”ｉｎ Ｐｒｏｃ． Ｉｎｔｅｒｎａ
ｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｓｏｌｉｄ
−Ｓｔａｔｅ Ｇｉｒｃｕｉｔｓ，ｐｐ．２１６−２１
７，Ｆｅｂ．１９９６）、および文献［４］（奥村、
他，“１６ＭビットＤＲＡＭ内蔵３２ビットマイクロプ
ロセッサ，”信学技報，ＩＣＤ９６−７，Ａｐｒｉｌ
１９９６）で述べられているＤＲＡＭ混載プロセッサチ
ップでは、キャッシュメモリのラインサイズは、３２Ｂ
であり、ＤＲＡＭを混載していないプロセッサと同等の
ラインサイズである。つまり、主記憶を内蔵することに
よって、キャッシュのラインサイズを大きくできるとい
うことを利用していない。また、このチップでは、内蔵
キャッシュの使い方として二つのモードを持っている。
一つのモードは、外付けメモリなしで内蔵メモリのみを
使用する場合に、内蔵キャッシュを内蔵メモリのデータ
／命令共用キャッシュとして動作させる。もう一つのモ
ードでは、外付けＲＯＭを命令メモリとして使用する場
合に、外部ＲＯＭに対する命令キャッシュとして動作さ
せる。すなわち、チップ内にある一つのキャッシュを内
蔵メモリと外付けメモリのキャッシュとして使用してい
る。
ｅｔ ａｌ，“Ａ Ｍｕｌｔｉｍｅｄｉａ ３２ｂ Ｒ
ＩＳＣ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ ｗｉｔｈ １
６Ｍｂ ＤＲＡＭ”ｉｎ Ｐｒｏｃ． Ｉｎｔｅｒｎａ
ｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｓｏｌｉｄ
−Ｓｔａｔｅ Ｇｉｒｃｕｉｔｓ，ｐｐ．２１６−２１
７，Ｆｅｂ．１９９６）、および文献［４］（奥村、
他，“１６ＭビットＤＲＡＭ内蔵３２ビットマイクロプ
ロセッサ，”信学技報，ＩＣＤ９６−７，Ａｐｒｉｌ
１９９６）で述べられているＤＲＡＭ混載プロセッサチ
ップでは、キャッシュメモリのラインサイズは、３２Ｂ
であり、ＤＲＡＭを混載していないプロセッサと同等の
ラインサイズである。つまり、主記憶を内蔵することに
よって、キャッシュのラインサイズを大きくできるとい
うことを利用していない。また、このチップでは、内蔵
キャッシュの使い方として二つのモードを持っている。
一つのモードは、外付けメモリなしで内蔵メモリのみを
使用する場合に、内蔵キャッシュを内蔵メモリのデータ
／命令共用キャッシュとして動作させる。もう一つのモ
ードでは、外付けＲＯＭを命令メモリとして使用する場
合に、外部ＲＯＭに対する命令キャッシュとして動作さ
せる。すなわち、チップ内にある一つのキャッシュを内
蔵メモリと外付けメモリのキャッシュとして使用してい
る。
【００１４】
【発明が解決しようとする課題】上述したように、メモ
リ内蔵プロセッサチップを用いた従来のシステムでは、
外部メモリ、またはメモリ内蔵プロセッサチップを追加
することで、主記憶の記憶容量を拡張する。その際、追
加された外部メモリから転送されるデータは、内部メモ
リ用に使用されているキャッシュに格納されていると考
えられる。内蔵メモリを有効に活用するためには、かな
り大きなラインサイズを利用する必要がある。一方で、
外部メモリからデータを転送する際のビット幅は、利用
できる物理的なピン数が限られるので、大きくとれな
い。したがって、内蔵メモリ用にラインサイズを大きく
したキャッシュのラインサイズ分のデータを転送するた
めには、長い時間がかかり、このためプロセッサの性能
が落ちる。一方、外部メモリのバンド幅にあわせて、キ
ャッシュのラインサイズを小さくすると、内部メモリの
大きい入出力幅を十分活かすことができなくなる。
リ内蔵プロセッサチップを用いた従来のシステムでは、
外部メモリ、またはメモリ内蔵プロセッサチップを追加
することで、主記憶の記憶容量を拡張する。その際、追
加された外部メモリから転送されるデータは、内部メモ
リ用に使用されているキャッシュに格納されていると考
えられる。内蔵メモリを有効に活用するためには、かな
り大きなラインサイズを利用する必要がある。一方で、
外部メモリからデータを転送する際のビット幅は、利用
できる物理的なピン数が限られるので、大きくとれな
い。したがって、内蔵メモリ用にラインサイズを大きく
したキャッシュのラインサイズ分のデータを転送するた
めには、長い時間がかかり、このためプロセッサの性能
が落ちる。一方、外部メモリのバンド幅にあわせて、キ
ャッシュのラインサイズを小さくすると、内部メモリの
大きい入出力幅を十分活かすことができなくなる。
【００１５】本発明はこのような実情に鑑みてなされた
ものであり、バンド幅が大きい内部メモリとバンド幅が
小さい外部メモリの双方について平均メモリアクセス時
間を低減できる情報処理装置を提供することを目的とす
る。
ものであり、バンド幅が大きい内部メモリとバンド幅が
小さい外部メモリの双方について平均メモリアクセス時
間を低減できる情報処理装置を提供することを目的とす
る。
【００１６】
【課題を解決するための手段】上記課題を解決するた
め、本発明では、バンド幅の異なる複数の記憶装置と、
その記憶装置のデータを蓄えるキャッシュメモリとを備
える情報処理装置において、キャッシュメモリへのリフ
ィル時に、アクセスする記憶装置のバンド幅に応じた大
きさのデータをリフィルできるようにしている。
め、本発明では、バンド幅の異なる複数の記憶装置と、
その記憶装置のデータを蓄えるキャッシュメモリとを備
える情報処理装置において、キャッシュメモリへのリフ
ィル時に、アクセスする記憶装置のバンド幅に応じた大
きさのデータをリフィルできるようにしている。
【００１７】すなわち、各記憶装置に対して、その記憶
装置のバンド幅（データ転送能力）に応じて、一回のリ
フィルで読み出すデータのサイズ（リフィルサイズ）を
決める。複数のキャッシュが存在する場合は、各記憶装
置に対し、そのリフィルサイズでリフィルできるキャッ
シュを一つ選び、その記憶装置からのデータは、そのキ
ャッシュに格納するようにする。
装置のバンド幅（データ転送能力）に応じて、一回のリ
フィルで読み出すデータのサイズ（リフィルサイズ）を
決める。複数のキャッシュが存在する場合は、各記憶装
置に対し、そのリフィルサイズでリフィルできるキャッ
シュを一つ選び、その記憶装置からのデータは、そのキ
ャッシュに格納するようにする。
【００１８】記憶装置へのアクセスの手順は次のように
なる。アクセスするアドレスとデータサイズは与えられ
ているものとする。まず、与えられたアドレスがキャッ
シュに存在するかどうかを調べる。存在すれば、キャッ
シュから、そのデータを読み出し、プロセッサコアのデ
スティネーションレジスタに転送する。そのアドレスが
キャッシュに存在しない場合は、まず、キャッシュ内の
格納すべきラインを決める。そのラインのデータが記憶
装置と一致していない可能性がある場合（そのラインが
リフィル後、書き換えられた場合）、そのラインに格納
されているデータを記憶装置に書き戻す。次に、その与
えられたアドレスのデータを記憶装置から読み出しリフ
ィルする。その際、リフィルするデータの大きさは、ア
クセスする記憶装置のデータ転送能力に応じてあらかじ
め決めたものである。さらに、リフィルされたデータの
うち、与えられたアドレスのデータを与えられたデータ
サイズ分デスティネーションレジスタに転送する。
なる。アクセスするアドレスとデータサイズは与えられ
ているものとする。まず、与えられたアドレスがキャッ
シュに存在するかどうかを調べる。存在すれば、キャッ
シュから、そのデータを読み出し、プロセッサコアのデ
スティネーションレジスタに転送する。そのアドレスが
キャッシュに存在しない場合は、まず、キャッシュ内の
格納すべきラインを決める。そのラインのデータが記憶
装置と一致していない可能性がある場合（そのラインが
リフィル後、書き換えられた場合）、そのラインに格納
されているデータを記憶装置に書き戻す。次に、その与
えられたアドレスのデータを記憶装置から読み出しリフ
ィルする。その際、リフィルするデータの大きさは、ア
クセスする記憶装置のデータ転送能力に応じてあらかじ
め決めたものである。さらに、リフィルされたデータの
うち、与えられたアドレスのデータを与えられたデータ
サイズ分デスティネーションレジスタに転送する。
【００１９】このようにして、キャッシュメモリへのリ
フィル時に、アクセスする記憶装置のバンド幅に応じた
大きさのデータをリフィルすることにより、バンド幅が
大きい内部メモリとバンド幅が小さい外部メモリの双方
について平均メモリアクセス時間を低減でき、処理性能
を高めることが可能となる。
フィル時に、アクセスする記憶装置のバンド幅に応じた
大きさのデータをリフィルすることにより、バンド幅が
大きい内部メモリとバンド幅が小さい外部メモリの双方
について平均メモリアクセス時間を低減でき、処理性能
を高めることが可能となる。
【００２０】また、このようにアクセスする記憶装置の
バンド幅に応じた大きさのデータをキュッシュメモリに
リフィルするための構成は、キャッシュラインサイズが
異なる複数のキャッシュメモリを用意する構成のみなら
ず、キャッシュラインサイズを変更可能に構成されたキ
ャッシュメモリを用いることなどによっても実現でき
る。
バンド幅に応じた大きさのデータをキュッシュメモリに
リフィルするための構成は、キャッシュラインサイズが
異なる複数のキャッシュメモリを用意する構成のみなら
ず、キャッシュラインサイズを変更可能に構成されたキ
ャッシュメモリを用いることなどによっても実現でき
る。
【００２１】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。図１には、本発明の一実施形態に係
る情報処理装置の構成が示されている。この情報処理装
置はメモリ内蔵プロセッサチップ１００を用いた計算機
システムであり、プロセッサチップ１００の内部には、
プロセッサコア１０１、１６ＭＢの主記憶１０２（以
下、内部メモリと呼ぶ）、ラインサイズ５１２Ｂ、ダイ
レクトマップ、容量８ＫＢの命令キャッシュ１０３（内
部メモリ用命令キャッシュ）、ラインサイズ５１２Ｂ、
２−ｗａｙ ｓｅｔ ａｓｓｏｃｉａｔｉｖｅ、容量１
６ＫＢのデータキャッシュ１０４（内部メモリ用データ
キャッシュ）、ラインサイズ３２Ｂ、ダイレクトマッ
プ、容量８ＫＢの命令キャッシュ１０５（外部メモリ用
命令キャッシュ）、ラインサイズ３２Ｂ、２−ｗａｙ
ｓｅｔ ａｓｓｏｃｉａｔｉｖｅ、容量１６ＫＢのデー
タキャッシュ１０６（外部メモリ用データキャッシ
ュ）、およびバスインタフェースユニット１０９が設け
られており、またプロセッサチップ１００の外部には、
１６ＭＢの主記憶１０７（外部メモリ）、およびＩ／Ｏ
ユニット１０８が設けられている。
施形態を説明する。図１には、本発明の一実施形態に係
る情報処理装置の構成が示されている。この情報処理装
置はメモリ内蔵プロセッサチップ１００を用いた計算機
システムであり、プロセッサチップ１００の内部には、
プロセッサコア１０１、１６ＭＢの主記憶１０２（以
下、内部メモリと呼ぶ）、ラインサイズ５１２Ｂ、ダイ
レクトマップ、容量８ＫＢの命令キャッシュ１０３（内
部メモリ用命令キャッシュ）、ラインサイズ５１２Ｂ、
２−ｗａｙ ｓｅｔ ａｓｓｏｃｉａｔｉｖｅ、容量１
６ＫＢのデータキャッシュ１０４（内部メモリ用データ
キャッシュ）、ラインサイズ３２Ｂ、ダイレクトマッ
プ、容量８ＫＢの命令キャッシュ１０５（外部メモリ用
命令キャッシュ）、ラインサイズ３２Ｂ、２−ｗａｙ
ｓｅｔ ａｓｓｏｃｉａｔｉｖｅ、容量１６ＫＢのデー
タキャッシュ１０６（外部メモリ用データキャッシ
ュ）、およびバスインタフェースユニット１０９が設け
られており、またプロセッサチップ１００の外部には、
１６ＭＢの主記憶１０７（外部メモリ）、およびＩ／Ｏ
ユニット１０８が設けられている。
【００２２】ラインサイズ５１２Ｂの内部メモリ用キャ
ッシュ１０３，１０４には、内部メモリ１０２のコード
およびデータをそれぞれ格納し、ラインサイズ３２Ｂの
外部メモリ用キャッシュ１０５，１０６には、外部メモ
リ１０７のコードおよびデータをそれぞれ格納する。
ッシュ１０３，１０４には、内部メモリ１０２のコード
およびデータをそれぞれ格納し、ラインサイズ３２Ｂの
外部メモリ用キャッシュ１０５，１０６には、外部メモ
リ１０７のコードおよびデータをそれぞれ格納する。
【００２３】内部メモリは、アドレス００００００００
Ｈから００ｆｆｆｆｆｆＨ（Ｈは１６進表記を示す）ま
でのアドレス空間をもち、外部メモリは、それに後続す
る、アドレス０１００００００Ｈから０１ｆｆｆｆｆｆ
ｆｆＨまでのアドレス空間をもつ。この場合、与えられ
たアドレスが、どちらのアドレスであるかは、そのアド
レスから判定することができる。つまり、この例では、
上位８ビットが、００Ｈであれば内部メモリ１０２のア
ドレスであると判定され、上位８ビットが０１Ｈであれ
ば外部メモリ１０７のアドレスであると判定される。
Ｈから００ｆｆｆｆｆｆＨ（Ｈは１６進表記を示す）ま
でのアドレス空間をもち、外部メモリは、それに後続す
る、アドレス０１００００００Ｈから０１ｆｆｆｆｆｆ
ｆｆＨまでのアドレス空間をもつ。この場合、与えられ
たアドレスが、どちらのアドレスであるかは、そのアド
レスから判定することができる。つまり、この例では、
上位８ビットが、００Ｈであれば内部メモリ１０２のア
ドレスであると判定され、上位８ビットが０１Ｈであれ
ば外部メモリ１０７のアドレスであると判定される。
【００２４】内部メモリ１０２は、一度のアクセスで、
５１２Ｂのデータを読み出し／書き込みができるように
なっている。一度のアクセスを行うのに、５サイクルか
かる。外部メモリ１０７は、一度のアクセスで、８Ｂの
データを読み出し／書き込みができるようになってい
る。バースト転送を利用すると、最初の８Ｂをアクセス
するのに４サイクル必要で、以降８Ｂアクセスするごと
に２サイクル必要になる。
５１２Ｂのデータを読み出し／書き込みができるように
なっている。一度のアクセスを行うのに、５サイクルか
かる。外部メモリ１０７は、一度のアクセスで、８Ｂの
データを読み出し／書き込みができるようになってい
る。バースト転送を利用すると、最初の８Ｂをアクセス
するのに４サイクル必要で、以降８Ｂアクセスするごと
に２サイクル必要になる。
【００２５】以下で、第１の実施形態の動作を説明す
る。命令をフェッチするときは、次のように動作する。 １．プロセッサコア１０１内の命令フェッチ用プログラ
ムカウンタ（図示していない）に格納されている命令ア
ドレスから、その命令アドレスが、内部メモリ１０２、
外部メモリ１０７のどちらにあるかを判定する。
る。命令をフェッチするときは、次のように動作する。 １．プロセッサコア１０１内の命令フェッチ用プログラ
ムカウンタ（図示していない）に格納されている命令ア
ドレスから、その命令アドレスが、内部メモリ１０２、
外部メモリ１０７のどちらにあるかを判定する。
【００２６】２．命令アドレスが内部メモリ１０２にあ
る場合 （ａ）命令キャッシュ１０３をアクセスし、その命令ア
ドレスが、その命令キャッシュ１０３に存在するかどう
かを調べる。
る場合 （ａ）命令キャッシュ１０３をアクセスし、その命令ア
ドレスが、その命令キャッシュ１０３に存在するかどう
かを調べる。
【００２７】（ｂ）存在するとき（ヒット）は、そのア
ドレスの命令を命令キャッシュ１０３から読み出し、プ
ロセッサコア１０１内の命令フェッチユニット（図示し
ていない）へ転送する。
ドレスの命令を命令キャッシュ１０３から読み出し、プ
ロセッサコア１０１内の命令フェッチユニット（図示し
ていない）へ転送する。
【００２８】（ｃ）存在しないとき（ミス）は、内部メ
モリ１０２から、そのアドレスを含むラインサイズ分
（５１２Ｂ）のデータを読み出し、命令キャッシュ１０
３にリフィルし、さらに命令アドレスの命令をプロセッ
サコア１０１内の命令フェッチユニットへ転送する。
モリ１０２から、そのアドレスを含むラインサイズ分
（５１２Ｂ）のデータを読み出し、命令キャッシュ１０
３にリフィルし、さらに命令アドレスの命令をプロセッ
サコア１０１内の命令フェッチユニットへ転送する。
【００２９】３．命令アドレスが外部メモリ１０７にあ
る場合 （ａ）命令キャッシュ１０５をアクセスし、その命令ア
ドレスが、その命令キャッシュ１０５に存在するかどう
かを調べる。
る場合 （ａ）命令キャッシュ１０５をアクセスし、その命令ア
ドレスが、その命令キャッシュ１０５に存在するかどう
かを調べる。
【００３０】（ｂ）存在するときは、そのアドレスの命
令を命令キャッシュ１０５から読み出し、プロセッサコ
ア１０１内の命令フェッチユニット（図示していない）
へ転送する。
令を命令キャッシュ１０５から読み出し、プロセッサコ
ア１０１内の命令フェッチユニット（図示していない）
へ転送する。
【００３１】（ｃ）存在しないときは、外部メモリ１０
７から、そのアドレスを含むラインサイズ分（３２Ｂ）
のデータをバースト転送サイクルによって読み出し、命
令キャッシュ１０５にリフィルし、さらに命令アドレス
の命令をプロセッサコア１０１内の命令フェッチユニッ
トへ転送する。
７から、そのアドレスを含むラインサイズ分（３２Ｂ）
のデータをバースト転送サイクルによって読み出し、命
令キャッシュ１０５にリフィルし、さらに命令アドレス
の命令をプロセッサコア１０１内の命令フェッチユニッ
トへ転送する。
【００３２】また、ロード命令を実行する場合には、次
のようになる。 １．プロセッサコア１０１でアクセスすべきアドレスを
計算する。 ２．そのアドレスが、内部メモリ１０２、外部メモリ１
０７のどちらにあるか、そのアドレスから判定する。
のようになる。 １．プロセッサコア１０１でアクセスすべきアドレスを
計算する。 ２．そのアドレスが、内部メモリ１０２、外部メモリ１
０７のどちらにあるか、そのアドレスから判定する。
【００３３】３．内部メモリ１０２にある場合
（ａ）そのアドレスがデータキャッシュ１０４に存在す
るかどうかを調べる。
るかどうかを調べる。
【００３４】（ｂ）そのアドレスがデータキャッシュ１
０４に存在するとき（ヒット）は、そのアドレスのデー
タをデータキャッシュ１０４から読み出し、プロセッサ
コア１０１内のデスティネーションレジスタに格納す
る。
０４に存在するとき（ヒット）は、そのアドレスのデー
タをデータキャッシュ１０４から読み出し、プロセッサ
コア１０１内のデスティネーションレジスタに格納す
る。
【００３５】（ｃ）そのアドレスがデータキャッシュ１
０４に存在しないとき（ミス）は、まず、ＬＲＵ法など
の方法を使って、置換すべきラインを決定する。そのと
き、そのラインに対し、ダーティビットがセットしてあ
る場合は、そのラインの５１２Ｂのデータを、内部メモ
リ１０２に書き戻す。次に、そのアドレスのデータを含
む５１２Ｂのデータを内部メモリ１０２から読み出し、
データキャッシュ１０４にリフィルし、さらに、そのア
ドレスのデータをプロセッサコア１０１内のデスティネ
ーションレジスタに格納する。
０４に存在しないとき（ミス）は、まず、ＬＲＵ法など
の方法を使って、置換すべきラインを決定する。そのと
き、そのラインに対し、ダーティビットがセットしてあ
る場合は、そのラインの５１２Ｂのデータを、内部メモ
リ１０２に書き戻す。次に、そのアドレスのデータを含
む５１２Ｂのデータを内部メモリ１０２から読み出し、
データキャッシュ１０４にリフィルし、さらに、そのア
ドレスのデータをプロセッサコア１０１内のデスティネ
ーションレジスタに格納する。
【００３６】４．外部メモリ１０７にある場合
（ａ）そのアドレスがデータキャッシュ１０６に存在す
るかどうかを調べる。
るかどうかを調べる。
【００３７】（ｂ）そのアドレスがデータキャッシュ１
０６に存在するとき（ヒット）は、そのアドレスのデー
タをデータキャッシュ１０６から読み出し、プロセッサ
コア１０１内のデスティネーションレジスタに格納す
る。
０６に存在するとき（ヒット）は、そのアドレスのデー
タをデータキャッシュ１０６から読み出し、プロセッサ
コア１０１内のデスティネーションレジスタに格納す
る。
【００３８】（ｃ）そのアドレスがデータキャッシュ１
０６に存在しないとき（ミス）は、まず、ＬＲＵ法など
の方法を使って、置換すべきラインを決定する。そのと
き、そのラインに対し、ダーティビットがセットしてあ
る場合は、そのラインの３２Ｂのデータを、外部メモリ
１０７に書き戻す。次に、そのアドレスのデータを含む
３２Ｂのデータを外部メモリ１０７から読み出し、デー
タキャッシュ１０６にリフィルし、さらに、そのアドレ
スのデータをプロセッサコア１０１内のデスティネーシ
ョンレジスタに格納する。
０６に存在しないとき（ミス）は、まず、ＬＲＵ法など
の方法を使って、置換すべきラインを決定する。そのと
き、そのラインに対し、ダーティビットがセットしてあ
る場合は、そのラインの３２Ｂのデータを、外部メモリ
１０７に書き戻す。次に、そのアドレスのデータを含む
３２Ｂのデータを外部メモリ１０７から読み出し、デー
タキャッシュ１０６にリフィルし、さらに、そのアドレ
スのデータをプロセッサコア１０１内のデスティネーシ
ョンレジスタに格納する。
【００３９】なお、ストア命令についてもロード命令と
同様にして実行される。第１の実施形態においては、内
部メモリ１０２に割り当てられたアドレスにアクセスす
る場合、リフィルサイズは５１２Ｂ、リフィル時間は５
サイクルとなり、一方、外部メモリ１０７に割り当てら
れたアドレスにアクセスする場合、リフィルサイズは３
２Ｂ、リフィル時間は１０サイクルとなる。一方、図６
に示す従来例においては、リフィルサイズはともに５１
２Ｂで、リフィル時間は、内部メモリに割り当てられた
アドレスにアクセスする場合は５サイクル、外部メモリ
に割り当てられたアドレスにアクセスする場合は１３０
サイクルとなる。
同様にして実行される。第１の実施形態においては、内
部メモリ１０２に割り当てられたアドレスにアクセスす
る場合、リフィルサイズは５１２Ｂ、リフィル時間は５
サイクルとなり、一方、外部メモリ１０７に割り当てら
れたアドレスにアクセスする場合、リフィルサイズは３
２Ｂ、リフィル時間は１０サイクルとなる。一方、図６
に示す従来例においては、リフィルサイズはともに５１
２Ｂで、リフィル時間は、内部メモリに割り当てられた
アドレスにアクセスする場合は５サイクル、外部メモリ
に割り当てられたアドレスにアクセスする場合は１３０
サイクルとなる。
【００４０】アクセスするアドレスが、内部メモリ１０
２に割り当てられている割合を５０％、外部メモリ１０
７に割り当てられている割合を５０％と仮定して、第１
実施形態と従来例の平均リフィル時間を計算してみる
と、第１の実施形態では、 ５×０．５＋１０×０．５＝７．５サイクル となり、一方、従来例では、 ５×０．５＋１３０×０．５＝６７．５サイクル となる。
２に割り当てられている割合を５０％、外部メモリ１０
７に割り当てられている割合を５０％と仮定して、第１
実施形態と従来例の平均リフィル時間を計算してみる
と、第１の実施形態では、 ５×０．５＋１０×０．５＝７．５サイクル となり、一方、従来例では、 ５×０．５＋１３０×０．５＝６７．５サイクル となる。
【００４１】この結果から、第１の実施形態の平均リフ
ィル時間は、従来のリフィル時間の１／９となり、平均
メモリアクセス時間が短縮されることがわかる。第１の
実施形態では、キャッシュメモリを、内部メモリ用と外
部メモリ用とに別々のものにしているが、これを一つに
統合したキャッシュメモリにすることもできる。このよ
うに、内部メモリ用のキャッシュと外部メモリ用のキャ
ッシュを統合した例を第２実施形態として、以下説明す
る。
ィル時間は、従来のリフィル時間の１／９となり、平均
メモリアクセス時間が短縮されることがわかる。第１の
実施形態では、キャッシュメモリを、内部メモリ用と外
部メモリ用とに別々のものにしているが、これを一つに
統合したキャッシュメモリにすることもできる。このよ
うに、内部メモリ用のキャッシュと外部メモリ用のキャ
ッシュを統合した例を第２実施形態として、以下説明す
る。
【００４２】図２には、第２実施形態に係る情報処理装
置の構成が示されている。ここでは、図１と同一部分に
は同一符号を付し、異なる点について主に説明する。こ
の情報処理装置においては、プロセッサチップ２００の
内部には、プロセッサコア１０１、１６ＭＢの主記憶１
０２（内部メモリ）、ラインサイズ５１２Ｂまたは３２
Ｂ、ダイレクトマップ、容量１６ＫＢの命令キャッシュ
１１０、ラインサイズ５１２Ｂまたは３２Ｂ、２−ｗａ
ｙ ｓｅｔ ａｓｓｏｃｉａｔｉｖｅ、容量３２ＫＢの
データキャッシュ１１１、およびバスインタフェースユ
ニット１０８をもち、プロセッサチップ２００の外部に
は、１６ＭＢの主記憶１０７（外部メモリ）、およびＩ
／Ｏユニット１０８をもつ。
置の構成が示されている。ここでは、図１と同一部分に
は同一符号を付し、異なる点について主に説明する。こ
の情報処理装置においては、プロセッサチップ２００の
内部には、プロセッサコア１０１、１６ＭＢの主記憶１
０２（内部メモリ）、ラインサイズ５１２Ｂまたは３２
Ｂ、ダイレクトマップ、容量１６ＫＢの命令キャッシュ
１１０、ラインサイズ５１２Ｂまたは３２Ｂ、２−ｗａ
ｙ ｓｅｔ ａｓｓｏｃｉａｔｉｖｅ、容量３２ＫＢの
データキャッシュ１１１、およびバスインタフェースユ
ニット１０８をもち、プロセッサチップ２００の外部に
は、１６ＭＢの主記憶１０７（外部メモリ）、およびＩ
／Ｏユニット１０８をもつ。
【００４３】この実施形態で使用しているキャッシュメ
モリ１１０，１１１は、２種類のリフィルサイズ（リフ
ィルされるデータサイズ）をもつキャッシュであり、リ
フィルサイズを、５１２Ｂまたは３２Ｂにすることがで
きる。このようなキャッシュは、次のような構成になっ
ている。
モリ１１０，１１１は、２種類のリフィルサイズ（リフ
ィルされるデータサイズ）をもつキャッシュであり、リ
フィルサイズを、５１２Ｂまたは３２Ｂにすることがで
きる。このようなキャッシュは、次のような構成になっ
ている。
【００４４】１．アクセスする基本単位は、３２Ｂで、
この単位ごとにタグ、有効フラグ、ダーティフラグなど
の情報を持つ。この３２Ｂの単位をサブラインと呼ぶ。
ｗａｙ数分のサブラインで、一つのサブセットを構成す
る。
この単位ごとにタグ、有効フラグ、ダーティフラグなど
の情報を持つ。この３２Ｂの単位をサブラインと呼ぶ。
ｗａｙ数分のサブラインで、一つのサブセットを構成す
る。
【００４５】２．ヒットミスの判定、ヒット時の読み出
し／書き込みの動作は、３２Ｂサブラインを基本単位と
して行うので、通常の３２Ｂラインのキャッシュと同じ
である。
し／書き込みの動作は、３２Ｂサブラインを基本単位と
して行うので、通常の３２Ｂラインのキャッシュと同じ
である。
【００４６】３．通常のキャッシュと異なるのは、連続
する１６個のサブセットにおいて、各サブセットからサ
ブラインを一つずつ選び、選ばれた１６個のサブライン
を同時にアクセスできるようになっている点である。つ
まり、１６個のサブラインで一つのラインを構成し、５
１２Ｂのラインとしてアクセスすることができるように
なる。これにより、５１２Ｂ分のデータを、一度に１６
個の連続したサブセット中にリフィルすることができる
ことになる。その際、そのラインを構成する各サブライ
ンに対して、同一のタグを格納する。
する１６個のサブセットにおいて、各サブセットからサ
ブラインを一つずつ選び、選ばれた１６個のサブライン
を同時にアクセスできるようになっている点である。つ
まり、１６個のサブラインで一つのラインを構成し、５
１２Ｂのラインとしてアクセスすることができるように
なる。これにより、５１２Ｂ分のデータを、一度に１６
個の連続したサブセット中にリフィルすることができる
ことになる。その際、そのラインを構成する各サブライ
ンに対して、同一のタグを格納する。
【００４７】以上で説明したような、二種類のリフィル
サイズを持つキャッシュメモリの具体的な構成の一例を
図３に示す。図３に示したキャッシュは、図２の命令キ
ャッシュ１１０の構成例であり、このキャッシュの記憶
部は、サブアレイ（０）〜（１５）の１６個のサブアレ
イからなる。各サブアレイは、３２個のサブラインから
なる。各サブラインには、３２Ｂのデータ、タグ、およ
び有効フラグ等のフラグが保持される。
サイズを持つキャッシュメモリの具体的な構成の一例を
図３に示す。図３に示したキャッシュは、図２の命令キ
ャッシュ１１０の構成例であり、このキャッシュの記憶
部は、サブアレイ（０）〜（１５）の１６個のサブアレ
イからなる。各サブアレイは、３２個のサブラインから
なる。各サブラインには、３２Ｂのデータ、タグ、およ
び有効フラグ等のフラグが保持される。
【００４８】アドレスの９ビットから１３ビットまでの
５ビット（インデックス部）で３２個のラインの中から
一つを選び、アドレスの５ビットから８ビットまでの４
ビット（サブアレイ部）で１６個のサブアレイの中から
一つを選ぶ。選ばれたサブラインのタグが、アドレスの
１４ビットから３１ビットまでの１８ビット分（タグ
部）と一致すれば、与えられたアドレスは、このキャッ
シュに対してヒットしたと判定され、３２Ｂ（２５６ビ
ット）のバスｄａｔａを経由して読み書きされる。ヒッ
トしなかった場合は、リフィルすることになる。内部メ
モリ１０２からリフィルする場合は、選択されたセット
の中のすべてのサブライン、つまり１６個の連続したサ
ブセット中にデータを、ｄａｔａ０からｄａｔａ１５ま
でのデータ線を使って書き込む。その際、リフィルされ
るサブライン内のタグには、与えられたアドレスのタグ
部を格納する。一方、外部メモリ１０７からリフィルす
る場合は、アドレスのサブアレイ部で選択されたサブア
レイの選択されたサブラインのみにデータを書き込む。
データは、選択されたサブアレイに対応するデータ線を
経由して書き込む。タグは、与えられたアドレスのタグ
部を書き込む。
５ビット（インデックス部）で３２個のラインの中から
一つを選び、アドレスの５ビットから８ビットまでの４
ビット（サブアレイ部）で１６個のサブアレイの中から
一つを選ぶ。選ばれたサブラインのタグが、アドレスの
１４ビットから３１ビットまでの１８ビット分（タグ
部）と一致すれば、与えられたアドレスは、このキャッ
シュに対してヒットしたと判定され、３２Ｂ（２５６ビ
ット）のバスｄａｔａを経由して読み書きされる。ヒッ
トしなかった場合は、リフィルすることになる。内部メ
モリ１０２からリフィルする場合は、選択されたセット
の中のすべてのサブライン、つまり１６個の連続したサ
ブセット中にデータを、ｄａｔａ０からｄａｔａ１５ま
でのデータ線を使って書き込む。その際、リフィルされ
るサブライン内のタグには、与えられたアドレスのタグ
部を格納する。一方、外部メモリ１０７からリフィルす
る場合は、アドレスのサブアレイ部で選択されたサブア
レイの選択されたサブラインのみにデータを書き込む。
データは、選択されたサブアレイに対応するデータ線を
経由して書き込む。タグは、与えられたアドレスのタグ
部を書き込む。
【００４９】各サブアレイ毎のヒット／ミスの判定は、
それら各サブアレイ毎に設けられた比較器２０１，２０
２とＡＮＤゲート２０３とによって行われる。この場
合、比較器２０１はアドレスのサブアレイ部と該当する
サブアレイ番号とを比較し、比較器２０２はアドレスの
タグ部と選択されたサブラインから読み出されたタグと
とを比較する。選択されたサブラインのデータが有効
で、且つタグが一致したサブアレイが存在すると、ＯＲ
ゲート３０１からヒット信号が出力される。そして、Ａ
ＮＤゲート２０３から“１”が出力されたサブライン中
の選択されたサブラインがアクセスされる。
それら各サブアレイ毎に設けられた比較器２０１，２０
２とＡＮＤゲート２０３とによって行われる。この場
合、比較器２０１はアドレスのサブアレイ部と該当する
サブアレイ番号とを比較し、比較器２０２はアドレスの
タグ部と選択されたサブラインから読み出されたタグと
とを比較する。選択されたサブラインのデータが有効
で、且つタグが一致したサブアレイが存在すると、ＯＲ
ゲート３０１からヒット信号が出力される。そして、Ａ
ＮＤゲート２０３から“１”が出力されたサブライン中
の選択されたサブラインがアクセスされる。
【００５０】第２実施形態の動作は、前述した第１実施
形態の動作とほぼ同様である。すなわち、第１実施形態
において、内部メモリ用命令キャッシュ１０３及び外部
メモリ用命令キャッシュ１０５にアクセスする代わりに
統合命令キャッシュ１１０にアクセスする。内部メモリ
用データキャッシュ１０４及び外部メモリ用データキャ
ッシュ１０６にアクセスする代わりに、統合データキャ
ッシュ１１１にアクセスする。その際にアクセスするメ
モリが内部メモリ１０２の場合は、リフィルサイズを５
１２Ｂとし、外部メモリ１０７の場合はリフィルサイズ
を３２Ｂとする。
形態の動作とほぼ同様である。すなわち、第１実施形態
において、内部メモリ用命令キャッシュ１０３及び外部
メモリ用命令キャッシュ１０５にアクセスする代わりに
統合命令キャッシュ１１０にアクセスする。内部メモリ
用データキャッシュ１０４及び外部メモリ用データキャ
ッシュ１０６にアクセスする代わりに、統合データキャ
ッシュ１１１にアクセスする。その際にアクセスするメ
モリが内部メモリ１０２の場合は、リフィルサイズを５
１２Ｂとし、外部メモリ１０７の場合はリフィルサイズ
を３２Ｂとする。
【００５１】次に、第２実施形態におけるキャッシュミ
ス時の処理を説明する。 １．アドレスが内部メモリ１０２に割り当てられている
場合 図４に示すように、置換されるのは、一つのライン（１
６個のサブライン）である。格納すべきラインに内部メ
モリデータと外部メモリデータが格納されているので、
内部メモリデータは内部メモリ１０２へ、外部メモリデ
ータは外部メモリ１０７へ書き戻す。次に内部メモリ１
０２から５１２Ｂ（２５６ビット×１６）分のデータを
読み出し、そのラインに格納する。その際、各サプライ
ンごとに、そこに格納された３２Ｂデータのアドレスに
従ってタグを適切に設定する。
ス時の処理を説明する。 １．アドレスが内部メモリ１０２に割り当てられている
場合 図４に示すように、置換されるのは、一つのライン（１
６個のサブライン）である。格納すべきラインに内部メ
モリデータと外部メモリデータが格納されているので、
内部メモリデータは内部メモリ１０２へ、外部メモリデ
ータは外部メモリ１０７へ書き戻す。次に内部メモリ１
０２から５１２Ｂ（２５６ビット×１６）分のデータを
読み出し、そのラインに格納する。その際、各サプライ
ンごとに、そこに格納された３２Ｂデータのアドレスに
従ってタグを適切に設定する。
【００５２】２．アドレスが外部メモリ１０７に割り当
てられている場合 図５に示すように、置換されるのは一つのサブラインで
ある。まず、格納すべきラインに格納されているデータ
に対して、ダーティビットがセットされている場合は、
そのデータをメモリに書き戻す。格納されているデータ
は、外部メモリ１０７のデータである場合と、内部メモ
リ１０２である場合があるので、サブラインから読み出
されたタグに従って、外部メモリ１０７のデータの場合
は、そのサブラインを外部メモリ１０７に書き戻し、内
部メモリ１０２のデータの場合は、内部メモリ１０２に
書き戻す。次に、外部メモリ１０７からデータを読み出
し、そのサブラインに格納する。その際、サブラインの
タグに、アドレスのタグ部を格納する。
てられている場合 図５に示すように、置換されるのは一つのサブラインで
ある。まず、格納すべきラインに格納されているデータ
に対して、ダーティビットがセットされている場合は、
そのデータをメモリに書き戻す。格納されているデータ
は、外部メモリ１０７のデータである場合と、内部メモ
リ１０２である場合があるので、サブラインから読み出
されたタグに従って、外部メモリ１０７のデータの場合
は、そのサブラインを外部メモリ１０７に書き戻し、内
部メモリ１０２のデータの場合は、内部メモリ１０２に
書き戻す。次に、外部メモリ１０７からデータを読み出
し、そのサブラインに格納する。その際、サブラインの
タグに、アドレスのタグ部を格納する。
【００５３】第１実施形態と第２実施形態との違いの一
つは、ミス率である。第１実施形態では、内部メモリ用
のキャッシュメモリと外部メモリ用のキャッシュメモリ
を別々に備えているのに対し、第２実施形態では、外部
メモリと内部メモリで共用のキャッシュメモリを備えて
いる。そのため、キャッシュメモリの容量が同じ場合に
は、第２実施形態の方がヒット率が高くなると考えられ
る。例えば、内部メモリ１０２だけしか使わないような
プログラムを実行する場合には、第１実施形態では、８
ＫＢの命令キャッシュと１６ＫＢのデータキャッシュし
か利用できないのに対し、第２実施形態では、１６ＫＢ
の命令キャッシュや３２ＫＢのデータキャッシュを利用
することができ、明らかに第２実施形態の方がヒット率
が高く、性能も高い。
つは、ミス率である。第１実施形態では、内部メモリ用
のキャッシュメモリと外部メモリ用のキャッシュメモリ
を別々に備えているのに対し、第２実施形態では、外部
メモリと内部メモリで共用のキャッシュメモリを備えて
いる。そのため、キャッシュメモリの容量が同じ場合に
は、第２実施形態の方がヒット率が高くなると考えられ
る。例えば、内部メモリ１０２だけしか使わないような
プログラムを実行する場合には、第１実施形態では、８
ＫＢの命令キャッシュと１６ＫＢのデータキャッシュし
か利用できないのに対し、第２実施形態では、１６ＫＢ
の命令キャッシュや３２ＫＢのデータキャッシュを利用
することができ、明らかに第２実施形態の方がヒット率
が高く、性能も高い。
【００５４】もう一つの違いは、ライン置換の際の書き
戻し動作である。第１実施形態は、書き戻しを行うメモ
リと読み出しを行うメモリは同一であり、そのデータサ
イズも同一である。一方、第２実施形態では、アクセス
対象のメモリと書き戻しを行うメモリが異なる可能性が
あり、複数のメモリに対し書き戻しを行う可能性があ
る。また、書き戻しのデータサイズも必ずしも同じでは
ない。つまり、外部メモリ１０７のデータをアクセスす
る場合には、書き戻しするメモリは、外部メモリ１０７
の場合もあるし、内部メモリ１０２の場合もある。ま
た、内部メモリ１０２のデータをアクセスする場合に
は、書き戻しを行うのは、内部メモリ１０２だけ、外部
メモリ１０７だけ、内部メモリ１０２と外部メモリ１０
７の両方の３通りの場合がある。いずれの場合も、書き
戻すデータを一時的にバッファに保存することによっ
て、書き戻しのためのメモリアクセスによる性能低下を
少なくすることができる。
戻し動作である。第１実施形態は、書き戻しを行うメモ
リと読み出しを行うメモリは同一であり、そのデータサ
イズも同一である。一方、第２実施形態では、アクセス
対象のメモリと書き戻しを行うメモリが異なる可能性が
あり、複数のメモリに対し書き戻しを行う可能性があ
る。また、書き戻しのデータサイズも必ずしも同じでは
ない。つまり、外部メモリ１０７のデータをアクセスす
る場合には、書き戻しするメモリは、外部メモリ１０７
の場合もあるし、内部メモリ１０２の場合もある。ま
た、内部メモリ１０２のデータをアクセスする場合に
は、書き戻しを行うのは、内部メモリ１０２だけ、外部
メモリ１０７だけ、内部メモリ１０２と外部メモリ１０
７の両方の３通りの場合がある。いずれの場合も、書き
戻すデータを一時的にバッファに保存することによっ
て、書き戻しのためのメモリアクセスによる性能低下を
少なくすることができる。
【００５５】なお、通常の計算機で採用している仮想記
憶については本発明では本質的ではないので、ここでの
実施形態の記述の中では、省略しているが、仮想記憶を
用いるシステムにも適用できる。また、外部メモリとし
ては、Ｌ２キャッシュが入っているメモリシステムでも
よいし、あるいは、メモリ混載プロセッサでもよい。
憶については本発明では本質的ではないので、ここでの
実施形態の記述の中では、省略しているが、仮想記憶を
用いるシステムにも適用できる。また、外部メモリとし
ては、Ｌ２キャッシュが入っているメモリシステムでも
よいし、あるいは、メモリ混載プロセッサでもよい。
【００５６】
【発明の効果】以上説明したように、本発明によれば、
キャッシュメモリへのリフィル時に、アクセスする記憶
装置のバンド幅に応じた大きさのデータをリフィルして
いるので、特に外部メモリからキャッシュメモリへのリ
フィル時間が短くなり、これにより平均メモリアクセス
時間が短縮され、プロセッサの処理性能を向上させるこ
とができる。
キャッシュメモリへのリフィル時に、アクセスする記憶
装置のバンド幅に応じた大きさのデータをリフィルして
いるので、特に外部メモリからキャッシュメモリへのリ
フィル時間が短くなり、これにより平均メモリアクセス
時間が短縮され、プロセッサの処理性能を向上させるこ
とができる。
【図１】本発明の第１実施形態に係る情報処理装置の構
成を示すブロック図。
成を示すブロック図。
【図２】本発明の第２実施形態に係る情報処理装置の構
成を示すブロック図。
成を示すブロック図。
【図３】同第２実施形態の情報処理装置で使用されるラ
インサイズ可変キャッシュの具体的構成の一例を示す
図。
インサイズ可変キャッシュの具体的構成の一例を示す
図。
【図４】同第２実施形態の情報処理装置における内部メ
モリからキャッシュへのリフィル動作を説明するための
図。
モリからキャッシュへのリフィル動作を説明するための
図。
【図５】同第２実施形態の情報処理装置における外部メ
モリからキャッシュへのリフィル動作を説明するための
図。
モリからキャッシュへのリフィル動作を説明するための
図。
【図６】従来の情報処理装置の構成例を示すブロック
図。
図。
１００，２００…プロセッサチップ
１０１…プロセッサコア
１０２…内部メモリ
１０３…内部メモリ用命令キャッシュ
１０４…内部メモリ用データキャッシュ
１０５…外部メモリ用命令キャッシュ
１０６…外部メモリ用データキャッシュ
１０７…外部メモリ
１０８…Ｉ／Ｏユニット
１０９…バスインタフェースユニット
１１０…キャッシュライン可変型統合命令キャッシュ
１１１…キャッシュライン可変型統合データキャッシュ
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭63−157249（ＪＰ，Ａ)
特開 平４−54653（ＪＰ，Ａ)
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Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ 23ｒｄ
ＩＳＣＡ，米国，ＡＣＭ，1996年 ５
月
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 12/00 - 12/08
Claims (5)
- 【請求項１】 メモリ拡張のための外部メインメモリが
装着可能な情報処理装置であって、 前記外部メインメモリよりバンド幅が大きい内部メイン
メモリと、 前記内部メインメモリのバンド幅に応じたキャッシュラ
インサイズを有する第１のキャッシュメモリと、 前記外部メインメモリのバンド幅に対応し、前記第１の
キャッシュメモリより小さいキャッシュラインサイズを
有する第２のキャッシュメモリと、 アクセス対象のアドレスが前記内部メインメモリにある
か外部メインメモリにあるかを判定し、内部メインメモ
リにある場合には前記第１のキャッシュメモリをアクセ
スして前記アドレスが存在する時にそのアドレスの情報
を読み出し、存在しない時に前記内部メインメモリから
前記アドレスを含むラインサイズ分のデータを読み出す
とともに、前記第１のキャッシュメモリにリフィルし、
外部メインメモリにある場合には前記第２のキャッシュ
メモリをアクセスして前記アドレスが存在する時にその
アドレスの情報を読み出し、存在しない時に前記外部メ
インメモリから前記アドレスを含むラインサイズ分の情
報を読み出すとともに、前記第２のキャッシュメモリに
リフィルする制御を行う制御手段と を具備することを特
徴とする情報処理装置。 - 【請求項２】 メモリ拡張のための外部メインメモリが
装着可能な情報処理装置であって、 前記外部メインメモリよりバンド幅が大きい内部メイン
メモリと、 キャッシュラインサイズが変更可能に構成されたキャッ
シュメモリと、 アクセス対象のアドレスが前記内部メインメモリにある
か外部メインメモリにあるかを判定し、内部メインメモ
リにある場合には前記キャッシュメモリをアクセスして
前記アドレスが存在する時にそのアドレスの情報を読み
出し、存在しない時に前記内部メインメモリから前記ア
ドレスを含むラインサイズ分のデータを読み出すととも
に、前記キャッシュメモリにリフィルし、外部メインメ
モリにある場合には前記キャッシュメモリをアクセスし
て前記アドレスが存在する時にそのアドレスの情報を前
記外部メインメモリに対応するリフィルサイズで読み出
し 、存在しない時に前記外部メインメモリから前記アド
レスを含むラインサイズ分の情報を読み出すとともに、
前記キャッシュメモリにリフィルする制御を行う制御手
段と を具備することを特徴とする情報処理装置。 - 【請求項３】 前記キャッシュメモリは、 各々が複数のサブラインから構成される複数のサブアレ
イを有し、 これら複数のサブアレイの中の該当するサブアレイ内の
１サブライン、または前記複数のサブアレイそれぞれの
同一位置に存在する複数のサブライン単位で、前記キャ
ッシュメモリにデータがリフィルされるように構成され
ていることを特徴とする請求項２記載の情報処理装置。 - 【請求項４】 前記内部メインメモリ、前記第１のキャ
ッシュメモリ、前記第２のキャッシュメモリ及び制御手
段は、プロセッサチップ中に設けられることを特徴とす
る請求項１記載の情報処理装置。 - 【請求項５】 前記内部メインメモリ、前記キャッシュ
メモリ、及び制御手段は、プロセッサチップ中に設けら
れることを特徴とする請求項２又は３記載の情報処理装
置。
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| JP22955597A JP3515333B2 (ja) | 1997-08-26 | 1997-08-26 | 情報処理装置 |
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| JP22955597A JP3515333B2 (ja) | 1997-08-26 | 1997-08-26 | 情報処理装置 |
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