JP4553622B2 - データ処理装置 - Google Patents
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Description
図1は、本発明の第1の実施の形態におけるデータ処理装置の構成例を示すブロック図である。このデータ処理装置は、演算CPU(Central Processing Unit)ブロック11と、命令コードが格納される中容量の拡張命令メモリ13と、システムバス12を介して演算CPUブロック11に接続される中容量の統合メモリ14、外部バスI/F(Interface)15、周辺回路16およびシステムCPUブロック17と、拡張IO(Input/Output)バス18と、DMA(Direct Memory Access)バス19と、データを格納する中容量の拡張データメモリ20とを含む。なお、データ処理装置1が1チップによって構成される場合について説明するが、データ処理装置1内の回路の一部を別のチップによって構成するようにしてもよい。
図6は、本発明の第2の実施の形態におけるデータ処理装置の構成例を示すブロック図である。このデータ処理装置は、図1に示す第1の実施の形態におけるデータ処理装置と比較して、拡張命令メモリ13、拡張データメモリ20および統合メモリ14の容量が異なる点と、システムバス12に接続されるDMAC61、他の周辺回路62およびユーザロジック63が追加されている点と、DSPブロック100およびDSP I/F回路64が追加されている点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。
図7は、本発明の第3の実施の形態におけるデータ処理装置の構成例を示すブロック図である。このデータ処理装置は、図1に示す第1の実施の形態におけるデータ処理装置と比較して、演算CPUブロック11内のデータキャッシュ37および統合メモリ14が削除され、テスト用外部バスI/F部81が追加されている点と、内蔵/拡張メモリアクセス制御回路65、DMAC66、ICU67、DSP制御レジスタ82、CPU−DSP間通信用レジスタ83、CPU制御ユーザロジック84およびDSP制御ユーザロジック85が追加されている点と、CPUブロック110が追加されている点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。
Claims (7)
- 命令バスを介して命令コードをフェッチして実行すると共に、データバスを介してデータにアクセスするカーネル部と、
前記命令バスに接続し、前記カーネル部の認識するメモリ空間内に配置され且つ命令キャッシュのキャッシュ対象とされない命令コードを保持する命令メモリと、
拡張命令バスに接続し、前記カーネル部の認識するメモリ空間内に配置され且つ命令キャッシュのキャッシュ対象とされる命令コードを保持する拡張命令メモリと、
前記命令バスと前記拡張命令バスとを接続する拡張命令メモリインタフェースと、
前記データバスに接続し、前記カーネル部の認識するメモリ空間内に配置され且つデータキャッシュのキャッシュ対象とされないデータを保持するデータメモリと、
拡張データバスに接続し、前記カーネル部の認識するメモリ空間内に配置され且つデータキャッシュのキャッシュ対象とされるデータを保持する拡張データメモリと、
前記データバスと前記拡張データバスとを接続する拡張データメモリインタフェースと、
システムバスに接続し、命令コードおよびデータの両方またはいずれか一方を保持する統合メモリと、
前記システムバスと前記命令バスおよび前記データバスとを接続するシステムバスインタフェースとを含み、
前記カーネル部は、前記命令メモリまたは前記拡張命令メモリのどちらかへの命令フェッチ動作と、前記データメモリまたは前記拡張データメモリのどちらかへのオペランドフェッチ動作とを並行して行うことができると共に、前記統合メモリへの命令フェッチ動作とオペランドフェッチ動作とが競合した場合はオペランドフェッチ動作を優先して行う、データ処理装置。 - 前記命令フェッチ動作において、前記命令メモリから命令コードをフェッチするのに要するクロックサイクル数が、前記拡張命令メモリから命令コードをフェッチするのに要するクロックサイクル数よりも少ない、請求項1記載のデータ処理装置。
- 前記オペランドフェッチ動作において、前記データメモリに対するデータのアクセスに要するクロックサイクル数が、前記拡張データメモリに対するデータのアクセスに要するクロックサイクル数よりも少ない、請求項1または2記載のデータ処理装置。
- 前記データ処理装置はさらに、外部メモリと前記システムバスとを接続する外部バスインタフェースを含み、前記外部メモリへの前記命令フェッチ動作と前記オペランドフェッチ動作とが競合した場合は前記オペランドフェッチ動作を優先して行う、請求項1〜3のいずれかに記載のデータ処理装置。
- 前記データ処理装置はさらに、命令コードを保持する命令キャッシュを含み、
前記命令メモリのアドレス空間を前記命令キャッシュによるキャッシュ対象とせず、前記拡張命令メモリおよび前記統合メモリのアドレス空間を前記命令キャッシュによるキャッシュ対象とする、請求項1〜4のいずれかに記載のデータ処理装置。 - 前記データ処理装置はさらに、データを保持するデータキャッシュを含み、
前記データメモリのアドレス空間を前記データキャッシュによるキャッシュ対象とせず、前記拡張データメモリおよび前記統合メモリのアドレス空間を前記データキャッシュによるキャッシュ対象とする、請求項1〜5のいずれかに記載のデータ処理装置。 - 前記データ処理装置は、1チップによって構成される、請求項1〜6のいずれかに記載のデータ処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2004115691A JP4553622B2 (ja) | 2004-04-09 | 2004-04-09 | データ処理装置 |
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Application Number | Priority Date | Filing Date | Title |
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JP2004115691A JP4553622B2 (ja) | 2004-04-09 | 2004-04-09 | データ処理装置 |
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JP (1) | JP4553622B2 (ja) |
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2004
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