JPS59173864A - 主記憶制御方式 - Google Patents
主記憶制御方式Info
- Publication number
- JPS59173864A JPS59173864A JP58049275A JP4927583A JPS59173864A JP S59173864 A JPS59173864 A JP S59173864A JP 58049275 A JP58049275 A JP 58049275A JP 4927583 A JP4927583 A JP 4927583A JP S59173864 A JPS59173864 A JP S59173864A
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- JP
- Japan
- Prior art keywords
- memory
- type
- memory control
- control device
- access
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（５）発明の技術分野
本発明は、主記憶制御方式、特に高速かつ大容量の主記
憶装置を構成するに当って、比較的高速かつ小容量の第
１種のメモリと比較的低速がっ大容量の第２種のメモリ
とを組合わせて構成するようにし、夫々のメモリが実質
上いわば単一のメモリとして取扱い得るようにした主記
憶制御方式に関するものである。
憶装置を構成するに当って、比較的高速かつ小容量の第
１種のメモリと比較的低速がっ大容量の第２種のメモリ
とを組合わせて構成するようにし、夫々のメモリが実質
上いわば単一のメモリとして取扱い得るようにした主記
憶制御方式に関するものである。
（ハ） 技術の背景と問題点
情報処理装置において主記憶装置の高速化と大容量化と
の要求は際限がない。しかしながら９価格を無視して高
速な素子を用いて大容量化を計ろうとすると９発熱の問
題が大きく浮上ってきて。
の要求は際限がない。しかしながら９価格を無視して高
速な素子を用いて大容量化を計ろうとすると９発熱の問
題が大きく浮上ってきて。
これを解決するために物理的に大きい装置となり。
結果的には全体的にみて必らずしも高速化に寄与しない
という問題がある。
という問題がある。
一方、大規模情報処理装置においては、システム規模を
比較的容量に選択できるようにしかつユーザの希望に合
致したシステム設計を行い得るようにするために９例え
ば２つの主記憶装置と夫々に１対１に対する２つのメモ
リ制御装置とをもうけることが行われている。
比較的容量に選択できるようにしかつユーザの希望に合
致したシステム設計を行い得るようにするために９例え
ば２つの主記憶装置と夫々に１対１に対する２つのメモ
リ制御装置とをもうけることが行われている。
（ｑ 発明の目的と構成
本発明は、上記の点に鑑み、上記後者の構成概念を採用
した上で、主記憶装置として２種類のアクセス速度の異
なるメモリを用いるようにして。
した上で、主記憶装置として２種類のアクセス速度の異
なるメモリを用いるようにして。
高速かつ大容量化をはかるようにすることを目的として
いる。そしてそのため９本発明の主記憶制御方式は、中
央処理装置と複数のチャネル装置を制御するチャネル処
理装置と主記憶装置とメモリ制御装置とをそなえ、該メ
モリ制御装置が上記主記憶装置に対するアクセス制御お
よび上記中央処理装置と上記チャネル処理装置との間の
インタフェース制御を行うよう構成されてなる情報処理
装置において、上記主記憶装置として比較的高速度かつ
小容量の第１種のメモリと比較的低速度かつ大容量の第
２種のメモリとをもうけると共に、上記メモリ制御装置
として上記第１種のメモリと上記第２種のメモリとに夫
々１対１に対応する第１のメモリ制御装置と第２のメモ
リ制御装置とをもうけ、上記中央処理装置と上記チャネ
ル処理装置とを含むアクセス元が夫々アクセスすべき第
１種のメモリまたは第２種のメモリを選択して上記第１
のメモリ制御装置または第２のメモリ制御装置（二対し
てアクセス要求な行うようにしたことを特徴としている
。以下図面を参照しつつ説明する。
いる。そしてそのため９本発明の主記憶制御方式は、中
央処理装置と複数のチャネル装置を制御するチャネル処
理装置と主記憶装置とメモリ制御装置とをそなえ、該メ
モリ制御装置が上記主記憶装置に対するアクセス制御お
よび上記中央処理装置と上記チャネル処理装置との間の
インタフェース制御を行うよう構成されてなる情報処理
装置において、上記主記憶装置として比較的高速度かつ
小容量の第１種のメモリと比較的低速度かつ大容量の第
２種のメモリとをもうけると共に、上記メモリ制御装置
として上記第１種のメモリと上記第２種のメモリとに夫
々１対１に対応する第１のメモリ制御装置と第２のメモ
リ制御装置とをもうけ、上記中央処理装置と上記チャネ
ル処理装置とを含むアクセス元が夫々アクセスすべき第
１種のメモリまたは第２種のメモリを選択して上記第１
のメモリ制御装置または第２のメモリ制御装置（二対し
てアクセス要求な行うようにしたことを特徴としている
。以下図面を参照しつつ説明する。
◎ 発明の実施例
第１図は本発明の一実施例全体構成、第２図は第１図図
示の第１のメモリ制御装置と第２のメモリ制御装置とを
説明上１つの図にまとめて表わした一実施例構成を示す
。
示の第１のメモリ制御装置と第２のメモリ制御装置とを
説明上１つの図にまとめて表わした一実施例構成を示す
。
第１図において、１−０は高速かつ小容量の第１種のメ
モリ、１−１は低速かつ内容量の第２種のメモリ、２−
０は第１のメモリ制御装置、２−１は第２のメモリ制御
装置、３は中央処理装置。
モリ、１−１は低速かつ内容量の第２種のメモリ、２−
０は第１のメモリ制御装置、２−１は第２のメモリ制御
装置、３は中央処理装置。
４はチャネル処痙装置、５−０．５−１．、・・・・・
・はチャネル、６はベクトル演算処理装置、６−０゜６
−１． ７−０． ７−１． ８−０． ８−１． ９
−０．９−１は夫々バスを表わしている。
・はチャネル、６はベクトル演算処理装置、６−０゜６
−１． ７−０． ７−１． ８−０． ８−１． ９
−０．９−１は夫々バスを表わしている。
図示構成の場合、主記憶装置１におけるアドレスは、第
１種のメモリ１−０上に０番目ないし第（２５６Ｍ−１
）番地を与えられ、第２種のメモリ１−１上（ヂ第２５
６Ｍ番地ないしく１．２５６Ｇ−１）番地を与えられて
いる。そして、装置３，４．６などのアクセス元装置は
、夫々例えば、いずれのメモリ（１−０または１−１）
ｌニアクセスｙべきかを゛、アクセス・アドレスにもと
づいて判断し。
１種のメモリ１−０上に０番目ないし第（２５６Ｍ−１
）番地を与えられ、第２種のメモリ１−１上（ヂ第２５
６Ｍ番地ないしく１．２５６Ｇ−１）番地を与えられて
いる。そして、装置３，４．６などのアクセス元装置は
、夫々例えば、いずれのメモリ（１−０または１−１）
ｌニアクセスｙべきかを゛、アクセス・アドレスにもと
づいて判断し。
夫々対応する側のメモリ制御装置２−０または２−１に
対してアクセス要求を発する。
対してアクセス要求を発する。
第２図はメモリ制御装置の一実施例構成を示し、 ′図
中の符号１．２は第１図（二対応し、１０は対中央処理
装置用入力ボート、１１は対ベクトル演算処理装置用入
力ポート、１２は対チャネル処理装置用入カポート、１
３は優先処理装置であって各アクセス要求相互間の優先
順位を決定するもの。
中の符号１．２は第１図（二対応し、１０は対中央処理
装置用入力ボート、１１は対ベクトル演算処理装置用入
力ポート、１２は対チャネル処理装置用入カポート、１
３は優先処理装置であって各アクセス要求相互間の優先
順位を決定するもの。
１４はフローチング・メモリ・アドレス・チェック部で
あって主記憶装置１上のアクセスされるべきバンクをチ
ェックするもの、１５は主記憶アクセス・アドレス・レ
ジスタ、１６はエラー訂正コード生成兼エラー訂正処理
部（以下ＦＣＣと略す）。
あって主記憶装置１上のアクセスされるべきバンクをチ
ェックするもの、１５は主記憶アクセス・アドレス・レ
ジスタ、１６はエラー訂正コード生成兼エラー訂正処理
部（以下ＦＣＣと略す）。
１７はストア・データ・レジスタ、１８はフェッチ・デ
ータ・レジスタ、１９はデータ・マージ部であって例え
ば部分書込み（メモリ上のある番地の内容を読出してそ
の１部の内容のみを変更して書込みを行う）処理時にお
いてデータをマージングするもの、２０はエラー発生メ
モリ番地レジスタであってエラーが発生したメモリ番地
を報告するためのもの、２１はバッファ・インバリデー
ション・レジスタであってアクセス元の１つが成る番地
の内容を変更する場合（＝他のアクセス元に対してその
番地を通知して当該他のアクセス元（＝存在スルバッフ
ァ・メモリ（キャッシュ・メモリ）上の該当番地の内容
を無効にするためのもの。
ータ・レジスタ、１９はデータ・マージ部であって例え
ば部分書込み（メモリ上のある番地の内容を読出してそ
の１部の内容のみを変更して書込みを行う）処理時にお
いてデータをマージングするもの、２０はエラー発生メ
モリ番地レジスタであってエラーが発生したメモリ番地
を報告するためのもの、２１はバッファ・インバリデー
ション・レジスタであってアクセス元の１つが成る番地
の内容を変更する場合（＝他のアクセス元に対してその
番地を通知して当該他のアクセス元（＝存在スルバッフ
ァ・メモリ（キャッシュ・メモリ）上の該当番地の内容
を無効にするためのもの。
２２は汎用レジスタを表わしている。また２３はアクセ
ス制御用パイプラインであって１図示パイプラインＰｉ
ＰＥ ＬｉＮＥｌは高速側の第１種のメモリ１−０（二
対するアクセス・タイムく二対応する段数をもち９図示
パイプラインＰｉＰＥ ＬｉＮＥｌとＰＬＰＢ ＬｉＮ
Ｅ ２との段数の和が低速側の第２種のメモリ１−１（
二対するアクセス・タイムに対応している。したがって
、第１のメモリ制御装置２−０は図示パイプラインＰｚ
ＰＥＬｉＮＥｌのみをもち、第２のメモリ制御装置２−
１は図示〕くイブラインＰｉＰＥＬｉＮＢ １とＰｉＰ
Ｅ ＬｉＮＥ ２とをもつと考えてよい。
ス制御用パイプラインであって１図示パイプラインＰｉ
ＰＥ ＬｉＮＥｌは高速側の第１種のメモリ１−０（二
対するアクセス・タイムく二対応する段数をもち９図示
パイプラインＰｉＰＥ ＬｉＮＥｌとＰＬＰＢ ＬｉＮ
Ｅ ２との段数の和が低速側の第２種のメモリ１−１（
二対するアクセス・タイムに対応している。したがって
、第１のメモリ制御装置２−０は図示パイプラインＰｚ
ＰＥＬｉＮＥｌのみをもち、第２のメモリ制御装置２−
１は図示〕くイブラインＰｉＰＥＬｉＮＢ １とＰｉＰ
Ｅ ＬｉＮＥ ２とをもつと考えてよい。
各アクセス元からのアクセス要求、および図示の場合に
は第１種のメモリ１−０側にのみ許されている部分書込
み（−おけるループ−）くツク時の要求とが夫々優先処
理装置１３に導びかれ、当該装置Ｊ３がもつとも高い優
先度をもつアクセス要求の１つを抽出する。該アクセス
要求はパイプラインの第１段目に登録されると共にアク
セス処理の進行に同期しχパイプライン上を１段ずつシ
フトされてゆく。上記抽出されたアクセス要求のアドレ
スはアドレス・チェック部１４を経由してアドレス・レ
ジスタ１５にセットされる。
は第１種のメモリ１−０側にのみ許されている部分書込
み（−おけるループ−）くツク時の要求とが夫々優先処
理装置１３に導びかれ、当該装置Ｊ３がもつとも高い優
先度をもつアクセス要求の１つを抽出する。該アクセス
要求はパイプラインの第１段目に登録されると共にアク
セス処理の進行に同期しχパイプライン上を１段ずつシ
フトされてゆく。上記抽出されたアクセス要求のアドレ
スはアドレス・チェック部１４を経由してアドレス・レ
ジスタ１５にセットされる。
一方当該アクセス要求が書込み要求であれば。
ストア・データがＥＣＣ１６１”ニー導びかれ、エラー
訂正コードを附加されて、レジスタ１７にセットされて
ストアされる。そして、他アクセス元に対してバッファ
・インバリデーションのための通知を行う。また読出し
要求であれば、レジスタ１８にフェッチ・データが°読
出されてきて、ＥＣＣ１６においてエラー検出訂正が行
われた上で、対応するアクセス元（＝転送される。なお
当該フェッチの場合、言うまでもなく、フェッチ・デー
タがレジスタ１８にセットされるタイミングに合わせて
、当該７エツチに対応したアクセス要求に関連した情報
がパイプライン２３から出力される。即ち、第１種のメ
モリ１−０（二対するアクセスの場合には図示パイプラ
インＰｚＰＢ ＬｉＮＥ １の終段から上記情報が出
力される。また第２種のメモリ１−１に対するアクセス
の場合には図示パイプラインＰｉＰＥ ＬｉＮＥ ２
の終段から上記情報カー出力される。このため、上記レ
ジスタ１８（ニセットされたフェッチ・データがどのア
クセス元力１らのアクセス要求（二対応するものかなど
が、上記情報Ｃ二よって明瞭となるようにされている。
訂正コードを附加されて、レジスタ１７にセットされて
ストアされる。そして、他アクセス元に対してバッファ
・インバリデーションのための通知を行う。また読出し
要求であれば、レジスタ１８にフェッチ・データが°読
出されてきて、ＥＣＣ１６においてエラー検出訂正が行
われた上で、対応するアクセス元（＝転送される。なお
当該フェッチの場合、言うまでもなく、フェッチ・デー
タがレジスタ１８にセットされるタイミングに合わせて
、当該７エツチに対応したアクセス要求に関連した情報
がパイプライン２３から出力される。即ち、第１種のメ
モリ１−０（二対するアクセスの場合には図示パイプラ
インＰｚＰＢ ＬｉＮＥ １の終段から上記情報が出
力される。また第２種のメモリ１−１に対するアクセス
の場合には図示パイプラインＰｉＰＥ ＬｉＮＥ ２
の終段から上記情報カー出力される。このため、上記レ
ジスタ１８（ニセットされたフェッチ・データがどのア
クセス元力１らのアクセス要求（二対応するものかなど
が、上記情報Ｃ二よって明瞭となるようにされている。
そして、上記フェッチ・データにエラーが存在してＩ／
）た場合には、当該エラ一番地などがレジスタ２０力１
ら該当するアクセス元に通知される。
）た場合には、当該エラ一番地などがレジスタ２０力１
ら該当するアクセス元に通知される。
上記アクセス要求が部分書込みであった場合（＝は、パ
イプライン上（二部分書込みデータもあわせてセットさ
れ、アクセス処理の進行（二同期して］くイブライン上
をシフトされてゆく。そして、上君己レジスタ１８上に
フエツ升・データカーセットされたタイミングで、ノく
イブラインＰｉＰＥ ＬｉＮＥｌの終段から上記部分
書込みデータも出力され、データ・マージ部１９におい
てマージされる。このときパイプラインＰｉＰＥ Ｌ
ｔＮＥ １の終段力λら部分書込み（二おけるループ・
）（ツク時の要求カ１優先処理装置１３（−通知される
。そして該要求力を選択されると、パイプライン上には
書込み力１セットされると共に、データ・マージ部１９
においてマーシサレタデータがＥＣＣ１６を経由してレ
ジスタ１７にセットされ′、ストアされる。
イプライン上（二部分書込みデータもあわせてセットさ
れ、アクセス処理の進行（二同期して］くイブライン上
をシフトされてゆく。そして、上君己レジスタ１８上に
フエツ升・データカーセットされたタイミングで、ノく
イブラインＰｉＰＥ ＬｉＮＥｌの終段から上記部分
書込みデータも出力され、データ・マージ部１９におい
てマージされる。このときパイプラインＰｉＰＥ Ｌ
ｔＮＥ １の終段力λら部分書込み（二おけるループ・
）（ツク時の要求カ１優先処理装置１３（−通知される
。そして該要求力を選択されると、パイプライン上には
書込み力１セットされると共に、データ・マージ部１９
においてマーシサレタデータがＥＣＣ１６を経由してレ
ジスタ１７にセットされ′、ストアされる。
第２図においては、第１図図示の第１のメモリ制御装置
２−０と第２のメモリ制御装置２−１とを一緒（二１つ
の図面にまとめて表わしたが、上述の如く、第１のメモ
リ制御装置２−０は、パイプライン２３のうちパイプラ
インＰｉＰＥ ＬｉＮＥｌのみが存在し、第２のメモリ
制御装置２−１は。
２−０と第２のメモリ制御装置２−１とを一緒（二１つ
の図面にまとめて表わしたが、上述の如く、第１のメモ
リ制御装置２−０は、パイプライン２３のうちパイプラ
インＰｉＰＥ ＬｉＮＥｌのみが存在し、第２のメモリ
制御装置２−１は。
パイプラインＰｉＰＢ ＬＬＮＥ １とＰｉＰＥ Ｌｉ
ＮＥ２とをもっている。そして、夫々別個の装置を構成
しており、夫々対応するメモリが異なっている。
ＮＥ２とをもっている。そして、夫々別個の装置を構成
しており、夫々対応するメモリが異なっている。
このために、主記憶装置１に対するアクセス時（二。
対第１種のメモリに対するアクセスと、対第２種のメモ
リに対するアクセスとが競合することがない。しかし、
第１種のメモリに対するアクセスと第２種のメモリに対
するア・クセスとにおいてアクセス・タイムが異な−る
こともあって、第１のメモリ制御装置２−０がフェッチ
・データを例えば中央処理装置３に転送しようとし、か
つ第２のメモリ制御装置２−１もフェッチ・データを同
じ中央処理装置３に転送しようとすることが生じる。こ
の問題を解決するには９例えば、２つのメモリ制御装置
２−０と２−１との間にインタフェースをもうけ、非所
望な時間関係にある場合に例えば第１のメモリ制御装置
２−０側（二おけるフェッチの起動を禁止するようにす
る。
リに対するアクセスとが競合することがない。しかし、
第１種のメモリに対するアクセスと第２種のメモリに対
するア・クセスとにおいてアクセス・タイムが異な−る
こともあって、第１のメモリ制御装置２−０がフェッチ
・データを例えば中央処理装置３に転送しようとし、か
つ第２のメモリ制御装置２−１もフェッチ・データを同
じ中央処理装置３に転送しようとすることが生じる。こ
の問題を解決するには９例えば、２つのメモリ制御装置
２−０と２−１との間にインタフェースをもうけ、非所
望な時間関係にある場合に例えば第１のメモリ制御装置
２−０側（二おけるフェッチの起動を禁止するようにす
る。
また中央処理装置３とチャネル処理装置４との間のイン
タフェース゛制御は１例えば第１のメモリ制御装置２−
０が担当するようにする（勿論第２のメモリ制御装置２
−１が担当してもよい）。第１のメモリ制御装置２−０
が担当する場合、中央処理装置３は、チャネル処理装置
４を起動するに当っては、第１のメモリ制御装置２−０
に対して必要とする情報を送り、チャネル処理装置４は
応答を第１のメモリ制御装置４を介して行うようにされ
る。またベクトル演算に関しては、すべて高速側の第１
種のメモリ１−０を用いて行うように定めておけば、第
１図図示のバス９−１は不要となる。
タフェース゛制御は１例えば第１のメモリ制御装置２−
０が担当するようにする（勿論第２のメモリ制御装置２
−１が担当してもよい）。第１のメモリ制御装置２−０
が担当する場合、中央処理装置３は、チャネル処理装置
４を起動するに当っては、第１のメモリ制御装置２−０
に対して必要とする情報を送り、チャネル処理装置４は
応答を第１のメモリ制御装置４を介して行うようにされ
る。またベクトル演算に関しては、すべて高速側の第１
種のメモリ１−０を用いて行うように定めておけば、第
１図図示のバス９−１は不要となる。
上述の如く構成されるが、第２図図示のパイプライン２
３について考察するとき、主記憶装置に対して部分書込
みを許すか否かでハードウェア量、が大きく左右される
ことが判る。即ち９部分書込みが存在しない場合を考え
ると、パイプライン２３上にセラーする情報のうち、ア
クセス・アドレス情報と部分書込みデータとをセラ）４
る必要がなくなる。一方、上記第２種のメモリ装置１−
１の場合には、第１種のメモリ装置１−０の場合にくら
べぞアクセス・タイムが大であり、それに対応してパイ
プライン２３の段数が大となる。
３について考察するとき、主記憶装置に対して部分書込
みを許すか否かでハードウェア量、が大きく左右される
ことが判る。即ち９部分書込みが存在しない場合を考え
ると、パイプライン２３上にセラーする情報のうち、ア
クセス・アドレス情報と部分書込みデータとをセラ）４
る必要がなくなる。一方、上記第２種のメモリ装置１−
１の場合には、第１種のメモリ装置１−０の場合にくら
べぞアクセス・タイムが大であり、それに対応してパイ
プライン２３の段数が大となる。
これらの点を考慮して、第２図図示構成の場合。
第２種のメモリ２−１を用いる場合に部分書込みを禁止
するようにすることが示されている。即ち。
するようにすることが示されている。即ち。
第１のメモリ制御装置２−０に存在するパイプラインＰ
ｉＰＥ ＬｉＮＥｌに関しては９部分書込みを許すもの
とするとき、当該パイプラインの各段の情報の幅は十分
大とされる。しかし、第２のメモリ制御装置２−１に存
在するパイプラインＰｉＰＥＬｉ ＮＥｌとＰｉＰＥ
ＬＬＮＥ２とはいわば制御に関連する情報のみをシフト
するに足る情報の幅（二選ばれ、上述のアクセス・アド
レス情報や部分書込みデータについては、当該パイプラ
イン２３上にセットしないようにされる。またこのため
に、第２図図示のデータ・マージ部１９などが省略され
るＯ （ト）発明の詳細 な説明した如く９本発明によれば、アクセス・タイムの
異なるメモリが存在しているにも拘らず、アクセス元（
＝おいてアクセス要求送出先を選ぶだけで、従来の場合
といわば全く同じ制御態様゛をとることが可能となる０
ｉＰＥ ＬｉＮＥｌに関しては９部分書込みを許すもの
とするとき、当該パイプラインの各段の情報の幅は十分
大とされる。しかし、第２のメモリ制御装置２−１に存
在するパイプラインＰｉＰＥＬｉ ＮＥｌとＰｉＰＥ
ＬＬＮＥ２とはいわば制御に関連する情報のみをシフト
するに足る情報の幅（二選ばれ、上述のアクセス・アド
レス情報や部分書込みデータについては、当該パイプラ
イン２３上にセットしないようにされる。またこのため
に、第２図図示のデータ・マージ部１９などが省略され
るＯ （ト）発明の詳細 な説明した如く９本発明によれば、アクセス・タイムの
異なるメモリが存在しているにも拘らず、アクセス元（
＝おいてアクセス要求送出先を選ぶだけで、従来の場合
といわば全く同じ制御態様゛をとることが可能となる０
第１図は本発明の一実施例全体構成、第２図は第１図図
示の第１のメモリ制御装置と第２のメモリ制御装置とを
説明上１つの図にまとめて表わした一実施例構成を示す
。 図中、１−Ｏは第１種のメモＩＪ、１−１は第２種のメ
モＩＪ、２−０は第１のメモリ制御装置、２−１は第２
のメモリ制御装置９，３は中央処理装置。 ４はチャネル処理装置、６はベクトル演算処理装置、２
３はアクセス制御用パイプラインを表わす。 特許出願人 富士通株式会社
示の第１のメモリ制御装置と第２のメモリ制御装置とを
説明上１つの図にまとめて表わした一実施例構成を示す
。 図中、１−Ｏは第１種のメモＩＪ、１−１は第２種のメ
モＩＪ、２−０は第１のメモリ制御装置、２−１は第２
のメモリ制御装置９，３は中央処理装置。 ４はチャネル処理装置、６はベクトル演算処理装置、２
３はアクセス制御用パイプラインを表わす。 特許出願人 富士通株式会社
Claims (2)
- （１） 中央処理装置と複数のチャネル装置を制御す
るチャネル処理装置と主記憶装置とメモリ制御装置とを
そなえ、該メモリ制御装置が上記主記憶装置に対するア
クセス制御および上記中央処理装置と上記チャネル処理
装置との間のインタフェース制御を行うよう構成されて
なる情報処理装置において、上記主記憶装置として比較
的高速なかつ小容量の第１種のメモリと比較的低速度か
つ大容量の第２種のメモリとをもうけると共に、上記メ
モリ制御装置として上記第１種のメモリと上記第２種の
メモリと（−夫々１対１に対応する第１のメモリ制御装
置と第２のメモリ制御装置とをもうけ。 上記中央処理装置と上記チャネル処理装置とを含むアク
セス元が夫々アクセスすべき第１種のメモリまたは第２
種のメモリを選択して上記第１のメモリ制御装置または
第２のメモリ制御装置（二対してアクセス要求を行うよ
うにしたことを特徴とする主記憶制御方式。 - （２） 中央処理装置と複数のチャネル装置を制御す
るチャネル処理装置と主記憶装置とメモリ制御装置とを
そなえ、該メモリ制御装置が上記主記憶装置Ｃ対’ｆる
アクセス制御および上記中央処理装置と上記チャネル処
理装置との間のインタフェース制御を行うよう構成され
てなる情報処理装置Ｃ二おいて、上記主記憶装置として
比較的高速な力１つ／ＪＸ容量の第１種のメモリと比較
的低速度力λつ大容量の第２種のメモリとをもうけると
共（＝、上言己メモリ制御装置として上記第１種のメモ
リと上言己第２種のメモリと（−夫々１対１に対応する
第１のメモリ制御装置と第２のメモリ制御装置とをもう
ζす。 上記中央処理装置と上記チャネル処理装置とを含むアク
セス元が夫々アクセスすべき第１種のメモリまたは第２
種のメモリを選択して上記第１のメモリ制御装置または
第２のメモリ制御装置に対してアクセス要求を行うよう
構成してなり、少なくとも、上記第２種のメモリに対応
する第２のメモリ制御装置において上記主記憶装置に対
する部分書込み制御を行わないよう構成したことを特徴
とする主記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58049275A JPS59173864A (ja) | 1983-03-24 | 1983-03-24 | 主記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58049275A JPS59173864A (ja) | 1983-03-24 | 1983-03-24 | 主記憶制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59173864A true JPS59173864A (ja) | 1984-10-02 |
Family
ID=12826294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58049275A Pending JPS59173864A (ja) | 1983-03-24 | 1983-03-24 | 主記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59173864A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63271551A (ja) * | 1987-04-28 | 1988-11-09 | Seiko Epson Corp | メモリコントロ−ル回路 |
| JPS63271550A (ja) * | 1987-04-28 | 1988-11-09 | Seiko Epson Corp | メモリコントロ−ル回路 |
| JP2005301589A (ja) * | 2004-04-09 | 2005-10-27 | Renesas Technology Corp | データ処理装置 |
-
1983
- 1983-03-24 JP JP58049275A patent/JPS59173864A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63271551A (ja) * | 1987-04-28 | 1988-11-09 | Seiko Epson Corp | メモリコントロ−ル回路 |
| JPS63271550A (ja) * | 1987-04-28 | 1988-11-09 | Seiko Epson Corp | メモリコントロ−ル回路 |
| JP2005301589A (ja) * | 2004-04-09 | 2005-10-27 | Renesas Technology Corp | データ処理装置 |
| JP4553622B2 (ja) * | 2004-04-09 | 2010-09-29 | ルネサスエレクトロニクス株式会社 | データ処理装置 |
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